KR20000048507A - 내부 집적 회로 시험 회로에 외부 액세스를 제공하는 방법 및 장치 - Google Patents

내부 집적 회로 시험 회로에 외부 액세스를 제공하는 방법 및 장치 Download PDF

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KR20000048507A
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린치 마이클 엘.
마이크론 테크놀로지 인코포레이티드
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Abstract

본 발명은 반도체 다이 상에 형성된 복수개의 패드; 반도체 패키지 내의 복수개의 외부로 액세스 가능한 전기 콘택트; 각각의 외부로 액세스 가능한 전기 콘택트에 상기 패드의 제1세트를 접속시키는 복수개의 도체; 상기 반도체 다이 상에 형성되고, 기능성 회로의 기능에 따라 전기 신호를 입력 또는 출력하도록 적응되는 복수개의 입력/출력 단자를 갖고, 기능성 회로의 입력/출력 단자가 상기 제1 세트의 각각의 패드에 결합된 기능성 회로; 상기 반도체 다이 상에 형성되고, 시험 회로가 전기 신호를 입력 또는 출력하는 데 적절한 적어도 하나의 입력/출력 단자를 갖는 적어도 하나의 시험 회로; 시험 개시 신호에 응답하여 상기 제1 세트 내의 패드에 상기 시험 회로의 입력/출력 단자를 선택적으로 결합시키는 스위치 회로; 및 상기 스위치 회로에 결합되고, 상기 스위치 회로를 상기 외부에서 액세스 가능한 콘택트에 상기 시험 회로의 입력/출력 단자를 결합시킬 수 있도록 하는 상기 시험 개시 신호를 선택적으로 발생시키도록 적응되는 스위치 조절기를 포함하는, 반도체 패키지 내에 설치된 반도체 다이 상에 제조된 집적 회로에 관한 것이다.

Description

내부 집적 회로 시험 회로에 외부 액세스를 제공하는 방법 및 장치{Method and apparatus for providing external access to internal integrated circuit test circuits}
많은 집적 회로들이 도 1에 도시된 반도체 웨이퍼(10)와 같은 반도체 웨이퍼 들상에 동시에 제조된다. 6 또는 8인치의 직경을 갖는 전형적인 웨이퍼 내에는 수백 개의 집적 회로(12)가 형성될 수 있다. 집적 회로(12)가 제조되어 시험된 후, 웨이퍼(10)는 집적 회로들(12)을 서로 분리시키기 위하여 톱을 사용하여 절단된다. 그리고 나면, 개개의 집적 회로(12)는 "다이(die)"(14)로서 공지된 형태가 된다.
도2를 참조하면, 집적 회로 다이(14)는 다이내믹 랜덤 액세스 메모리("DRAM")(16)와 같은 기능성 회로를 갖고, 시험 회로(18)를 기질 수 있다. 시험 회로(18)는 집적 회로 다이(14)상에만 제조되어 트랜지스터 및 다른 반도체 장치들의 동작 속도 등의 동작 파라미터를 판정하는 수단을 제공한다. 시험 회로는 DRAM(16) 등의 기능성 회로의 동작시 임의의 기능을 수행하기 위해 사용되지 않는다.
DRAM(16) 및 시험 회로(18)는 복수개의 도체(20)를 통해 각각의 결합 패드(22)에 접속된다. 도체(20) 및 결합 패드(22)는 종래의 수단에 의해 DRAM(16) 및 시험 회로와 함께 반도체 웨이퍼(10)상에 형성된다. 명확화 및 간단화를 위해, 다이(14)는 14개의 결합 패드(22)만을 갖는 것으로서 도 2에 나타낸다. 그러나, 일반적으로 종래의 집적 회로 다이(14)는 실질적으로 많은 결합 패드(22)를 갖고 있음을 알 수 있다.
도 2에 나타낸 개개의 다이(14)는 도 3에 도시된 바와 같이 패키지(30)내에 설치된다. 패키지(30)는 설치 패드 또는 핀 등과 같은 다수의 외부에서 액세스가능한 콘택트(32)를 갖는다. 콘택트(32)는 반도체 다이(14)상에 형성된 각각의 결합 패드(22)에 결합된다. 집적 회로 패키지(30)가 12개의 콘택트(32)만을 갖는 것으로서 도 3에 도시되었지만, 일반적으로 종래의 집적 회로 패키지(30)가 실질적으로 보다 많은 콘택트들을 갖고 있음을 알 수 있다. 집적 회로 다이(14)는 일반적으로 패키징 프로세스를 완료하기 위해 보호 코팅(도시되지 않음) 및 커버(도시되지 않음)에 의해 커버된다. 완성된 집적 회로 패키지(30)가 추가로 시험된 후, 선적 및 판매를 위해 캐리어 또는 이외의 다른 컨테이너(도시하지 않음)에 배치된다.
고품질 집적 회로의 제조업자들은 집적 회로를 제조 공정 전반에 걸쳐 여러 번 철저히 시험하여만 한다. 예를 들면, 집적회로가 집적 회로 다이(14)로 분리되기 전 웨이퍼(10)의 형태로 남아있는 동안, 집적 회로들은 제조 후 엄격한 시험을 받게 된다. 상술된 바와 같이, 집적 회로들은 패키지화된 후 다시 시험된다. 그러나, 집적 회로는 패키징 전에 웨이퍼 형태로 있는 동안 보다 철저히 시험될 수 있는데, 그 이유는 이 시점에서 시험 회로(18)에 접속된 모든 결합 패드(22)가 액세스가능하기 때문이다. 집적 회로 다이(14)가 패키지화된 후, 시험 회로(18)에 접속된 결합 패드(22)는 일반적으로 액세스될 수 없다. 따라서, 집적 회로 다이(14)가 패키지화된 후에 내부 시험 회로(18)에 대한 외부 액세스는 가능하지 않다. 대신에, 패키지 후의 외부 액세스는 기능성 회로의 동작을 위해 외부 액세스가 요구되는 회로 노드 뿐만 아니라 기능성 회로의 동작을 위해 외부 액세스가 요구되지 않는 기능 회로(시험 회로가 아님)의 제한된 수의 다른 회로의 노드로 제한된다. 예를 들면, 기능 회로에 사용된 퓨즈 및 안티-퓨즈로의 외부 액세스는 퓨즈를 프로그래밍할 목적으로 이용하기 위해 사용되었고, 이들의 프로그램된 저항은 외부 프로그램 콘택트를 통해 결정될 수 있다.
도2를 참조하면, 결합 패드(22)중 12개가 DRAM(16)에 접속되고, 결합 패드(22)중의 2개가 시험 회로(18)에 접속된다. 도 3에 나타낸 바와 같이, 12개의 결합 패드(22)만이 외부에서 액세스 가능한 콘택트(32)에 결합된 DRAM(16)에 접속된다. 특히, 시험 회로(18)에 접속된 결합 패드(22)중 어느 것도 외부에서 액세스 가능한 콘택트(32)에 결합되지 않는다. 따라서, 시험 회로(18)에 접속된 2개의 결합 패드(22)는 일단 집적 회로 다이(14)가 패키지화되면 액세스될 수 없다.
시험 회로(18) 및 패키지 후 정상적으로 액세스될 수 없는 다른 시험 노드로의 액세스는 집적 회로의 동작이 집적 회로의 시험 후 웨이퍼 형태로 변화되지 않는 경우 불필요할 수 있다. 집적 회로가 웨이퍼 형태로 시험될 때 정상적으로 액세스 불가능한 시험 노드의 시험이 충족되면, 패키지화된 후에 충족될 수 있다. 그러나, 다이싱(dicing) 및 패키징을 포함하는 웨이퍼 시험 후 집적 회로의 처리는 집적 회로의 동작에 영향을 미칠 수 있다. 따라서, 시험 노드가 웨이퍼 형태로 만족스럽게 시험될 수 있는 한편, 패키지 후에는 만족스럽게 시험될 수 없다. 그러나, 시험 노드는 패키지 후 액세스될 수 없기 때문에, 시험 회로(18) 또는 다른 시험 노드의 동작이 변화되었는지 여부를 측정할 수 있는 방법이 없다. 따라서, 패키지 후 정상적으로 액세스될 수 없는 시험 회로에 대한 패키지 후 외부 액세스를 얻을 필요가 있다.
본 발명은 집적 회로의 시험에 관한 것으로서, 특히, 집적 회로들이 패키지된 후 집적 회로들내의 내부 시험 회로에 액세스하기 위한 방법 및 장치에 관한 것이다.
도 1은 표면상에 제조된 복수개의 집적 회로를 보여주는 종래의 반도체 웨이퍼의 개략 평면도.
도 2는 웨이퍼가 복수개의 반도체 다이들로 분리된 후의 도 1의 집적 회로들 중의 하나를 보다 상세히 나타내는 상세한 평면도.
도 3은 다이의 패키지 과정 중에 도 2의 집적 회로 다이를 나타내는 같은 크기의 도면.
도 4는 본 발명의 바람직한 실시예의 블록도.
도 5는 도 4의 스위치 회로 및 시험 회로의 전형적인 실시예를 나타내는 로직 및 블록도.
도 6은 도 5의 스위치 회로 실시예에 사용된 패스 게이트의 일 실시예의 개략적인 로직도.
도 7은 도 4의 바람직한 실시예에 사용된 스위치 조절기의 일 실시예의 블록도.
도 8은 도 7의 스위치 조절기에 공급된 입력 신호들을 보여주는 타이밍도.
도 9는 도 4의 바람직한 실시예에서 이용된 스위치 조절기의 다른 실시예의 블록도.
도 10은 도 4의 바람직한 실시예에서 이용된 스위치 조절기의 또 다른 실시예의 로직 및 블록도.
도 11은 도 10의 다른 실시예에서 이용될 수 있는 스위치 조절기의 일 실시예의 로직 및 블록도.
도 12는 컴퓨터 시스템에 사용된 본 발명의 일 실시예의 블록도.
본 발명의 집적 회로는 반도체 패키지 내에 설치된 반도체 다이 상에서 제조된다. 집적 회로 다이는 기능성 회로의 기능에 따라 전기 신호를 입력 또는 출력하기 위해 적용되는 복수개의 입력/출력 단자를 갖는 기능성 회로(예, 다이나믹 랜덤 액세스 메모리), 전기 신호를 입력 또는 출력하는기 위해 적용되는 적어도 하나의 입력/출력 단자를 갖는 적어도 하나의 시험 회로, 및 기능성 회로의 입력/출력 단자들에 결합된 반도체 다이 상에 형성된 복수개의 패드를 포함한다. 패드의 제1 세트는 반도체 패키지 내의 복수개의 외부에서 액세스 가능한 전기 콘택트에 결합된다. 스위치 회로는 시험 회로의 입/출력 단자를 시험 개시 신호에 응답하여 제 1 세트 내의 패드와 선택적으로 결합시킨다. 시험 개시 신호는 스위치 회로가 시험 회로의 입력/출력 단자를 외부에서 액세스 가능한 전기 신호에 결합시킬 수 있는 스위치 조절기에 의해 선택적으로 발생된다.
각각의 시험 회로는 입력 신호를 수신하기 위해 적용되는 적어도 하나의 입력 단자, 및 출력 신호가 입력 신호에 응답하여 발생된 적어도 하나의 출력 단자를 포함하는 것이 바람직하다. 이어서, 스위치 회로는 각 시험 회로의 입력 단자를 제 1 세트 내의 각 패드 및, 각 시험 회로의 출력 단자를 제 1 세트 내의 각 패드에 선택적으로 결합시켜서 시험 개시 신호에 응답한다. 스위치 회로는 또한 시험 개시 신호에 응답하여 제1 세트 내의 각각의 패드로부터 기능성 회로의 입력/출력 단자를 선택적으로 분리시킬 수도 있다. 스위치 회로는 각각 조절 단자를 갖는 패스 게이트의 제1 및 제2 세트에 의해 실행될 수 있다. 제1 세트 내의 각각의 패스 게이트는 기능성 회로의 각각의 입력/출력 단자와 제1 세트의 각각의 패드 사이에 접속되고, 제2 세트의 각각의 패스 게이트는 각각의 시험 회로의 각각의 입력/출력 단자와 제1 세트의 각각의 패드 사이에 접속된다. 패스 게이트는 제1 로직 레벨을 수신하는 각각의 조절 단자에 응답하여 전도 상태로 되고, 제2 로직 레벨의 수신에 응답하여 비전도성 상태로 된다. 스위치 조절기에 결합된 입력 단자를 갖는 인버터는 시험 개시 신호를 수신하고, 제1 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 제2 로직 레벨을 갖는 출력을 발생시키고, 제2 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 제1 로직 레벨을 갖는 출력을 발생시킨다. 인버터의 입력은 제1 세트 또는 제2 세트의 패스 게이트에 결합되는 것이 바람직하고, 인버터의 출력은 다른 세트의 패스 게이트에 결합된다. 결과적으로, 제1 세트 및 제2 세트에서 패스 게이트는 선택적으로 도전성이 된다.
스위치 조절기는 패드의 제1 세트의 서브세트 내의 각각의 패드에 결합된 복수개의 입력부를 갖는 검출기를 포함할 수 있다. 검출기는 제1 세트의 서브세트 내의 패드에 공급된 신호들의 소정의 패턴 또는 시퀀스 검출에 응답하여 시험 개시 신호를 발생시키는 것이 바람직하다. 스위치 조절기는 또한 제1 세트 내의 패드에 결합된 입력부를 갖는 초전압 검출기를 포함할 수도 있다. 초전압 검출기는 초전압 검출기의 입력에 패드를 통해 공급된 기능성 회로에 대한 동작 전압의 범위 밖의 전압 검출에 응답하여 시험 개시 신호를 발생시키는 것이 바람직하다.
본 발명의 상세한 설명
집적 회로 다이(38)가 DRAM일 수 있는 기능성 회로(40), 스태틱 랜덤 액세스 메모리("SRAM"), 마이크로프로세서 등을 포함하는 본 발명의 바람직한 실시예를 도 4에 예시한다. 집적 회로 다이(38)는 1개 이상의 시험 회로(44)를 포함할 수도 있고, 이 회로는 전계 효과 트랜지스터, 퓨즈 또는 안티-퓨즈 바이폴라 트랜지스터, 또는 패키지 후 시험이 바람직할 수 있는 임의의 기타 반도체 장치일 수 있다. 기능성 회로(40)는 L 라인을 통해 스위치 회로(48)에 접속되고, 시험 회로(들)(44)는 M 라인을 통해 스위치 회로(48)에 접속된다. 차례로, 스위치 회로(48)는 N 라인을 통해 N개의 각각의 결합 패드(50)에 접속된다. 스위치 회로(48)는 시험 회로(들)(44)의 M 라인을 N 결합 패드(50)에 선택적으로 접속시키기 위해 스위치 조절기(54)에 의해 조절된다. 스위치 회로(48)는 기능성 회로(40)의 L 라인을 N 결합 패드(50)에 선택적으로 접속시킬 수도 있다. 바람직하게는, N 결합 패드(50)는 기능성 회로(40)의 L 라인 또는 시험 회로(들)(44)의 M 라인에 선택적으로 접속된다. 그러나, N 결합 패드(50)는 경우에 따라 기능성 회로(40)의 L 라인에 여전히 접속되어 있는 한편, 스위치 회로(48)는 N 결합 패드(50)를 시험 회로(들)(44)의 M 라인에 접속시키는 것이 이해될 것이다. 더욱이, 수치 L, M 및 N은 아래 예시한 바와 같이 상호 동일하거나 또는 모두 서로 상이할 것이다. 따라서, 예를 들면, 2개의 시험 회로(44)로부터 8개의 라인(M=8)은 기능성 회로(40)의 4개의 라인(L=4)에 선택적으로 접속될 수도 있는 2개의 결합 패드(50)(N=2)에 선택적으로 접속될 수 있다. 그러나, 실제로, 기능성 회로(40)의 라인들은 일반적으로 L=M이 되도록 각각의 결합 패드(50)에 접속될 것이다.
도 5는 도 4의 스위치 회로(48)의 일례를 보다 상세히 나타낸다. 스위치 회로(48)는 4개의 결합 패드(50a-d)를 기능성 회로(40)의 4개의 각각의 라인 또는 2개의 시험 회로(44a,b)의 4개의 라인에 선택적으로 접속시킨다. 시험 회로(44a)는 각각의 설치 패드(50a,b)에 접속된 접지 소스 및 그의 드레인 및 게이트를 갖는 단일 NMOS 트랜지스터(60)로서 도 5에 도시된다. 그러나, 상기한 바와 같이, 시험 회로(44a,b)는 패키지화 후 시험이 바람직할 수 있는 임의의 반도체 장치일 수 있다. 또한, 당업계의 숙련자들에 명백할 수 있는 적절한 변형에 따라, 스위치 회로(48)는 시험 회로(44)의 2개 이상의 라인을 결합 패드(50)에 접속시킬 수 있고, 2개 이상의 시험 회로(44)를 결합 패드(40)에 접속시킬 수 있다. 마찬가지로, 스위치 회로(48)는 기능성 회로(40)의 훨씬 더 많거나 또는 적은 수의 라인을 결합 패드(50)에 접속시킬 수 있다.
스위치 회로(48)는 기능성 회로(40)의 라인들을 결합 패드(50)에 선택적으로 접속시키는 종래의 패스 게이트(64)의 제1 세트를 포함한다. 마찬가지로, 제2 및 제3 세트의 패스 게이트(66, 68)는 각각의 시험 회로(44a,b)의 2개의 라인 각각을 결합 패드(50a,b 및 c,d) 각각에 선택적으로 접속시킨다. 제2 및 제3 세트의 패스 게이트(66, 68)는 시험 회로(44a,b)를 결합 패드(50a,b 및 c,d) 각각에 접속시키기 위해 활성이 낮은 TEST*신호에 의해 폐쇄된다. 집적 회로가 시험 모드에 있지 않을 때, TEST*신호는 높다. 이어서, 이와 같이 높은 TEST*신호는 인버터(70)에 의해 변환되어 결합 패드(50)에 기능성 회로(40)의 라인들을 접속시키는 로직 로우 시퀀스를 발생시킨다. TEST*신호는 아래에서 상세히 설명되는 바와 같이, 스위치 조절기(54)에 의해 발생된다. 따라서, 스위치 회로(48)는 결합 패드(50)를 기능성 회로(40) 또는 시험 회로(44)에 선택적으로 접속시킨다. 그러나, 바람직한 경우에, 기능성 회로(40)의 라인들은 결합 패드(50)에 영구적으로 접속됨으로써 패스 게이트(64)의 제1 세트 및 인버터(70)를 생략될 수 있게 한다. 예를 들면, 기능성 회로(40)의 라인들은 기능성 회로(40)가 시험 회로(44)의 동작을 간섭하지 않거나 또는 영향을 미치지 않는 경우에 결합 패드(50)에 영구적으로 접속될 수 있다. 도 5의 스위치 회로(48)는 기능성 회로(40) 및 시험 회로(44)를 결합 패드(50)에 선택적으로 결합시키는 패스 게이트(64-68)를 사용하지만, 현재 공지되거나 또는 공지되지 않은 다른 스위치 회로가 사용될 수도 있다. 예를 들면, 2세트의 4개의 입력을 갖는 종래의 멀티플렉서(도시하지 않음)가 사용될 수 있다.
패스 게이트(64-68)는 도 6에 나타낸 패스 게이트(80)에 의해 구현될 수 있다. 패스 게이트(80)는 게이트-대-게이트 및 소스-대-소스로 접속된 PMOS 트랜지스터(82) 및 NMOS 트랜지스터(86)를 포함한다. PMOS 트랜지스터(82)의 게이트 및 인버터(88)의 입력은 CONTROL 입력에 접속되는 한편, NMOS 트랜지스터(86)의 게이트는 인버터(88)의 출력에 접속된다. 트랜지스터(82, 86)의 소스는 패스 게이트(80)의 입력을 구성하는 한편, 트랜지스터(82, 86)의 드레인인 패스 게이트(80)의 출력을 구성한다.
동작 중에, 패스 게이트(80)는 CONTROL 입력이 로직 하이일 때 그의 입력으로부터 그의 출력을 분리시키는 것이 불가능하다. 이어서, 로직 하이가 PMOS 트랜지스터(82)의 게이트에 인가되고, 로직 로우가 NMOS 트랜지스터(86)의 게이트에 인가되어 트랜지스터(82, 86)를 비도전성 상태로 유지한다. PMOS 트랜지스터(82)의 게이트에 인가된 로직 로우는 입력으로부터 로직 하이를 출력에 결합시키는 한편, 이 시점에서 인버터(88)에 의해 NMOS 트랜지스터(86)의 게이트에 인가된 로직 하이는 입력으로부터 로직 로우를 출력에 결합시킨다.
이하, 도 5로 돌아가서, 패스 게이트(64-68)에 인가된 신호는 스위치 조절기(54)에 의해 발생되는 것임을 회상할 수 있다. 스위치 조절기(54)의 일 실시예는 도 7에 예시한다. 스위치 조절기(54)는 기능성 회로(40)로서 DRAM과 사용하기에 적절하고, DRAM을 액세스할 때 정상적으로 발생하지 않는 DRAM 조절 신호의 시퀀스를 검출하도록 동작한다. 구체적으로, 스위치 조절기(54)는 DRAM 조절기에 의해 종래에 발생된 행 어드레스 스트로브("RAS"), 열 어드레스 스트로브("CAS"), 및 기입 인에이블("WE") 신호를 수신한다. 스위치 조절기(54)는 WE가 도 7에 예시한 바와 같이 로직 로우일 때마다 RAS의 하이-대-로우 전이 전에 CAS의 하이-대-로우 전이를 검출할 때마다 그의 출력에서 TEST*를 토글(toggle)한다. 따라서, 낮은 WE를 갖는 RAS 전에 CAS의 하이-대-로우 전이의 제1 발생에 따라, TEST*신호는 패스 게이트(64)의 제1 세트를 디스에이블시키고, 패스 게이트(66,68)의 제2 및 제3 세트를 인에이블시키기 위해 낮아진다. 이어서, 결합 패드(50)는 시험 회로(44)에 접속되어 제조 공정의 품질을 결정할 수 있도록 시험을 시행시킬 수 있다. 예를 들면, 결합 패드(50a)는 하이로 편향될 수 있고, 그의 로직 레벨이 모니터되는 한편, 로우에서 하이로의 전이는 트랜지스터(60) 상에서 스위치하기 위해 결합 패드(50b)에 인가된다. 이러한 방식으로, 트랜지스터(60)의 스위칭 시간이 측정될 수 있다. 트랜지스터(60)의 기타 동작 파라미터(추론상, 기능성 회로(40)의 회로들의 동작 파라메터) 역시 이러한 방식으로 측정될 수 있다. 시험이 완료되었을 때, RAS 전의 CAS의 하이에서 로우로의 전이는 낮은 WE에 따라 발생됨으로써, TEST*신호는 패스 게이트(64)의 제1 세트를 인에이블시키고, 패스 게이트(66, 68)의 제2 및 제3 세트를 디스에이블시키기 위해 하이로 될 수 있다. 이어서, 기능성 회로(40)는 일단 결합 패드(50)에 다시 접속된다. 스위치 조절기(54)의 회로 세부는 간단히 할 목적상 도 7에 나타내지 않으며, 그 이유는 DRAM 조절 신호들의 동일하거나 또는 유사한 시퀀스를 검출하기 위한 회로는 다른 목적을 위해 종래와 마찬가지로 사용된다.
도 5의 실시예에 사용하기 적절한 스위치 조절기(54)의 다른 실시예를 도 9에 예시한다. 도 9의 스위치 조절기는 집적 회로의 외부에서 액세스 가능한 설치 패드(50)에 접속된 종래의 초전압 검출기(90)를 사용한다. 도 9의 실시예에서, 기능성 회로(40)가 DRAM이라는 가정 하에 초전압 검출기(90)로의 입력은 저차수 어드레스 비트(40)에 접속된다. 당업계에 잘 알려진 바와 같이, 초전압 검출기(90)는 기능성 회로(40)에 의해 사용된 범위의 로직 레벨을 무시한다. 그러나, 기능성 회로(40)에 의해 사용된 로직 레벨의 범위보다 현저하게 더 음성이거나 또는 양성인 전압을 수신함에 따라, 초전압 검출기(90)는 신호를 출력한다. 도 9의 스위치 조절기(54)에 사용된 바와 같이, 초전압 검출기(90)에 의해 출력된 신호는 로직 로우 TEST*신호이다.
역시 도 5를 참조하면, 초전압 검출기는 초전압이 그와 접속된 결합 패드(50)에 인가될 때마다 로직 로우 TEST*신호를 출력한다. 이어서, TEST*신호는 패스 게이트(64)의 제1 세트를 디스에이블시키고, 패스 게이트(66, 68)의 제2 및 제3 세트를 인에이블시키기 위해 로우로 될 수 있다. 이어서, 시험은 상기 설명한 바와 같이 시험 회로(44) 상에서 수행된다. 시험이 완료된 후, 초전압은 결합 패드(50)로부터 제거됨으로써, 일단 다시 패스 게이트(64)의 제1 세트를 인에이블시키고, 패스 게이트(66, 68)의 제2 및 제3 세트를 디스에이블시키기 위해 하이로 될 수 있다. 이어서, 기능성 회로(40)는 일단 결합 패드(50)에 다시 접속된다.
스위치 조절기(54)의 2개의 실시예 만을 도 7 및 도 9에 예시하였지만, 당업계의 숙련자들에게 명백하듯이, TEST*신호를 선택적으로 발생시키기 위한 다른 회로들이 역시 사용될 수 있음이 이해될 것이다. 예를 들면, 외부에서 액세스 가능한 결합 패드(50)는 스위치 회로(48)에 TEST*신호를 입력하기 위해 사용될 수 있다.
도 4의 실시예에 사용된 스위치 회로(48)의 다른 실시예를 도 10에 나타낸다. 도 10의 스위치 회로(48)는 4개가 아닌 2개의 결합 패드(50a,b)를 기능성 회로(40)의 4개가 아닌 2개의 각각의 라인 또는 2개의 시험 회로(44a,b)의 4개의 라인에 선택적으로 접속시키는 점에서 도 5의 실시예와 상이하다. 도 10을 참조하면, 스위치 회로(48)는 2개의 활성인 로우 TEST1*및 TEST2*신호를 선택적으로 발생시키는 스위치 조절기(100)에 의해 조절된다. TEST1*신호는 NAND 게이트(102)의 하나의 입력 및 결합 패드(50a,b)에 시험 회로(44a)를 접속시키는 한쌍의 패스 게이트(104)에 인가된다. TEST2*신호는 NAND 게이트(102)의 나머지 입력 및 결합 패드(50a,b)에 시험 회로(44b)를 접속시키는 한쌍의 패스 게이트(106)에 인가된다. NAND 게이트(102)의 출력은 결합 패드(50a,b)에 기능성 회로(40)를 접속시키는 한쌍의 패스 게이트(108)에 접속된다.
동작 중에, 로직 로우 TEST1*신호는 패스 게이트(104)를 인에이블시킴으로써, 시험 회로(44a)를 결합 패드(50)에 접속시킨다. 로직 로우 TEST1*신호는 NAND 게이트(102)가 로직 하이를 출력하게 함으로써, 패스 게이트(108)를 디스에이블시킨다. 이러한 상황에서, 결합 패드(50a,b)는 시험 회로(44a)에 접속되고, 기능성 회로(40) 및 시험 회로(44b)로부터 분리된다. 이어서, 시험은 시험 회로(44a)의 파라미터들 및 추론에 의해 기능성 회로(40)의 파라미터들을 측정하기 위해 시험 회로(44a) 상에서 수행될 수 있다. 마찬가지로, 로직 로우 TEST2*신호는 패스 게이트(106)를 인에이블시킴으로써 시험 회로(44b)를 결합 패드(50)에 접속시킨다. 로직 로우 TEST2*신호는 NAND 게이트(102)가 로직 하이를 출력하게 함으로써, 패스 게이트(108)를 디스에이블시킨다. 이러한 상황에서, 결합 패드(50a,b)는 시험 회로(44b)에 접속되고, 기능성 회로(40) 및 시험 회로(44a) 모두로부터 분리된다. 이어서, 시험은 시험 회로(44b) 상에서 수행될 수 있다. TEST1*신호 및 TEST2*신호 모두가 불활성 하이일 때, 패스 게이트(104, 106)는 디스에이블되고, NAND 게이트(102)는 기능성 회로(40)를 인에이블시키기 위해 로직 로우를 출력한다. 이러한 조건에서, 결합 패드(50a,b)는 기능성 회로(40)에 접속되고, 시험 회로(44a,b) 모두로부터 분리된다. 이어서, 기능성 회로(40)는 집적 회로의 정상적인 오퍼레이션 중에 동작할 수 있다. 도 5의 실시예에 의해서와 같이, 도 10에 나타낸 스위치 회로(48)의 다른 실시예들이 명백할 수 있다. 예를 들면, TEST1*및 TEST2*신호는 3세트의 2개의 입력을 갖는 종래의 멀티플렉서(도시하지 않음)의 동작을 조절할 수 있다.
도 10의 스위치 회로(48)와 사용하기에 적절한 스위치 조절기(100)의 일 실시예를 도 11에 예시한다. 이 스위치 조절기(100)는 도 7의 스위치 조절기(54)와 동일한 방식으로 동작하는 로직 및 시퀀스 디코더(120)를 사용한다. 스위치 조절기(100)에는 종래의 어드레스 디코더(122) 및 각각의 TEST1*- TEST4*신호를 발생시키는 4개의 NAND 게이트(130-136)를 포함된다. 동작 중에, 도 7에 나타낸 바와 같이 시험 모드는 WE가 로직 로우일 때 검출기(120)가 RAS의 하이에서 로우로의 전이 전에 CAS의 하이에서 로우로의 전이를 검출할 때마다 활성화된다. 따라서, 낮은 WE에 따라 RAS 전에 CAS의 하이에서 로우로의 전이의 제1 발생에 따라 NAND 게이트(130-136)가 인에이블된다. 이어서, 2비트의 어드레스는 어드레스 디코더(122)에 의해 검출되어 어드레스에 대응하는 그의 출력 중의 하나에서 로직 하이를 출력한다. 어드레스 디코더(122)의 다른 출력은 로직 로우 상태로 남겨진다. 로직 하이를 수신하는 인에이블된 NAND 게이트(130-136)는 로직 로우 TEST*신호를 출력한다. 따라서, 예를 들면, "10"(이진수 2)의 어드레스는 디코더(122)가 NAND 게이트(132)에 하이를 인가함으로써 TEST2*신호를 로우로 되게 한다. 단지 제1의 2개의 출력(TEST1*및 TEST2*)이 도 10의 스위치 회로(48)를 조절하기 위해 사용될 수 있지만, 추가의 출력은 결합 패드(50)를 제3 및 제4 시험 회로(도시하지 않음)에 접속시키는 패스 게이트를 조절하기 위해 사용될 수 있다.
도 11은 스위치 조절기(100)의 일 실시예만을 예시하며, 다른 회로들이 사용될 수 있다. 예를 들면, 도 9의 초전압 검출기(90)는 로직 및 시퀀스 디코더(120) 대신에 사용될 수 있다. 또한, TEST*신호는 당업계의 숙련자들에게 명백한 바와 같이 어드레스를 디코딩하는 것 외의 수단에 의해 발생될 수 있다.
도 12는 집적 회로(38)의 기능성 회로(40)가 DRAM(202)인 도 4의 바람직한 실시예를 사용하는 컴퓨터 시스템(200)의 블록도이다. 이 컴퓨터 시스템(200)은 목적하는 연산 및 과제를 수행하기 위해 소프트웨어를 실행시키는 등의 컴퓨터 기능을 수행하기 위한 처리기(210)를 포함한다. 이 처리기(210)는 외부 콘택트(32)(도 3)를 통해 단일 결합 패드(22)에 의해 도 12에 나타낸 각각의 결합 패드(22)에 접속된다. 키패드 또는 마우스 등의 1개 이상의 입력 장치(214)가 처리기(210)에 결합되고, 오퍼레이터(도시하지 않음)가 그에 데이터를 수동으로 입력할 수 있게 한다. 1개 이상의 출력 장치(218)는 처리기(210)에 결합되어 처리기(210)에 의해 발생된 데이터를 오퍼레이터에게 제공한다. 출력 장치(218)의 예는 프린터 및 비디오 디스플레이 장치를 포함한다. 1개 이상의 대량 데이터 저장 장치(220)는 바람직하게는 처리기(210)에 결합되어 기억 장치(220)에 데이터를 기억시키거나 또는 그로부터 데이터를 검색한다. 기억 장치(220)의 예로는 디스크 드라이버 및 콤팩트 디스크 판독-전용 메모리(CD-ROM)를 들 수 있다.
본 발명의 특정 실시예들을 예시의 목적상 본 명세서에 기재하였지만, 본 발명의 정신 및 범위에서 벗어나지 않는 여러 가지 변형이 이루어질 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명은 첨부된 특허 청구의 범위 외에는 제한되지 않는다.

Claims (39)

  1. 반도체 패키지내에 설치된 반도체 다이상에서 제조되는 집적 회로에 있어서,
    반도체 다이상에 형성된 복수개의 패드들과;
    반도체 패키지 내의 복수개의 외부에서 액세스가능한 전기 콘택트들과;
    외부에서 액세스가능한 각각의 전기 콘택트들에 제1 세트의 패드들을 접속시키는 복수개의 도체들과;
    상기 반도체 다이상에 형성되는 기능성 회로로서, 상기 기능성 회로는 자신의 기능에 따라 전기 신호들을 입력 또는 출력하도록 적응되는 복수개의 입력/출력 단자들을 갖고, 기능성 회로의 입력/출력 단자들은 상기 제1 세트의 각각의 패드들 에 결합되는, 상기 기능성 회로와;
    상기 반도체 다이상에 형성되고, 전기 신호를 입력 또는 출력하도록 적응되는 적어도 하나의 입력/출력 단자를 갖는 적어도 하나의 시험 회로와;
    시험 개시 신호에 응답하여 상기 제1 세트의 패드에 상기 시험 회로의 입력/출력 단자를 선택적으로 결합시키는 스위치 회로 및;
    상기 스위치 회로에 결합되며, 상기 스위치 회로가 상기 외부에서 액세스가능한 전기 콘택트에 상기 시험 회로의 입력/출력 단자를 결합시키도록 상기 시험 개시 신호를 선택적으로 발생시키도록 적응되는 스위치 조절기를 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 제1 세트의 패드들은 상기 반도체 다이상에 형성된 모든 패드들 보다 작게 구성되어, 상기 패드들이 외부에서 액세스 가능한 전기 콘택트에 접속되지 않는 제2 세트를 포함하도록 하고, 상기 시험 회로의 입력/출력 단자는 상기 제2 세트 내의 패드에 결합되어, 상기 시험 회로가 상기 제2 세트의 패드를 통해 상기 시험 회로를 액세스함으로써 패키징하기 전에 시험될 수 있도록 하는 집적 회로.
  3. 제1항에 있어서, 상기 시험 회로는 입력 신호를 수신하도록 적응되는 적어도 하나의 입력 단자 및 상기 입력 신호에 응답하여 출력 신호를 발생시키는 적어도 하나의 출력 단자를 포함하고, 상기 스위치 회로는 상기 시험 개시 신호에 응답하여 상기 제1 세트의 각각의 패드에 상기 시험 회로의 입력 단자 및 상기 제1 세트의 각각의 패드에 상기 시험 회로의 출력 단자를 선택적으로 결합시키는 집적 회로.
  4. 제1항에 있어서, 상기 스위치 회로는 상기 시험 신호에 응답하여 상기 제1 세트의 각각의 패드들로부터 상기 기능성 회로의 입력/출력 단자들을 분리시켜, 상기 시험 회로 각각의 입력/출력 단자가 상기 제1 세트의 패드에 결합될 때 상기 기능성 회로의 입력/출력 단자들이 상기 제1 세트의 패드들로부터 분리되도록 하는 집적 회로.
  5. 제1항에 있어서, 상기 스위치 회로는:
    조절 단자를 각각 갖는 제1 세트의 패스 게이트들로서, 상기 제1 세트의 각각의 패스 게이트는 상기 기능성 회로의 각각의 입력/출력 단자와 상기 제1 세트의 각각의 패드들 사이에 접속되며, 조절 단자에서 수신하는 제1 로직 레벨에 응답하여 도통되고, 조절 단자에서 수신하는 제2 로직 레벨에 응답하여 비도통되는, 상기 제1 세트의 패스 게이트들과 ;
    조절 단자를 각각 갖는 제2 세트의 패스 게이트들로서, 상기 제2 세트의 각각의 패스 게이트는 상기 시험 회로의 각각의 입력/출력 단자와 상기 제1 세트의 각각의 패드들 사이에 접속되며, 조절 단자에서 수신하는 제1 로직 레벨에 응답하여 도통되고, 조절 단자에서 수신하는 제2 로직 레벨에 응답하여 비도통되는, 상기 제2 세트의 패스 게이트들 및;
    상기 스위치 조절기에 결합되어 상기 시험 개시 신호를 수신하는 입력을 갖고, 상기 제1 및 제2 세트들중 한 세트의 패스 게이트들의 조절 단자에 결합된 출력을 갖는 인버터로서, 상기 제1 세트 및 제2 세트들의 나머지 한 세트의 패스 게이트들의 조절 단자들은 상기 스위치 조절기에 결합되어 상기 시험 개시 신호를 수신하며, 상기 인버터는 상기 제1 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 상기 제2 로직 레벨을 갖는 출력을 발생시키고 상기 제2 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 상기 제1 로직 레벨을 갖는 출력을 발생시켜, 상기 패스 게이트의 제1 및 제2 세트가 교대로 도통되도록 적응되는, 상기 인버터를 포함하는 집적 회로.
  6. 제1항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수개의 시험 회로를 포함하고, 상기 스위치 회로는 상기 시험 개시 신호에 응답하여 상기 제1 세트의 각각의 패드에 상기 시험 회로들 각각의 입력 및 출력 단자들을 선택적으로 결합시키는 집적 회로.
  7. 제1항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수개의 시험 회로들을 포함하고, 상기 스위치 조절기는 상기 각각의 시험 회로들에 대응하는 각각의 시험 개시 신호를 발생시키고, 상기 스위치 회로는 상기 스위치 조절기로부터 나오는 각각의 시험 개시 신호의 수신에 응답하여 상기 시험 회로들의 입력 단자들을 상기 제1 세트의 제1 패드 및 상기 시험 회로들의 출력 단자들을 상기 제1 세트의 제2 패드에 선택적으로 결합시키는 집적 회로.
  8. 제7항에 있어서, 상기 스위치 회로는 상기 스위치 조절기로부터 나오는 임의의 시험 개시 신호의 부재에 응답하여 상기 기능성 회로의 입력/출력 단자를 상기 제1 세트의 각각의 패드에 선택적으로 결합시키는 집적 회로.
  9. 제8항에 있어서, 상기 스위치 회로는:
    조절 단자를 각각 갖는 한세트의 기능성 회로 패스 게이트들로서, 상기 각각의 기능성 회로 패스 게이트는 상기 기능성 회로의 각각의 입력/출력 단자와 상기 제1 세트의 각각의 패드 사이에 접속되고, 상기 각각의 기능성 회로 패스 게이트는 조절 단자에서 수신하는 제1 로직 레벨이 응답하여 도통되고, 조절 단자에서 수신하는 제2 로직 레벨에 응답하여 비도통되는, 상기 한 세트의 기능적 회로 패스 게이트들과;
    상기 시험 회로들 각각에 대응하는 한 세트의 시험 회로 패스 게이트들로서, 상기 각각의 시험 회로의 패스 게이트들은 각각의 시험 개시 신호를 수신하기 위하여 상기 스위치 조절기에 접속된 조절 단자를 갖고, 각각의 세트의 각각의 시험 회로 패스 게이트는 상기 제1 세트의 제1 패드에 각각의 시험 회로의 입력 단자 및 상기 제1 세트의 제2 패드에 각각의 시험 회로의 출력 단자를 결합시키고, 상기 각각의 시험 회로 패스 게이트들은 조절 단자에서 수신하는 제1 로직 레벨에 응답하여 도통되고, 조절 단자에서 수신하는 제2 로직 레벨에 응답하여 비도통되는, 상기 한 세트의 시험 회로 패스 게이트; 및
    상기 시험 개시 신호들을 각각 수신하기 위해 상기 스위치 조절기에 결합된 입력을 갖으며, 상기 기능성 회로 패스 게이트의 조절 단자에 결합된 출력을 갖고, 상기 제2 로직 레벨을 갖는 모든 상기 시험 개시 신호들에 응답하여 상기 제1 로직 레벨을 갖는 신호를 발생시키는 로직 게이트를 포함하는 집적 회로.
  10. 제1항에 있어서, 상기 스위치 조절기는 상기 제1 세트의 패드들의 서브세트의 각각의 패드들에 결합된 복수개의 입력을 갖는 검출기를 포함하고, 상기 검출기는 상기 제1 세트의 서브세트의 패드들에 인가된 신호들의 소정의 시퀀스 검출에 응답하여 상기 시험 개시 신호를 발생시키는 출력을 갖는 집적 회로.
  11. 제1항에 있어서, 상기 기능성 회로는 동작 전압들의 소정의 범위 내의 로직 레벨에 응답하고, 상기 스위치 조절기가 상기 제1 세트의 패드에 결합된 입력을 갖는 초전압 검출기를 포함하고, 상기 초전압 검출기는 상기 패드를 통해 상기 초전압 검출기에 인가되는 동작 전압들의 상기 범위 밖의 전압 검출에 응답하여 상기 시험 개시 신호를 발생시키는 출력을 갖는 집적 회로.
  12. 제1항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수개의 시험 회로들을 포함하고, 상기 스위치 회로는 각각의 시험 개시 신호의 수신에 응답하여 상기 시험 회로들의 입력 단자를 상기 제1 세트의 제1 패드 및 상기 시험 회로들의 출력 단자들을 상기 제1 세트의 제2 패드에 선택적으로 결합시키며, 상기 스위치 조절기는:
    시험이 상기 시험 회로들 중의 하나의 회로상에서 수행될 때 시험 인에이블 신호를 선택적으로 발생시키는 검출기와;
    상기 제1 세트의 패드들의 서브세트의 각각의 패드에 결합된 복수개의 입력을 갖고, 각각의 시험 회로 선택 신호를 디코더의 입력에 인가된 신호들의 각각의 패턴에 대응하여 발생시키는 상기 시험 회로들 각각에 대응하는 출력을 갖는 디코더 및;
    상기 디코더가 상기 시험 인에이블 신호를 발생시킬 때 상기 디코더에 의해 발생된 시험 회로 선택 신호에 대응하여 발생된 시험 개시 신호들 중 하나의 시험 개시 신호를 발생시키는 로직 회로를 포함하는 집적 회로.
  13. 제12항에 있어서, 상기 검출기는 상기 제1 세트의 패드들의 서브세트의 각각의 패드에 결합된 복수개의 입력과, 상기 회로는 상기 제1 세트의 서브세트의 패드에 인가된 신호들의 소정의 시퀀스 검출에 응답하여 상기 시험 인에이블 신호를 발생시키는 출력을 갖는 회로를 포함하는 집적 회로.
  14. 제12항에 있어서, 상기 기능성 회로는 동작 전압들의 소정의 범위 내의 로직 레벨에 응답하고, 상기 검출기는 상기 제1 세트의 패드에 결합된 입력을 갖는 초전압 검출기를 포함하고, 상기 초전압 검출기는 상기 패드를 통해 상기 초전압 검출기의 입력에 인가되는 동작 전압들의 상기 범위 밖의 전압 검출에 응답하여 상기 시험 인에이블 신호를 발생시키는 출력을 갖는 집적 회로.
  15. 제1항에 있어서, 상기 기능성 회로는 다이내믹 랜덤 액세스 메모리를 포함하는 집적 회로.
  16. 컴퓨터 시스템에 있어서,
    프로세서;
    상기 프로세서에 결합된 입력 장치;
    상기 프로세서에 결합된 출력 장치; 및
    반도체 패키지 내에 설치된 반도체 다이 상에서 제조되는 집적 회로로서, 상기 반도체 패키지는 자체내에 설치된 복수개의 외부에서 액세스가능한 전기 콘택트를 통해 상기 처리기에 결합되는, 상기 집적 회로를 포함하며,
    상기 집적 회로는:
    상기 반도체 다이상에 형성되는 복수개의 패드들로서, 상기 패드들중 제1 세트의 패드들은 외부에서 액세스가능한 각각의 전기 콘택트에 결합되는, 상기 복수개의 패드들과;
    상기 반도체 다이상에 형성되고, 어드레싱 신호들을 입력하고 데이터 및 제어 신호들을 입력 또는 출력하도록 적응되는 복수개의 입력/출력 단자들을 포함하며, 상기 메모리 회로의 입력/출력 단자들은 상기 제1 세트의 각각의 패드들에 결합된 메모리 회로와;
    상기 반도체 다이상에 형성되고, 전기 신호를 입력 또는 출력하도록 적응되는 적어도 하나의 입력/출력 단자를 갖는 적어도 하나의 시험 회로와;
    시험 개시 신호에 응답하여 상기 제1 세트의 패드에 상기 시험 회로의 입력/출력 단자를 선택적으로 결합시키는 스위치 회로 및;
    상기 스위치 회로에 결합되고, 상기 스위치 회로가 상기 시험 회로의 입력/출력 단자를 상기 외부에서 액세스가능한 전기 콘택트에 결합시키도록 상기 시험 개시 신호를 선택적으로 발생시켜, 상기 시험 회로로부터 나오는 전기 신호의 특성을 판정할 수 있도록 적응되는 스위치 조절기를 포함하는, 컴퓨터 시스템.
  17. 제16항에 있어서, 상기 메모리 회로가 다이내믹 랜덤 액세스 메모리를 포함하는 컴퓨터 시스템.
  18. 제16항에 있어서, 상기 제1 세트의 패드들은 상기 반도체 다이상에 형성된 모든 패드들보다 작게 구성되어, 상기 패드들이 외부에서 액세스가능한 전기 콘택트에 접속되지 않은 제2 세트를 포함하도록 하고, 상기 시험 회로의 입력/출력 단자는 상기 제2 세트의 패드에 결합되어, 상기 시험 회로가 상기 제2 세트의 패드를 통해 상기 시험 회로를 액세스함으로써 패키지화 전에 시험될 수 있도록 하는 컴퓨터 시스템.
  19. 제16항에 있어서, 상기 시험 회로는 입력 신호를 수신하도록 적응되는 적어도 하나의 입력 단자 및 출력 신호를 상기 입력 신호에 응답하여 발생시키는 적어도 하나의 출력 단자를 포함하고, 상기 스위치 회로는 상기 시험 개시 신호에 응답하여 상기 제1 세트의 각각의 패드에 상기 시험 회로의 입력 단자 및 상기 제1 세트의 각각의 패드에 상기 시험 회로의 출력 단자를 선택적으로 결합시키는 컴퓨터 시스템.
  20. 제16항에 있어서, 상기 스위치 회로는 상기 개시 신호에 응답하여 상기 제1 세트의 각각의 패드들로부터 상기 메모리 회로의 입력/출력 단자들을 선택적으로 분리시켜, 상기 시험 회로의 입력/출력 단자 각각이 상기 제1 세트의 패드에 결합될 때 상기 메모리 회로의 입력/출력 단자들이 상기 패드들로부터 분리되도록 하는 컴퓨터 시스템.
  21. 제16항에 있어서, 상기 스위치 회로는:
    조절 단자를 각각 갖는 제1세트의 패스 게이트들로서, 상기 제1 세트의 각각의 패스 게이트는 상기 메모리 회로의 각각의 입력/출력 단자와 상기 제1 세트의 각각의 패드 사이에 접속되고, 상기 각각의 패스 게이트는 조절 단자에서 수신하는 제1 로직 레벨에 응답하여 도통되고, 조절 단자에서 수신하는 제2 로직 레벨에 응답하여 비도통되는, 상기 제1 세트의 패스 게이트들과;
    조절 단자를 각각 갖는 제2 세트의 패스 게이트들로서, 상기 제2 세트의 각각의 패스 게이트는 상기 시험 회로의 각각의 입력/출력 단자와 상기 제1 세트의 각각의 패드 사이에 접속되고, 각각의 패스 게이트는 조절 단자에서 수신하는 제1 로직 레벨에 응답하여 도통되고, 조절 단자에서 수신하는 제2 로직 레벨에 응답하여 비도통되는, 상기 제2 세트의 패스 게이트들 및;
    기 스위치 조절기에 결합되어 상기 시험 개시 신호를 수신하는 입력 및 상기 제1 및 제2 세트중의 한세트의 패스 게이트들의 조절 단자에 결합된 출력을 갖는 인버터로서, 상기 제1 세트 및 제2 세트의 나머지 한세트의 패스 게이트들의 조절 단자들은 상기 스위치 조절기에 결합되어 상기 시험 개시 신호를 수신하며, 상기 인버터는 상기 제1 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 상기 제2 로직 레벨을 갖는 출력 및 상기 제2 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 상기 제1 로직 레벨을 갖는 출력을 발생시켜, 상기 패스 게이트들의 상기 제1 및 제2 세트들이 교대로 도통되도록 적응되는, 상기 인버터를 구비하는 컴퓨터 시스템.
  22. 제16항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수개의 시험 회로를 포함하고, 상기 스위치 회로는 상기 시험 개시 신호들에 응답하여상기 제1 세트의 각각의 패드에 상기 시험 회로들 각각의 입력 및 출력 단자들을 선택적으로 결합시키는 컴퓨터 시스템.
  23. 제16항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수개의 시험 회로들을 포함하고, 상기 스위치 조절기는 상기 시험 회로들 각각에 대응하는 각각의 시험 개시 신호를 발생시키고, 상기 스위치 회로는 상기 스위치 조절기로부터 나오는 각각의 시험 개시 신호의 수신에 응답하여 상기 시험 회로들의 입력 단자들을 상기 제1 세트의 제1 패드 및 상기 시험 회로들의 출력 단자들을 상기 제1 세트의 제2 패드에 선택적으로 결합시키는 컴퓨터 시스템.
  24. 제23항에 있어서, 상기 스위치 회로는 상기 스위치 조절기로부터 나오는 임의의 시험 개시 신호의 부재에 응답하여 상기 제1 세트의 각각의 패드들에 상기 메모리 회로의 입력/출력 단자를 선택적으로 결합시키는 컴퓨터 시스템.
  25. 제24항에 있어서, 상기 스위치 회로는 :
    조절 단자를 각각 갖는 한세트의 메모리 회로 패스 게이트들로서, 상기 각각의 기능성 회로 패스 게이트는 상기 메모리 회로의 각각의 입력/출력 단자와 상기 제1 세트의 각각의 패드 사이에 접속되고, 상기 각각의 메모리 회로 패스 게이트들은 조절 단자에서 수신하는 제1 로직 레벨에 응답하여 도통되고, 조절 단자에서 수신하는 제2 로직 레벨에 응답하여 비도통되는, 상기 한 세트의 메모리 회로 패스 게이트들과;
    상기 시험 회로들 각각에 대응하는 한 세트의 시험 회로 패스 게이트들로서, 상기 각각의 시험 회로 패스 게이트들은 상기 스위치 조절기에 접속되어 시험 개시 신호를 수신하는 조절 단자를 갖고, 각 세트의 각각의 시험 회로 패스 게이트는 상기 제1 세트의 제1 패드에 각각의 시험 회로의 입력 단자 및 상기 제1 세트의 제2 패드에 각각의 시험 회로의 출력 단자를 결합시키고, 상기 각각의 시험 회로 패스 게이트들은 조절 단자에서 수신하는 제1 로직 레벨에 응답하여 도통되고, 조절 단자에서 수신하는 제2 로직 레벨에 응답하여 비도통되는, 상기 한 세트의 시험 회로 패스 게이트; 및
    상기 스위치 조절기에 결합되어 상기 각각의 시험 개시 신호들을 수신하는 입력을 갖으며, 상기 기능성 회로 패스 게이트의 조절 단자에 결합된 출력을 갖고, 상기 제2 로직 레벨을 갖는 모든 상기 시험 개시 신호들에 응답하여 상기 제1 로직 레벨을 갖는 신호를 발생시키는 로직 게이트를 포함하는 컴퓨터 시스템.
  26. 제16항에 있어서, 상기 스위치 조절기는 상기 제1 세트의 패드들의 서브세트의 각각의 패드들에 결합된 복수개의 입력들을 갖는 검출기를 포함하고, 상기 검출기는 상기 제1 세트의 서브세트의 패드들에 인가된 신호들의 소정의 시퀀스 검출에 응답하여 상기 시험 개시 신호를 발생시키는 출력을 갖는 컴퓨터 시스템.
  27. 제16항에 있어서, 상기 메모리 회로는 소정의 동작 전압들의 범위 내의 로직 레벨들에 응답하고, 상기 스위치 조절기는 상기 제1 세트의 패드에 결합된 입력을 갖는 초전압 검출기를 포함하고, 상기 초전압 검출기는 상기 패드를 통해 상기 초전압 검출기에 인가된 동작 전압들의 상기 범위 밖의 전압 검출에 응답하여 상기 시험 개시 신호를 발생시키는 출력을 갖는 컴퓨터 시스템.
  28. 제16항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수개의 시험 회로들을 포함하고, 상기 스위치 회로는 각각의 시험 개시 신호의 수신에 응답하여 상기 시험 회로들의 입력 단자들을 상기 제1 세트의 제1 패드 및 상기 시험 회로들의 출력 단자들을 상기 제1 세트의 제2 패드에 선택적으로 결합시키며,
    상기 스위치 조절기는 ;
    시험이 상기 시험 회로들중 하나의 시험 회로상에서 수행될 때 시험 인에이블 신호를 선택적으로 발생시키는 검출기와;
    상기 제1 세트의 패드들의 서브세트의 각각의 패드에 결합된 복수개의 입력들을 갖고, 각각의 시험 회로 선택 신호를 디코더의 입력들에 인가된 신호들의 각각의 패턴에 대응하여 발생시키는 상기 시험 회로들 각각에 대응하는 출력을 갖는 디코더; 및
    상기 디코더가 상기 시험 인에이블 신호를 발생시킬 때 상기 디코더에 의해 발생된 시험 회로 선택 신호에 대응하는 시험 개시 신호들중 하나의 시험 개시 신호를 발생시키는 로직 회로를 포함하는 컴퓨터 시스템.
  29. 제28항에 있어서, 상기 검출기는 상기 제1 세트의 패드들의 서브세트의 각각의 패드에 결합된 복수개의 입력들을 갖는 회로를 구비히며, 상기 회로는 상기 제1 세트의 서브세트의 패드들에 인가된 신호들의 소정의 시퀀스 검출에 응답하여 상기 시험 인에이블 신호를 발생시키는 출력을 갖는 컴퓨터 시스템.
  30. 제28항에 있어서, 상기 메모리 회로는 소정의 동작 전압들의 범위 내의 로직 레벨들에 응답하고, 상기 검출기는 상기 제1 세트의 패드에 결합된 입력을 갖는 초전압 검출기를 포함하고, 상기 초전압 검출기는 상기 패드를 통해 상기 초전압 검출기의 입력에 인가된 상기 동작 전압들의 범위 밖의 전압 검출에 응답하여 상기 시험 인에이블 신호를 발생시키는 출력을 갖는 집적 회로.
  31. 복수개의 외부에서 액세스가능한 전기 콘택트들을 갖는 반도체 패키지에 설치된 반도체 다이상에 제조된 집적 회로를 시험하는 방법으로서, 상기 집적 회로 다이상에는 기능성 회로의 기능에 따른 입력 또는 출력 전기 신호들에 적응되는 복수개의 입력/출력 단자들을 갖는 기능성 회로와, 전기 신호를 입력하거나 출력시키도록 적응되는 적어도 하나의 입력/출력 단자를 갖는 적어도 하나의 시험 회로와, 상기 기능성 회로의 각각의 입력/출력 단자들에 결합되는 제1 세트의 결합 패드들을 갖는 다수의 결합 패드들이 형성되며, 상기 집적 회로는 상기 제1 세트의 결합 패드들의 적어도 일부를 각각의 외부에서 액세스가능한 전기 콘택트들에 접속시키는 도체를 더 포함하는, 상기 집적 회로 시험 방법에 있어서,
    상기 제1 세트의 패드들중 하나의 패드에 상기 시험 회로의 입력/출력 단자를 선택적으로 결합시키는 단계와,
    상기 집적 회로로부터 전기 신호를 얻기 위하여, 상기 시험 회로의 상기 입력/출력 단자를 통해 상기 시험 회로상에서 시험을 수행하는 단계와,
    상기 전기 신호의 특성을 측정하는 단계를 포함하는 집적 회로 시험 방법.
  32. 제31항에 있어서, 상기 시험 회로는 입력 신호를 수신하도록 적응되는 적어도 하나의 입력 단자 및 상기 전기 신호를 상기 입력 신호에 응답하여 발생시키는 적어도 하나의 출력 단자를 포함하고, 상기 방법은 상기 제1 세트의 각각의 패드에 상기 시험 회로의 입력 단자 및 상기 제1 세트의 각각의 패드에 상기 시험 회로의 출력 단자를 선택적으로 결합시키는 단계를 더 포함하는 집적 회로 시험 방법.
  33. 제31항에 있어서, 상기 시험 회로의 각각의 입력/출력 단자가 상기 제1 세트 의 패드에 접속될 때 상기 제1 세트의 패드들로부터 상기 기능성 회로의 입력/출력 단자를 분리시키는 단계 및 상기 시험 회로의 각각의 입력/출력 단자가 상기 제1 세트의 패드로부터 분리될 때 상기 제1 세트의 각각의 패드에 상기 기능성 회로의 입력/출력 단자들을 결합시키는 단계를 더 포함하는 집적 회로 시험 방법.
  34. 제31항에 있어서, 상기 집적 회로는 전기 신호를 입력 및 출력하도록 적응되는 입력/출력 단자를 각각 갖는 복수개의 시험 회로들을 포함하고, 상기 방법은 상기 제1 세트의 제1 패드에 상기 시험 회로들 각각의 입력/출력 단자를 선택적으로 결합시키는 단계를 더 포함하는 집적 회로 시험 방법.
  35. 제34항에 있어서, 상기 제1 세트의 제1 패드에 상기 시험 회로들 각각의 입력/출력 단자를 선택적으로 결합시키는 상기 단계는 상기 제1 세트의 패드들의 서브세트에 인가된 신호들의 각각의 패턴들을 검출함으로써 상기 시험 회로들중 하나의 시험 회로를 선택하는 단계 및 선택된 시험 회로의 입력/출력 단자를 상기 제1 세트의 상기 제1 패드에 선택적으로 결합시키는 단계를 포함하는 집적 회로 시험 방법.
  36. 제34항에 있어서, 상기 제1 세트의 제1 패드에 선택된 시험 회로의 입력/출력 단자를 선택적으로 결합시키는 상기 단계는 상기 제1 세트의 서브세트의 패드들에 인가된 신호들의 소정의 시퀀스를 검출하는 단계, 및 신호들의 상기 소정의 시퀀스가 검출될 때 선택된 시험 회로에 상기 시험 회로의 입력/출력 단자를 결합시키는 단계를 더 포함하는 집적 회로 시험 방법.
  37. 제34항에 있어서, 상기 기능성 회로는 소정의 동작 전압들의 범위 내의 로직 레벨에 응답하고, 상기 제1 세트의 제1 패드에 선택된 시험 회로의 입력/출력 단자를 선택적으로 결합시키는 상기 단계는 상기 제1 세트의 패드를 통해 인가된 상기 동작 전압들의 범위 밖의 전압을 검출하는 단계 및 상기 동작 전압들의 범위 밖의 전압이 검출될 때 선택된 시험 회로에 상기 시험 회로의 입력/출력 단자를 결합시키는 단계를 더 포함하는 집적 회로 시험 방법.
  38. 제31항에 있어서, 상기 제1 세트의 패드들중 하나의 패드에 상기 시험 회로의 입력/출력 단자를 선택적으로 결합시키는 단계는 상기 제1 세트의 서브세트의 패드들에 인가된 신호들의 소정의 시퀀스를 검출하는 단계 및 신호들의 상기 소정의 시퀀스가 검출될 때 상기 제1 세트의 패드들중 하나의 패드에 상기 시험 회로의 입력/출력 단자를 결합시키는 단계를 더 포함하는 집적 회로 시험 방법.
  39. 제31항에 있어서, 상기 기능성 회로는 소정의 동작 전압들의 범위 내의 로직 레벨들에 응답하고, 상기 제1 세트의 패드들중 하나의 패드에 상기 시험 회로의 입력/출력 단자를 선택적으로 결합시키는 상기 단계는 상기 제1 세트의 패드를 통해 인가된 동작 전압들의 상기 범위 밖의 전압을 검출하는 단계 및 상기 동작 전압들의 범위 밖의 전압이 검출될 때 상기 제1 세트의 패드들중 하나의 패드에 상기 시험 회로의 입력/출력 단자를 결합시키는 단계를 더 포함하는 집적 회로 시험 방법.
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