KR100458344B1

KR100458344B1 - 내부 집적 회로 시험 회로에 외부 액세스를 제공하는 방법 및 장치

Info

Publication number: KR100458344B1
Application number: KR10-1999-7002407A
Authority: KR
Inventors: 로버츠고든; 제임스 이.쥬니어 밀러
Original assignee: 마이크론 테크놀로지 인코포레이티드
Priority date: 1996-09-20
Filing date: 1997-09-18
Publication date: 2004-11-26
Also published as: EP0927422A1; EP0927422B1; ATE203851T1; DE69705955D1; AU4488797A; DE69705955T2; US5734661A; JP3696890B2; KR20000048507A; WO1998012707A1; JP2002516015A

Abstract

집적 회로는 복수의 외부적으로 액세스 가능한 콘택트들을 갖는 패키지내에 장착된 집적 회로 다이를 포함한다. 메모리 회로와 같은 기능성 회로는 집적 회로 다이상에 형성되고 본딩 패드들을 통해 집적 회로의 외부 콘택트들에 결합된다. 시험 회로는 또한 시험 회로가 패키지 전에 웨이퍼 형태로 있을 때 성능 파라미터들이 시험 회로 상에서 시험을 수행함으로써 결정되도록 하기 위해 집적 회로 다이 상에 형성된다. 패키지 후 시험이 시험 회로 상에서 수행되도록 하기 위해, 집적 회로 다이 상에 형성된 스위치 회로는 시험 회로의 입력/출력 단자들을 외부적으로 액세스 가능한 콘택트들에 접속되는 각각의 본딩 패드들에 선택적으로 결합시킨다. 스위치 회로는 외부적으로 액세스 가능한 콘택트들에 인가된 신호들의 패턴 또는 신호들의 시퀀스에 응답하는 디코더 또는 기능성 회로에 대해 동작 전압들의 범위 밖의 전압에 응답하는 과전압 디코더일 수 있는 스위치 제어기에 의해 동작된다.

Description

내부 집적 회로 시험 회로에 외부 액세스를 제공하는 방법 및 장치{Method and apparatus for providing external access to internal integrated circuit test circuits}

복수의 집적 회로들이 도 1에 도시된 반도체 웨이퍼(10)와 같은 반도체 웨이퍼들상에서 동시에 제조된다. 6 또는 8인치의 직경을 갖는 전형적인 웨이퍼에는 수백 개의 집적 회로들(12)이 형성될 수 있다. 집적 회로들(12)이 제조되어 시험된 후, 웨이퍼(10)는 집적 회로들(12)을 서로 분리시키기 위해 톱을 사용하여 주사위모양으로 절단된다. 그리고 나면, 개개의 집적 회로들(12)은 "다이(die)"(14)로 공지된 형태가 된다.

도2를 참조하면, 집적 회로 다이(14)는 다이내믹 랜덤 액세스 메모리("DRAM")(16)와 같은 기능성 회로를 갖고, 시험 회로(18)를 가질 수 있다. 시험 회로(18)는 단지 트랜지스터들 및 다른 반도체 디바이스들의 동작 속도와 같은 동작 파라미터들을 결정하는 수단을 제공하기 위해 집적 회로 다이(14)상에 제조된다. 시험 회로는 DRAM(16)와 같은 기능성 회로의 동작시 임의의 기능을 수행하는데 사용되지 않는다.

DRAM(16) 및 시험 회로(18)는 복수의 도체들(20)을 통해 각각의 본딩 패드들(22)에 접속된다. 도체들(20) 및 본딩 패드들(22)은 종래의 수단에 의해 DRAM(16) 및 시험 회로(18)와 함께 반도체 웨이퍼(10)상에 형성된다. 명확화 및 간단화를 위해, 다이(14)는 14개의 본딩 패드들(22)만을 갖는 것으로 도 2에 도시되어 있다. 그러나, 일반적으로 종래의 집적 회로 다이들(14)이 실질적으로 복수의 본딩 패드들(22)을 갖고 있다는 것을 알 수 있다.

도 2에 도시된 개개의 다이들(14)은 도 3에 도시된 바와 같이 패키지(30)내에 장착된다. 패키지(30)는 장착 패드들 또는 핀들과 같은 복수의 외부적으로 액세스 가능한 콘택트들(32)을 갖는다. 콘택트들(32)은 반도체 다이(14)상에 형성된 각각의 본딩 패드들(22)에 결합된다. 집적 회로 패키지(30)가 12개의 콘택트들(32)만을 갖는 것으로 도 3에 도시되었지만, 일반적으로 종래의 집적 회로 패키지들(30)은 실질적으로 복수의 콘택트들을 갖고 있음을 알 수 있다. 집적 회로 다이(14)는 일반적으로 패키징 처리를 완료하기 위해 보호 코팅(도시되지 않음) 및 커버(도시되지 않음)에 의해 덮혀진다. 완성된 집적 회로 패키지(30)가 추가로 시험된 후, 이는 선적 및 판매를 위해 캐리어 또는 다른 컨테이너(도시하지 않음)에 배치된다.

고품질 집적 회로들의 제조업자들은 집적 회로들을 제조 공정 전반에 걸쳐 여러 번 철저히 시험해야 한다. 예를 들면, 집적 회로들이 집적 회로 다이(14)로 분리되기 전 웨이퍼(10)의 형태로 남아있는 동안, 집적 회로들은 제조 후 엄격한 시험을 받게 된다. 상술된 바와 같이, 집적 회로들은 패키지된 후 다시 시험된다. 그러나, 집적 회로들은 패키징 전에 웨이퍼 형태로 있는 동안 보다 철저히 시험될 수 있는데, 그 이유는 이 시점에서 시험 회로(18)에 접속된 모든 본딩 패드들(22)이 액세스 가능하기 때문이다. 집적 회로 다이(14)가 패키지된 후, 시험 회로(18)에 접속된 본딩 패드들(22)은 일반적으로 액세스될 수 없다. 따라서, 집적 회로 다이(14)가 패키지된 후에 내부 시험 회로들(18)에 대한 외부 액세스는 가능하지 않다. 대신에, 패키징 후 외부 액세스는 기능성 회로의 동작을 위해 외부 액세스가 요구되는 회로 노드들뿐만 아니라, 기능성 회로의 동작을 위해 외부 액세스가 요구되지 않는 기능 회로(시험 회로가 아님)의 한정된 수의 다른 회로 노드들에 한정된다. 예를 들면, 기능 회로에 사용된 퓨즈 및 안티-퓨즈로의 외부 액세스는 퓨즈들을 프로그래밍하기 위해 사용되었고, 그 다음 이들의 프로그램된 저항은 외부 프로그래밍 콘택트들을 통해 결정될 수 있다.

도 2를 참조하면, 본딩 패드들(22) 중 12개가 DRAM(16)에 접속되고, 본딩 패드들(22) 중 2개가 시험 회로(18)에 접속된다. 도 3에 도시된 바와 같이, 12개의 본딩 패드들(22)만이 외부적으로 액세스 가능한 콘택트들(32)에 결합된 DRAM(16)에 접속된다. 특히, 시험 회로(18)에 접속된 본딩 패드들(22) 중 어느 것도 외부적으로 액세스 가능한 콘택트들(32)에 결합되지 않는다. 따라서, 시험 회로(18)에 접속된 2개의 본딩 패드들(22)은 집적 회로 다이(14)가 패키지되면 액세스될 수 없다.

시험 회로들(18) 및 패키징 후 정상적으로 액세스될 수 없는 다른 시험 노드들로의 액세스는 집적 회로들들의 동작이 웨이퍼 형태로 집적 회로들의 시험 후 변화되지 않는 경우 불필요하다. 집적 회로가 웨이퍼 형태로 시험될 때 정상적으로 액세스될 수 없는 시험 노드들의 시험이 만족스러우면, 이는 패키지된 후 충족될 수 있다. 그러나, 다이싱(dicing) 및 패키징을 포함하는 웨이퍼 시험 후 집적 회로의 처리는 집적 회로들의 동작에 영향을 미칠 수 있다. 따라서, 시험 노드가 웨이퍼 형태로 만족스럽게 시험될 수도 있지만, 이는 패키징 후 만족스럽지않게 시험될 수 있다. 그러나, 시험 노드가 패키징 후 액세스될 수 없기 때문에, 시험 회로(18) 또는 다른 시험 노드의 동작이 변화되었는지 여부를 결정할 수 있는 방법이 없다. 따라서, 패키징 후 정상적으로 액세스될 수 없는 시험 회로들에 대해 패키지 후 외부 액세스를 얻을 필요가 있다.

본 발명은 집적 회로들의 시험에 관한 것으로서, 특히, 집적 회로들이 패키지된 후 집적 회로들내의 내부 시험 회로에 액세스하기 위한 방법 및 장치에 관한 것이다.

도 1은 반도체 웨이퍼의 표면상에 제조된 복수의 집적 회로들을 도시하는 종래의 반도체 웨이퍼의 개략 평면도.

도 2는 웨이퍼가 복수의 반도체 다이들로 분리된 후 도 1의 집적 회로들 중 하나를 보다 상세히 도시하는 상세 평면도.

도 3은 다이의 패키징 중 도 2의 집적 회로 다이를 도시하는 등각도.

도 4는 본 발명의 양호한 실시예의 블록도.

도 5는 도 4의 스위치 회로 및 시험 회로의 예시적인 실시예를 도시하는 로직 및 블록도.

도 6은 도 5의 스위치 회로 실시예에 사용된 패스 게이트의 일실시예의 개략적인 로직도.

도 7은 도 4의 양호한 실시예에 사용된 스위치 제어기의 일실시예의 블록도.

도 8은 도 7의 스위치 제어기에 인가된 입력 신호들을 도시하는 타이밍도.

도 9는 도 4의 양호한 실시예에 사용된 스위치 제어기의 다른 실시예의 블록도.

도 10은 도 4의 양호한 실시예에 사용된 스위치 제어기의 다른 실시예의 로직 및 블록도.

도 11은 도 10의 다른 실시예에 사용될 수 있는 스위치 제어기의 일실시예의 로직 및 블록도.

도 12는 컴퓨터 시스템에 사용된 본 발명의 일실시예의 블록도.

본 발명의 집적 회로는 반도체 패키지 내에 장착된 반도체 다이 상에 제조된다. 집적 회로 다이는 기능성 회로의 기능에 따라 전기 신호를 입력 또는 출력하도록 적응되는 복수의 입력/출력 단자를 갖는 기능성 회로(예를 들어, 다이나믹 랜덤 액세스 메모리), 전기 신호를 입력 또는 출력하도록 적응되는 적어도 하나의 입력/출력 단자를 갖는 적어도 하나의 시험 회로, 및 기능성 회로의 입력/출력 단자들에 결합된 반도체 다이 상에 형성된 복수의 패드들을 포함한다. 제 1 세트의 패드들은 반도체 패키지 내의 복수의 외부적으로 액세스 가능한 전기 콘택트들에 결합된다. 스위치 회로는 시험 회로의 입/출력 단자를 시험 개시 신호에 응답하여 제 1 세트의 패드에 선택적으로 결합시킨다. 시험 개시 신호는 스위치 회로로 하여금 시험 회로의 입력/출력 단자를 외부적으로 액세스 가능한 전기 콘택트에 결합시키도록 하기 위해 스위치 제어기에 의해 선택적으로 발생된다.

각각의 시험 회로는 입력 신호를 수신하도록 적응되는 적어도 하나의 입력 단자, 및 입력 신호에 응답하여 출력 신호를 발생시키는 적어도 하나의 출력 단자를 포함하는 것이 바람직하다. 스위치 회로는 그 다음 각 시험 회로의 입력 단자를 제 1 세트의 각 패드에 그리고 각 시험 회로의 출력 단자를 제 1 세트의 각 패드에 선택적으로 결합시킴으로써 시험 개시 신호에 응답한다. 스위치 회로는 또한 시험 개시 신호에 응답하여 제 1 세트의 각 패드들로부터 기능성 회로의 입력/출력 단자들을 선택적으로 분리시킬 수도 있다. 스위치 회로는 제어 단자를 각각 갖는 제 1 및 제 2 세트들의 패스 게이트들에 의해 구현될 수 있다. 제 1 세트의 각각의 패스 게이트는 기능성 회로의 각각의 입력/출력 단자와 제 1 세트의 각각의 패드들 사이에 접속되고, 제 2 세트의 각각의 패스 게이트는 각각의 시험 회로의 각각의 입력/출력 단자와 제 1 세트의 각각의 패드들 사이에 접속된다. 패스 게이트들은 제 1 로직 레벨을 수신하는 각각의 제어 단자들에 응답하여 도통되고, 제 2 로직 레벨의 수신에 응답하여 비도통된다. 스위치 제어기에 결합된 입력을 갖는 인버터는 시험 개시 신호를 수신하고, 제 1 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 제 2 로직 레벨을 갖는 출력을 발생시키고, 제 2 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 제 1 로직 레벨을 갖는 출력을 발생시킨다. 인버터의 입력은 제 1 또는 제 2 세트 중 어느 하나의 패스 게이트에 결합되는 것이 바람직하고, 인버터의 출력은 나머지 세트의 패스 게이트에 결합된다. 결과적으로, 제 1 및 제 2 세트들의 패스 게이트들은 선택적으로 도통된다.

스위치 제어기는 제 1 세트의 서브세트의 패드들의 각각의 패드들에 결합된 복수의 입력들을 갖는 검출기를 포함할 수 있다. 검출기는 제 1 세트의 서브세트 의 패드들에 인가된 신호들의 소정의 패턴 또는 시퀀스 검출에 응답하여 시험 개시 신호를 발생시키는 것이 바람직하다. 스위치 제어기는 또한 제 1 세트의 패드에 결합된 입력을 갖는 초전압(supervoltage) 검출기를 포함할 수도 있다. 초전압 검출기는 패드를 통해 초전압 검출기의 입력에 인가된 기능성 회로에 대한 동작 전압들의 범위 밖의 전압 검출에 응답하여 시험 개시 신호를 발생시키는 것이 바람직하다.

본 발명의 상세한 설명

집적 회로 다이(38)가 DRAM, 스태틱 랜덤 액세스 메모리("SRAM"), 마이크로프로세서 등 일 수 있는 기능성 회로(40)를 포함하는 본 발명의 양호한 실시예가 도 4에 도시된다. 집적 회로 다이(38)는 또한 하나 이상의 시험 회로(44)를 포함할 수 있고, 이 시험 회로는 전계 효과 트랜지스터들, 퓨즈들 또는 안티-퓨즈들, 바이폴라 트랜지스터들, 또는 패키징 후 시험이 바람직할 수 있는 임의의 다른 반도체 디바이스일 수 있다. 기능성 회로(40)는 L개의 라인들을 통해 스위치 회로(48)에 접속되고, 시험 회로(들)(44)는 M개의 라인들을 통해 스위치 회로(48)에 접속된다. 차례로, 스위치 회로(48)는 N개의 라인들을 통해 N개의 각각의 본딩 패드들(50)에 접속된다. 스위치 회로(48)는 시험 회로(들)(44)의 M개의 라인들을 N개의 본딩 패드들(50)에 선택적으로 접속시키기 위해 스위치 제어기(54)에 의해 제어된다. 스위치 회로(48)는 또한 기능성 회로(40)의 L개의 라인들을 N개의 본딩 패드들(50)에 선택적으로 접속시킬 수 있다. 바람직하게, N개의 본딩 패드들(50)은 기능성 회로(40)의 L개의 라인들 또는 시험 회로(들)(44)의 M개의 라인들 중 어느 하나에 선택적으로 접속된다. 그러나, 몇몇 경우들에서, N개의 본딩 패드들(50)은 기능성 회로(40)의 L개의 라인들에 여전히 접속되어 있지만, 스위치 회로(48)는 또한 N개의 본딩 패드들(50)을 시험 회로(들)(44)의 M개의 라인들에 접속시킴을 알 수 있을 것이다. 더욱이, 수 L, M 및 N은 아래 예시한 바와 같이, 서로 동일하거나 또는 서로 모두 상이할 것이다. 따라서, 예를 들면, 2개의 시험 회로들(44)로부터 8개의 라인들(M=8)은 또한 기능성 회로(40)의 4개의 라인들(L=4)에 선택적으로 접속될 수 있는 2개의 본딩 패드들(50)(N=2)에 선택적으로 접속될 수 있다. 그러나, 실제로, 기능성 회로(40)의 라인들은 일반적으로 L=M이 되도록 각각의 본딩 패드들(50)에 접속될 것이다.

도 5는 도 4의 스위치 회로(48)의 일례를 보다 상세히 도시한다. 스위치 회로(48)는 4개의 본딩 패드들(50a-d)을 기능성 회로(40)의 4개의 각각의 라인들 또는 2개의 시험 회로들(44a,b)의 4개의 라인들 중 어느 하나에 선택적으로 접속시킨다. 시험 회로(44a)는 각각의 장착 패드들(50a,b)에 접속된 접지 소스 및 그 드레인 및 게이트를 갖는 단일 NMOS 트랜지스터(60)로서 도 5에 도시된다. 그러나, 상기한 바와 같이, 시험 회로들(44a,b)은 패키징 후 시험이 바람직할 수 있는 임의의 반도체 디바이스일 수 있다. 또한, 당업계의 숙련자들에 명백할 수 있는 적절한 변형에 따라, 스위치 회로(48)는 시험 회로(44)의 2개 이상의 라인들을 본딩 패드들(50)에 접속시킬 수 있고, 2개 이상의 시험 회로들(44)을 본딩 패드들(40)에 접속시킬 수 있다. 마찬가지로, 스위치 회로(48)는 기능성 회로(40)의 훨씬 더 많거나 또는 적은 수의 라인들을 본딩 패드들(50)에 접속시킬 수 있다.

스위치 회로(48)는 기능성 회로(40)의 라인들을 본딩 패드들(50)에 선택적으로 접속시키는 제 1 세트의 종래의 패스 게이트들(64)을 포함한다. 마찬가지로, 제 2 및 제 3 세트들의 패스 게이트들(66, 68)은 각각의 시험 회로(44a,b)의 2개의 라인들 각각을 본딩 패드들(50a,b 및 c,d)에 각각 선택적으로 접속시킨다. 제 2 및 제 3 세트들의 패스 게이트들(66, 68)은 시험 회로들(44a,b)을 본딩 패드(50a,b 및 c,d)에 각각 접속시키기 위해 액티브 로우 TEST* 신호에 의해 폐쇄된다. 집적 회로가 시험 모드에 있지 않을 때, TEST* 신호는 하이이다. 이어서, 이 하이 TEST* 신호는 기능성 회로(40)의 라인들을 본딩 패드들(50)에 접속시키도록 로직 로우 신호를 출력하기 위해 인버터(70)에 의해 반전된다. TEST* 신호는 아래에서 상세히 설명되는 바와 같이, 스위치 제어기(54)에 의해 발생된다. 따라서, 스위치 회로(48)는 본딩 패드들(50)을 기능성 회로(40) 또는 시험 회로들(44) 중 어느 하나에 선택적으로 접속시킨다. 그러나, 바람직한 경우에, 기능성 회로(40)의 라인들은 본딩 패드들(50)에 영구적으로 접속됨으로써 제 1 세트의 패스 게이트들(64) 및 인버터(70)를 생략시킬 수 있다. 예를 들면, 기능성 회로(40)의 라인들은 기능성 회로(40)가 시험 회로들(44)의 동작을 간섭하지 않거나 또는 영향을 미치지 않는다면 본딩 패드(50)에 영구적으로 접속될 수 있다. 도 5의 스위치 회로(48)가 기능성 회로(40) 및 시험 회로들(44)을 본딩 패드들(50)에 선택적으로 결합시키는 패스 게이트들(64-68)을 사용한다 하더라도, 현재 공지되며 그리고 공지되지 않은 다른 스위치 회로가 또한 사용될 수 있다. 예를 들면, 2개의 세트들의 4개의 입력들을 갖는 종래의 멀티플렉서(도시하지 않음)가 사용될 수 있다.

패스 게이트들(64-68)은 도 6에 도시된 패스 게이트(80)에 의해 구현될 수 있다. 패스 게이트(80)는 게이트-게이트 및 소스-소스로 접속된 PMOS 트랜지스터(82) 및 NMOS 트랜지스터(86)를 포함한다. PMOS 트랜지스터(82)의 게이트 및 인버터(88)의 입력은 CONTROL 입력에 접속되는 한편, NMOS 트랜지스터(86)의 게이트는 인버터(88)의 출력에 접속된다. 트랜지스터들(82, 86)의 소스들은 패스 게이트(80)의 입력을 구성하는 한편, 트랜지스터들(82, 86)의 드레인들은 패스 게이트(80)의 출력을 구성한다.

동작 중에, 패스 게이트(80)는 CONTROL 입력이 로직 하이일 때 그 입력으로부터 그 출력을 분리시키도록 디스에이블된다. 이어서, 로직 하이가 PMOS 트랜지스터(82)의 게이트에 인가되고, 로직 로우가 NMOS 트랜지스터(86)의 게이트에 인가되어 트랜지스터들(82, 86)을 비도통 상태로 유지한다. PMOS 트랜지스터(82)의 게이트에 인가된 로직 로우는 입력으로부터 로직 하이를 출력에 결합시키는 한편, 이 시점에서 인버터(88)에 의해 NMOS 트랜지스터(86)의 게이트에 인가된 로직 하이는 입력으로부터 로직 로우를 출력에 결합시킨다.

이하, 도 5로 돌아가서, 패스 게이트들(64-68)에 인가된 신호는 스위치 제어기(54)에 의해 발생되는 것임을 상기할 수 있다. 스위치 제어기(54)의 일실시예는 도 7에 도시된다. 스위치 제어기(54)는 기능성 회로(40)로서 DRAM을 사용하는데 적절하고, DRAM을 액세스할 때 정상적으로 발생하지 않는 DRAM 제어 신호들의 시퀀스를 검출하도록 동작한다. 특히, 스위치 제어기(54)는 DRAM 제어기(도시되지 않음)에 의해 통상적으로 발생된 행(row) 어드레스 스트로브("RAS"), 열(column) 어드레스 스트로브("CAS"), 및 기록 인에이블("WE") 신호들을 수신한다. 스위치 제어기(54)는 WE가 도 7에 예시한 바와 같이, 로직 로우일 때마다 RAS의 하이-로우 전이 전에 CAS의 하이-로우 전이를 검출할 때마다 그 출력에서 TEST^*신호를 토글(toggle)한다. 따라서, WE가 로우이고 RAS 전의 CAS의 하이-로우 전이의 제 1 발생에 따라, TEST* 신호는 제 1 세트의 패스 게이트들(64)을 디스에이블시키고, 제 2 및 제 3 세트들의 패스 게이트들(66, 68)을 인에이블시키기 위해 로우가 된다. 이어서, 본딩 패드들(50)은 시험 회로(44)에 접속되어 제조 공정의 품질을 결정할 수 있도록 시험을 수행할 수 있다. 예를 들면, 본딩 패드(50a)는 하이로 바이어스될 수 있고, 그 로직 레벨이 모니터되는 한편, 로우-하이 전이는 트랜지스터(60) 상에서 스위치하기 위해 본딩 패드(50b)에 인가된다. 이러한 방식으로, 트랜지스터(60)의 스위칭 시간이 결정될 수 있다. 트랜지스터(60)의 다른 동작 파라미터들(추론상, 기능성 회로(40)에서 회로의 동작 파라미터들) 역시 이러한 방식으로 결정될 수 있다. 시험이 완료되었을 때, RAS 전의 CAS의 하이-로우 전이는 WE가 로우인 것과 동시에 발생되며, 이에 의해 TEST* 신호는 제 1 세트의 패스 게이트들(64)을 인에이블시키고, 제 2 및 제 3 세트들의 패스 게이트들(66, 68)을 디스에이블시키기 위해 하이로 된다. 이어서, 기능성 회로(40)는 본딩 패드들(50)에 다시 한번 접속된다. 스위치 제어기(54)의 회로 상세는 간단히 할 목적으로 도 7에 도시되지 않으며, 그 이유는 DRAM 제어 신호들의 동일하거나 또는 유사한 시퀀스를 검출하는 이러한 회로들은 다른 목적들을 위해 종래와 마찬가지로 사용된다.

도 5의 실시예에 사용하는데 적절한 스위치 제어기(54)의 다른 실시예가 도 9에 도시된다. 도 9의 스위치 제어기는 집적 회로의 외부적으로 액세스 가능한 장착 패드(50)에 접속된 종래의 초전압 검출기(90)를 사용한다. 도 9의 실시예에서, 기능성 회로(40)가 DRAM이라고 가정하면, 초전압 검출기(90)로의 입력은 저차수 어드레스 비트(A0)에 접속된다. 당업계에 잘 알려진 바와 같이, 초전압 검출기(90)는 기능성 회로(40)에 의해 사용된 범위의 로직 레벨들을 무시한다. 그러나, 기능성 회로(40)에 의해 사용된 로직 레벨들의 범위보다 상당히 더 네가티브이거나 또는 포지티브인 전압을 수신하면, 초전압 검출기(90)는 신호를 출력한다. 도 9의 스위치 제어기(54)에 사용된 바와 같이, 초전압 검출기(90)에 의해 출력된 신호는 로직 로우 TEST* 신호이다.

역시 도 5를 참조하면, 초전압 검출기는 초전압이 그와 접속된 본딩 패드(50)에 인가될 때마다 로직 로우 TEST* 신호를 출력한다. 이어서, TEST* 신호는 제 1 세트의 패스 게이트들(64)을 디스에이블시키고, 제 2 및 제 3 세트들의 패스 게이트들(66, 68)을 인에이블시키기 위해 로우로 된다. 이어서, 시험은 상기 설명한 바와 같이 시험 회로들(44) 상에서 수행된다. 시험이 완료된 후, 초전압은 본딩 패드(50)로부터 제거되고, 이에 의해 일단 다시 제 1 세트의 패스 게이트들(64)을 인에이블시키고, 제 2 및 제 3 세트들의 패스 게이트들(66, 68)을 디스에이블시키기 위해 하이로 된다. 이어서, 기능성 회로(40)는 본딩 패드들(50)에 다시 한번 접속된다.

스위치 제어기(54)의 2가지 실시예들만이 도 7 및 도 9에 도시되었지만, 당업계의 숙련자들에게 명백한 바와 같이, TEST* 신호를 선택적으로 발생시키기 위한 다른 회로들이 또한 사용될 수 있음을 알 수 있을 것이다. 예를 들면, 외부적으로 액세스 가능한 본딩 패드(50)는 TEST* 신호를 스위치 회로(48)에 입력하는데 사용될 수 있다.

도 4의 실시예에 사용된 스위치 회로(48)의 다른 실시예가 도 10에 도시된다. 도 10의 스위치 회로(48)는 4개의 본딩 패드들(50a,b)보다는 오히려 2개의 본딩 패드들(50a,b)을 기능성 회로(40)의 4개의 각각의 라인들보다는 오히려 2개의 각각의 라인들 또는 2개의 시험 회로들(44a,b)의 4개의 라인들에 선택적으로 접속시킨다는 점에서 도 5의 실시예와 상이하다. 도 10을 참조하면, 스위치 회로(48)는 2개의 액티브 로우 TEST1* 및 TEST2* 신호들을 선택적으로 발생시키는 스위치 제어기(100)에 의해 제어된다. TEST1* 신호는 NAND 게이트(102)의 한 입력 및 본딩 패드들(50a,b)에 시험 회로(44a)를 접속시키는 한 쌍의 패스 게이트들(104)에 인가된다. TEST2* 신호는 NAND 게이트(102)의 나머지 입력 및 본딩 패드들(50a,b)에 시험 회로(44b)를 접속시키는 한 쌍의 패스 게이트들(106)에 인가된다. NAND 게이트(102)의 출력은 본딩 패드들(50a,b)에 기능성 회로(40)를 접속시키는 한 쌍의 패스 게이트들(108)에 접속된다.

동작 중에, 로직 로우 TEST1* 신호는 패스 게이트들(104)을 인에이블시키고, 이에 의해, 시험 회로(44a)를 본딩 패드들(50)에 접속시킨다. 로직 로우 TEST1* 신호는 또한 NAND 게이트(102)가 로직 하이를 출력하게 하고, 이에 의해 패스 게이트들(108)을 디스에이블시킨다. 이러한 상황에서, 본딩 패드들(50a,b)은 시험 회로(44a)에 접속되고, 기능성 회로(40) 및 시험 회로(44b)로부터 분리된다. 이어서, 시험은 시험 회로(44a)의 파라미터들 및 추론에 의해 기능성 회로(40)의 파라미터들을 결정하기 위해 시험 회로(44a) 상에서 수행될 수 있다. 마찬가지로, 로직 로우 TEST2* 신호는 패스 게이트들(106)을 인에이블시키고, 이에 의해 시험 회로(44b)를 본딩 패드들(50)에 접속시킨다. 로직 로우 TEST2* 신호는 또한 NAND 게이트(102)가 로직 하이를 출력하게 하고, 이에 의해 패스 게이트들(108)을 디스에이블시킨다. 이러한 상황에서, 본딩 패드들(50a,b)은 시험 회로(44b)에 접속되고, 기능성 회로(40) 및 시험 회로(44a) 둘 다로부터 분리된다. 이어서, 시험은 시험 회로(44b) 상에서 수행될 수 있다. TEST1* 신호 및 TEST2* 신호 둘 다가 인액티브(inactive) 하이일 때, 패스 게이트들(104, 106)은 디스에이블되고, NAND 게이트(102)는 기능성 회로(40)를 인에이블시키기 위해 로직 로우를 출력한다. 이러한 조건에서, 본딩 패드들(50a,b)은 기능성 회로(40)에 접속되고, 시험 회로들(44a,b) 둘 다로부터 분리된다. 이어서, 기능성 회로(40)는 집적 회로의 정상 동작 중에 동작할 수 있다. 도 5의 실시예에서와 같이, 도 10에 도시된 스위치 회로(48)의 다른 실시예들이 명백해질 수 있다. 예를 들면, TEST1* 및 TEST2* 신호들은 3개의 세트들의 2개의 입력들을 갖는 종래의 멀티플렉서(도시하지 않음)의 동작을 제어할 수 있다.

도 10의 스위치 회로(48)와 함께 사용하는데 적절한 스위치 제어기(100)의 일실시예가 도 11에 도시된다. 스위치 제어기(100)는 도 7의 스위치 제어기(54)와 동일한 방식으로 동작하는 로직 및 시퀀스 디코더(120)를 사용한다. 스위치 제어기(100)에는 종래의 어드레스 디코더(122) 및 각각의 TEST1* - TEST4* 신호들을 발생시키는 4개의 NAND 게이트들(130-136)이 포함된다. 동작 중에, 도 7에 도시된 바와 같이, 시험 모드는 WE가 로직 로우일 때 검출기(120)가 RAS의 하이-로우 전이 전에 CAS의 하이-로우 전이를 검출할 때마다 액티브된다. 따라서, WE가 로우인 것과 함께 RAS 전의 CAS의 하이-로우 전이의 제 1 발생에 따라, NAND 게이트들(130-136)이 인에이블된다. 이어서, 2개의 비트들의 어드레스는 어드레스에 대응하는 그 출력들 중 하나에서 로직 하이를 출력하기 위해 어드레스 디코더(122)에 의해 디코드된다. 어드레스 디코더(122)의 다른 출력들은 로직 로우로 남겨진다. 이어서, 로직 하이를 수신하는 인에이블된 NAND 게이트(130-136)는 로직 로우 TEST* 신호를 출력한다. 따라서, 예를 들면, "10"(이진수 2)의 어드레스는 디코더(122)로 하여금 NAND 게이트(132)에 하이를 인가하게 하고, 이에 의해 TEST2* 신호가 로우로 되게 한다. 단지 제 1의 2개의 출력들(TEST1* 및 TEST2*)이 도 10의 스위치 회로(48)를 제어하는데 사용될 수 있지만, 추가적인 출력들은 본딩 패드들(50)을 제 3 및 제 4 시험 회로들(도시하지 않음)에 접속시키는 패스 게이트들을 제어하는데 사용될 수 있다.

도 11은 스위치 제어기(100)의 일실시예만을 도시하며, 다른 회로들이 사용될 수 있다. 예를 들면, 도 9의 초전압 검출기(90)는 로직 및 시퀀스 검출기(120) 대신에 사용될 수 있다. 또한, TEST* 신호들은 당업계의 숙련자들에게 명백한 바와 같이 어드레스를 디코딩하는 수단 이외의 수단에 의해 발생될 수 있다.

도 12는 집적 회로(38)내의 기능성 회로(40)가 DRAM(202)인 도 4의 양호한 실시예를 사용하는 컴퓨터 시스템(200)의 블록도이다. 컴퓨터 시스템(200)은 원하는 계산들 및 태스크들을 수행하기 위해 소프트웨어를 실행시키는 것과 같은 컴퓨터 기능들을 수행하기 위한 처리기(210)를 포함한다. 처리기(210)는 외부 콘택트들(32)(도 3)을 통해 단일 본딩 패드(22)에 의해 도 12에 나타난, 각각의 본딩 패드들(22)에 접속된다. 키패드 또는 마우스와 같은 하나 이상의 입력 디바이스들(214)이 처리기(210)에 결합되고, 조작자(도시하지 않음)가 거기에 데이터를 수동으로 입력하게 한다. 하나 이상의 출력 디바이스들(218)은 처리기(210)에 의해 발생된 데이터를 조작자에게 제공하기 위해 처리기(210)에 결합된다. 출력 디바이스들(218)의 예들은 프린터 및 비디오 디스플레이 유닛을 포함한다. 하나 이상의 대량 데이터 저장 디바이스들(220)은 저장 디바이스(220)에 데이터를 저장시키거나 또는 그로부터 데이터를 검색하기 위해 처리기(210)에 결합되는 것이 바람직하다. 저장 디바이스들(220)의 예들은 디스크 드라이브들 및 콤팩트 디스크 판독-전용 메모리들(CD-ROM)을 포함한다.본 발명의 특정 실시예들을 예시의 목적상 본 명세서에 기재하였지만, 본 발명의 정신 및 범위에서 벗어나지 않는 여러 가지 변형들이 이루어질 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명은 첨부된 특허 청구의 범위 외에는 제한되지 않는다.

본 발명은 집적 회로의 시험에 관한 것으로서, 특히, 집적 회로들이 패키지된 후 집적 회로들내의 내부 시험 회로에 액세스하기 위한 방법 및 장치에 관한 것이다.

Claims

반도체 패키지(30)내에 장착된 반도체 다이(38)상에 제조되는 집적 회로에 있어서, 상기 집적 회로는,

상기 반도체 다이(38)상에 형성된 복수의 패드들(22, 50)과;

상기 반도체 패키지(30) 내의 복수의 외부적으로 액세스 가능한 전기 콘택트들(32)과;

각각의 외부적으로 액세스 가능한 전기 콘택트들(32)에 제 1 세트의 상기 패드들을 접속시키는 복수의 도체들과;

상기 반도체 다이(38)상에 형성되는 기능성 회로(40)로서, 상기 기능성 회로(40)는 상기 기능성 회로의 기능에 따라 전기 신호들을 입력 또는 출력하도록 적응되는 복수의 입력/출력 단자들을 갖고, 상기 기능성 회로(40)의 상기 입력/출력 단자들은 상기 제 1 세트의 각각의 패드들에 결합되는, 상기 기능성 회로(40)와;

상기 반도체 다이(38)상에 형성된 적어도 하나의 시험 회로(44, 44a, 44b)로서, 상기 시험 회로(44, 44a, 44b)는 전기 신호를 입력 또는 출력하도록 적응되는 적어도 하나의 입력/출력 단자를 갖는, 상기 적어도 하나의 시험 회로(44, 44a, 44b)를 포함하며,

시험 개시 신호(TEST*)에 응답하여 상기 제 1 세트의 패드에 상기 시험 회로(44, 44a, 44b)의 입력/출력 단자를 선택적으로 결합시키는 스위치 회로(48)와;

상기 스위치 회로(48)에 결합되며, 상기 스위치 회로(48)로 하여금 상기 외부적으로 액세스 가능한 전기 콘택트(32)에 상기 시험 회로(44, 44a, 44b)의 입력/출력 단자를 결합시키도록 하기 위해 상기 시험 개시 신호(TEST*)를 선택적으로 발생시키도록 적응되는 스위치 제어기(54, 100)를 특징으로 하는, 집적 회로.
제 1 항에 있어서, 상기 제 1 세트의 패드들(50; 50a-50d)은, 상기 패드들(50; 50a-50d)이 외부적으로 액세스 가능한 전기 콘택트에 접속되지 않는 제 2 세트를 포함하도록 상기 반도체 다이(38)상에 형성된 모든 패드들 보다 적게 구성되고, 상기 시험 회로(44, 44a, 44b)의 입력/출력 단자는, 상기 시험 회로(44, 44a, 44b)가 상기 제 2 세트의 패드(50; 50a-50d)를 통해 상기 시험 회로를 액세스함으로써 패키징하기 전에 시험될 수 있도록 상기 제 2 세트의 패드(50; 50a-50d)에 결합되는, 집적 회로.
제 1 항에 있어서, 상기 시험 회로(44a)는 입력 신호를 수신하도록 적응되는 적어도 하나의 입력 단자 및 상기 입력 신호에 응답하여 출력 신호를 발생시키는 적어도 하나의 출력 단자를 포함하고, 상기 스위치 회로는 상기 시험 개시 신호(TEST*)에 응답하여 상기 제 1 세트의 각각의 패드(50b)에 상기 시험 회로(44a)의 입력 단자 및 상기 제 1 세트의 각각의 패드(50a)에 상기 시험 회로(44a)의 출력 단자를 선택적으로 결합시키는, 집적 회로.
제 1 항에 있어서, 상기 스위치 회로(48)는, 상기 시험 회로(44a, 44b)의 각 입력/출력 단자가 상기 제 1 세트의 패드(50a-50d)에 결합될 때 상기 기능성 회로(40)의 입력/출력 단자들이 상기 제 1 세트의 패드들(50a-50d)로부터 분리되도록 상기 시험 개시 신호(TEST*)에 응답하여 상기 제 1 세트의 각각의 패드들(50a-50d)로부터 상기 기능성 회로(40)의 입력/출력 단자들을 선택적으로 분리시켜는, 집적 회로.
제 1 항에 있어서, 상기 스위치 회로(48)는,

제어 단자를 각각 갖는 제 1 세트의 패스 게이트들(64; 108)로서, 상기 제 1 세트의 각각의 패스 게이트(64; 108)는 상기 기능성 회로(40)의 각각의 입력/출력 단자와 상기 제 1 세트의 각각의 패드들(50a-50d) 사이에 접속되며, 각각의 상기 패스 게이트들(64; 108)은 제어 단자에서 수신하는 제 1 로직 레벨에 응답하여 도통되고, 제어 단자에서 수신하는 제 2 로직 레벨에 응답하여 비도통되는, 상기 제 1 세트의 패스 게이트들(64; 108)과 ;

제어 단자를 각각 갖는 제 2 세트의 패스 게이트들(66, 68; 104, 106)로서, 상기 제 2 세트의 각각의 패스 게이트(66, 68; 104, 106)는 상기 시험 회로(44a, 44b)의 각각의 입력/출력 단자와 상기 제 1 세트의 각각의 패드들(50a-50d) 사이에 접속되며, 각각의 패스 게이트들(66, 68; 104, 106)은 제어 단자에서 수신하는 상기 제 1 로직 레벨에 응답하여 도통되고, 제어 단자에서 수신하는 상기 제 2 로직 레벨에 응답하여 비도통되는, 상기 제 2 세트의 패스 게이트들(66, 68; 104, 106)과;

상기 스위치 제어기(54, 100)에 결합되어 상기 시험 개시 신호(TEST*)를 수신하는 입력을 갖는 인버터(70, 102)로서, 상기 인버터(70, 102)는 상기 제 1 및 제 2 세트들 중 한 세트의 패스 게이트들(64-68; 104-108)의 제어 단자들에 결합된 출력을 갖고, 상기 제 1 세트 및 제 2 세트들의 나머지 세트의 패스 게이트들(64-68; 104-108)의 제어 단자들은 상기 시험 개시 신호(TEST*)를 수신하기 위해 상기 스위치 제어기(54, 100)에 결합되고, 상기 인버터(70, 102)는, 상기 제 1 및 제 2 세트들의 상기 패스 게이트들(64-68; 104-108)이 교대로 도통되도록 적응되도록 상기 제 1 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 상기 제 2 로직 레벨을 갖는 출력을 발생시키고 상기 제 2 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 상기 제 1 로직 레벨을 갖는 출력을 발생시키는, 상기 인버터(70, 102)를 포함하는, 집적 회로.
제 1 항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수의 시험 회로들(44a, 44b)을 포함하고, 상기 스위치 회로(48)는 상기 시험 개시 신호(TEST*)에 응답하여 상기 제 1 세트의 각각의 패드(50a-50d)에 각각의 상기 시험 회로들(44a, 44b)의 입력 및 출력 단자들을 선택적으로 결합시키는, 집적 회로.
제 1 항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수의 시험 회로들(44a, 44b)을 포함하고, 상기 스위치 제어기(100)는 상기 시험 회로들(44a, 44b)의 각각에 대응하는 각각의 시험 개시 신호(TEST1*, TEST2*)를 발생시키고, 상기 스위치 회로(48)는 상기 스위치 제어기(100)에서 각각의 시험 개시 신호의 수신에 응답하여 상기 시험 회로들(44a, 44b)의 입력 단자들을 상기 제 1 세트의 제 1 패드(50b) 및 상기 시험 회로들의 출력 단자들을 상기 제 1 세트의 제 2 패드(50a)에 선택적으로 결합시키는, 집적 회로.
제 7 항에 있어서, 상기 스위치 회로(48)는 상기 스위치 제어기(100)에서 임의의 시험 개시 신호의 부재에 응답하여 상기 기능성 회로(40)의 입력/출력 단자들을 상기 제 1 세트의 각각의 패드들(50a, 50b)에 선택적으로 결합시키는, 집적 회로.
제 8 항에 있어서, 상기 스위치 회로(48)는,

제어 단자를 각각 갖는 한 세트의 기능성 회로 패스 게이트들(108)로서, 각각의 기능성 회로 패스 게이트(108)는 상기 기능성 회로(40)의 각각의 입력/출력 단자와 상기 제 1 세트의 각각의 패드(50a, 50b) 사이에 접속되고, 각각의 상기 기능성 회로 패스 게이트들(108)은 제어 단자에서 수신하는 제 1 로직 레벨에 응답하여 도통되고, 제어 단자에서 수신하는 제 2 로직 레벨에 응답하여 비도통되는, 상기 한 세트의 기능적 회로 패스 게이트들(108)과;

상기 시험 회로들(44a, 44b) 각각에 대응하는 한 세트의 시험 회로 패스 게이트들(104, 106)로서, 각각의 상기 시험 회로의 패스 게이트들(104, 106)은 각각의 시험 개시 신호(TEST1*, TEST2*)를 수신하기 위해 상기 스위치 제어기(100)에 접속된 제어 단자를 갖고, 각각의 세트의 각각의 시험 회로 패스 게이트(104, 106)는 상기 제 1 세트의 제 1 패드(50b)에 각각의 시험 회로(44a, 44b)의 입력 단자 및 상기 제 1 세트의 제 2 패드(50a)에 각각의 시험 회로(44a, 44b)의 출력 단자를 결합시키고, 각각의 상기 시험 회로 패스 게이트들은 제어 단자에서 수신하는 제 1 로직 레벨에 응답하여 도통되고, 제어 단자에서 수신하는 제 2 로직 레벨에 응답하여 비도통되는, 상기 한 세트의 시험 회로 패스 게이트들(104, 106)과;

각각의 상기 시험 개시 신호들을 수신하기 위해 상기 스위치 제어기(100)에 결합된 입력을 갖는 로직 게이트(102)로서, 상기 로직 게이트(102)는 상기 기능성 회로 패스 게이트들(108)의 제어 단자들에 결합된 출력을 갖고, 상기 로직 게이트(102)는 상기 제 2 로직 레벨을 갖는 모든 상기 시험 개시 신호들에 응답하여 상기 제 1 로직 레벨을 갖는 신호를 발생시키는, 상기 로직 게이트(102)를 포함하는, 집적 회로.
제 1 항에 있어서, 상기 스위치 제어기(54)는 상기 제 1 세트의 서브세트의 패드들(50)의 각각의 패드들에 결합된 복수의 입력들을 갖는 검출기를 포함하고, 상기 검출기는 상기 제 1 세트의 서브세트의 패드들(50)에 인가된 신호들의 소정의 시퀀스 검출에 응답하여 상기 시험 개시 신호(TEST*)를 발생시키는 출력을 갖는, 집적 회로.
제 1 항에 있어서, 상기 기능성 회로(40)는 동작 전압들의 소정의 범위 내의 로직 레벨들에 응답하고, 상기 스위치 제어기(54)는 상기 제 1 세트의 패드(50)에 결합된 입력을 갖는 초전압 검출기(90)를 포함하고, 상기 초전압 검출기(90)는 상기 패드(50)를 통해 상기 초전압 검출기(90)의 입력에 인가되는 동작 전압들의 상기 범위 밖의 전압 검출에 응답하여 상기 시험 개시 신호(TEST*)를 발생시키는 출력을 갖는, 집적 회로.
제 1 항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수의 시험 회로들(44)을 포함하고, 상기 스위치 회로(54)는 각각의 시험 개시 신호의 수신에 응답하여 상기 시험 회로들(44)의 입력 단자들을 상기 제 1 세트의 제 1 패드(50b) 및 상기 시험 회로들(44)의 출력 단자들을 상기 제 1 세트의 제 2 패드(50a)에 선택적으로 결합시키며, 상기 스위치 제어기는,

상기 시험 회로들(44) 중의 하나의 회로상에서 시험이 수행될 때 시험 인에이블 신호를 선택적으로 발생시키는 검출기(120)와;

상기 제 1 세트의 서브세트의 패드들(50)의 각각의 패드들(50)에 결합된 복수의 입력들을 갖는 디코더(122)로서, 각각의 시험 회로 선택 신호가 상기 디코더(122)의 입력들에 인가된 신호들의 각각의 패턴에 대응하여 발생되는 각각의 상기 시험 회로들에 대응하는 출력을 갖는, 상기 디코더(122)와;

상기 디코더(122)가 상기 시험 인에이블 신호를 발생시킬 때 상기 시험 개시 신호들 중 하나를 발생시키는 로직 회로(130-136)로서, 시험 개시 신호는 상기 디코더(122)에 의해 발생된 시험 회로 선택 신호에 대응하여 발생되는, 상기 로직 회로(130-136)를 포함하는, 집적 회로.
제 12 항에 있어서, 상기 검출기(120)는 상기 제 1 세트의 서브세트의 패드들의 각각의 패드들(50)에 결합된 복수의 입력들을 갖는 회로를 포함하고, 상기 회로는 상기 제 1 세트의 서브세트의 패드들(50)에 인가된 신호들의 소정의 시퀀스 검출에 응답하여 상기 시험 인에이블 신호를 발생시키는 출력을 갖는, 집적 회로.
제 12 항에 있어서, 상기 기능성 회로(40)는 동작 전압들의 소정의 범위 내의 로직 레벨들에 응답하고, 상기 검출기(120)는 상기 제 1 세트의 패드(50)에 결합된 입력을 갖는 초전압 검출기(90)를 포함하고, 상기 초전압 검출기(90)는 상기 패드를 통해 상기 초전압 검출기(90)의 입력에 인가되는 동작 전압들의 상기 범위 밖의 전압 검출에 응답하여 상기 시험 개시 신호를 발생시키는 출력을 갖는, 집적 회로.
제 1 항에 있어서, 상기 기능성 회로(40)는 다이내믹 랜덤 액세스 메모리를 포함하는, 집적 회로.
컴퓨터 시스템(200)에 있어서,

처리기(210)와;

상기 처리기(210)에 결합된 입력 디바이스(214)와;

상기 처리기(210)에 결합된 출력 디바이스(218)와;

반도체 패키지(30) 내에 장착된 반도체 다이(38) 상에 제조되는 집적 회로로서, 상기 반도체 패키지(30)는 상기 반도체 패키지내에 장착된 복수의 외부적으로 액세스 가능한 전기 콘택트들(32)을 통해 상기 처리기(210)에 결합되는, 상기 집적 회로를 포함하며,

상기 집적 회로는,

상기 반도체 다이(38)상에 형성된 복수의 패드들(22)로서, 상기 패드들 중 제 1 세트의 패드들(22)은 각각 외부적으로 액세스 가능한 전기 콘택트들(32)에 결합되는, 상기 복수의 패드들(22)과;

상기 반도체 다이(38)상에 형성된 메모리 회로(202)로서, 상기 메모리 회로(202)는 어드레싱 신호들을 입력하고 데이터 및 제어 신호들을 입력 또는 출력하도록 적응되는 복수의 입력/출력 단자들을 가지며, 상기 메모리 회로(202)의 입력/출력 단자들은 상기 제 1 세트의 각각의 패드들(22)에 결합되는, 상기 메모리 회로(202)와;

상기 반도체 다이(38)상에 형성된 적어도 하나의 시험 회로(44)로서, 상기 시험 회로(44)는 전기 신호를 입력 또는 출력하도록 적응되는 적어도 하나의 입력/출력 단자를 갖는, 상기 적어도 하나의 시험 회로(44)를 포함하며,

시험 개시 신호에 응답하여 상기 제 1 세트의 패드(22)에 상기 시험 회로(44)의 입력/출력 단자를 선택적으로 결합시키는 스위치 회로(48)와;

상기 스위치 회로(48)에 결합되는 스위치 제어기(54)로서, 상기 스위치 제어기(54)는, 상기 시험 회로에서의 전기 신호의 특성이 결정될 수 있도록 상기 스위치 회로(48)로 하여금 상기 시험 회로(44)의 입력/출력 단자를 상기 외부적으로 액세스 가능한 전기 콘택트에 결합시키도록 하기 위해 상기 시험 개시 신호를 선택적으로 발생시키도록 적응되는, 상기 스위치 제어기(54)를 특징으로 하는, 컴퓨터 시스템(200).
제 16 항에 있어서, 상기 메모리 회로는 다이내믹 랜덤 액세스 메모리(202)를 포함하는, 컴퓨터 시스템(200).
제 16 항에 있어서, 상기 제 1 세트의 패드들(22)은, 상기 패드들(22)이 외부적으로 액세스 가능한 전기 콘택트에 접속되지 않는 제 2 세트를 포함하도록 상기 반도체 다이(38)상에 형성된 모든 패드들보다 적게 구성되고, 상기 시험 회로(44)의 입력/출력 단자는, 상기 시험 회로(44)가 상기 제 2 세트의 패드(22)를 통해 상기 시험 회로를 액세스함으로써 패키징 전에 시험될 수 있도록 상기 제 2 세트의 패드(22)에 결합되는, 컴퓨터 시스템(200).
제 16 항에 있어서, 상기 시험 회로(44)는 입력 신호를 수신하도록 적응되는 적어도 하나의 입력 단자 및 상기 입력 신호에 응답하여 출력 신호를 발생시키는 적어도 하나의 출력 단자를 포함하고, 상기 스위치 회로(48)는 상기 시험 개시 신호에 응답하여 상기 제 1 세트의 각각의 패드(22)에 상기 시험 회로(44)의 입력 단자 및 상기 제 1 세트의 각각의 패드(22)에 상기 시험 회로의 출력 단자를 선택적으로 결합시키는, 컴퓨터 시스템(200).
제 16 항에 있어서, 상기 스위치 회로(48)는, 상기 시험 회로의 각각의 입력/출력 단자가 상기 제 1 세트의 패드(22)에 결합될 때 상기 메모리 회로(202)의 입력/출력 단자들이 상기 제 1 세트의 패드들(22)로부터 분리되도록 상기 시험 개시 신호에 응답하여 상기 제 1 세트의 각각의 패드들(22)로부터 상기 메모리 회로(202)의 입력/출력 단자들을 선택적으로 분리시키는, 컴퓨터 시스템(200).
제 16 항에 있어서, 상기 스위치 회로(48)는,

제어 단자를 각각 갖는 제 1 세트의 패스 게이트들(64)로서, 상기 제 1 세트의 각각의 패스 게이트(64)는 상기 메모리 회로(202)의 각각의 입력/출력 단자와 상기 제 1 세트의 각각의 패드들(50a-50d) 사이에 접속되고, 각각의 상기 패스 게이트들(50c, 50b)은 제어 단자에서 수신하는 제 1 로직 레벨에 응답하여 도통되고, 제어 단자에서 수신하는 제 2 로직 레벨에 응답하여 비도통되는, 상기 제 1 세트의 패스 게이트들(64)과;

제어 단자를 각각 갖는 제 2 세트의 패스 게이트들(66, 68)로서, 상기 제 2 세트의 각각의 패스 게이트(66, 68)는 상기 시험 회로의 각각의 입력/출력 단자와 상기 제 1 세트의 각각의 패드들(50a, 50b) 사이에 접속되고, 각각의 상기 패스 게이트들(66, 68)은 제어 단자에서 수신하는 상기 제 1 로직 레벨에 응답하여 도통되고, 제어 단자에서 수신하는 상기 제 2 로직 레벨에 응답하여 비도통되는, 상기 제 2 세트의 패스 게이트들(66, 68)과;

상기 시험 개시 신호(TEST*)를 수신하기 위해 상기 스위치 제어기(54)에 결합되는 입력을 갖는 인버터(70)로서, 상기 인버터(70)는 상기 제 1 및 제 2 세트들 중 한 세트의 패스 게이트들(66-68)의 제어 단자들에 결합된 출력을 갖고, 상기 제 1 및 제 2 세트들의 나머지 세트의 패스 게이트들(64-68)의 제어 단자들은 상기 시험 개시 신호(TEST*)를 수신하기 위해 상기 스위치 제어기(54)에 결합되고, 상기 인버터(70)는, 상기 제 1 및 제 2 세트들의 상기 패스 게이트들(64-68)이 교대로 도통되도록 적응되도록 상기 제 1 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 상기 제 2 로직 레벨을 갖는 출력 및 상기 제 2 로직 레벨을 갖는 시험 개시 신호의 수신에 응답하여 상기 제 1 로직 레벨을 갖는 출력을 발생시키는, 상기 인버터(70)를 구비하는, 컴퓨터 시스템(200).
제 16 항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수의 시험 회로들(44a, 44b)을 포함하고, 상기 스위치 회로(48)는 상기 시험 개시 신호(TEST*)에 응답하여 상기 제 1 세트의 각각의 패드(50a, 50b)에 각각의 상기 시험 회로들(44a, 44b)의 입력 및 출력 단자들을 선택적으로 결합시키는, 컴퓨터 시스템(200).
제 16 항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수의 시험 회로들(44a, 44b)을 포함하고, 상기 스위치 제어기(100)는 각각의 상기 시험 회로들(44a, 44b)에 대응하는 각각의 시험 개시 신호(TEST1*, TEST2*)를 발생시키고, 상기 스위치 회로(48)는 상기 스위치 제어기(100)에서 각각의 시험 개시 신호의 수신에 응답하여 상기 시험 회로들(44a, 44b)의 입력 단자들을 상기 제 1 세트의 제 1 패드(50b) 및 상기 시험 회로들(44a, 44b)의 출력 단자들을 상기 제 1 세트의 제 2 패드(50a)에 선택적으로 결합시키는, 컴퓨터 시스템(200).
제 23 항에 있어서, 상기 스위치 회로(48)는 상기 스위치 제어기(100)에서 임의의 시험 개시 신호들의 부재에 응답하여 상기 제 1 세트의 각각의 패드들(50a, 50b)에 상기 메모리 회로(202)의 입력/출력 단자를 선택적으로 결합시키는, 컴퓨터 시스템.
제 24 항에 있어서, 상기 스위치 회로(48)는,

제어 단자를 각각 갖는 한 세트의 메모리 회로 패스 게이트들(108)로서, 각각의 메모리 회로 패스 게이트(108)는 상기 메모리 회로(202)의 각각의 입력/출력 단자와 상기 제 1 세트의 각각의 패드(50a, 50b) 사이에 접속되고, 각각의 상기 메모리 회로 패스 게이트들(108)은 제어 단자에서 수신하는 제 1 로직 레벨에 응답하여 도통되고, 제어 단자에서 수신하는 제 2 로직 레벨에 응답하여 비도통되는, 상기 한 세트의 메모리 회로 패스 게이트들(108)과;

각각의 상기 시험 회로들(44a, 44b)에 대응하는 한 세트의 시험 회로 패스 게이트들(104, 106)로서, 각각의 상기 시험 회로 패스 게이트들(104, 106)은 각각의 시험 개시 신호(TEST1*, TEST2*)를 수신하기 위해 상기 스위치 제어기에 접속되는 제어 단자를 갖고, 각 세트의 각각의 시험 회로 패스 게이트(44a, 44b)는 상기 제 1 세트의 제 1 패드(50b)에 각각의 시험 회로의 입력 단자 및 상기 제 1 세트의 제 2 패드(50a)에 각각의 시험 회로의 출력 단자를 결합시키고, 각각의 상기 시험 회로 패스 게이트들(104, 106)은 제어 단자에서 수신하는 제 1 로직 레벨에 응답하여 도통되고, 제어 단자에서 수신하는 제 2 로직 레벨에 응답하여 비도통되는, 상기 한 세트의 시험 회로 패스 게이트들(104, 106)과;

각각의 상기 시험 개시 신호들을 수신하기 위해 상기 스위치 제어기(100)에 결합되는 입력을 갖는 로직 게이트(102)로서, 상기 로직 게이트(102)는 상기 기능성 회로 패스 게이트들(108)의 제어 단자들에 결합된 출력을 갖고, 상기 로직 회로(102)는 상기 제 2 로직 레벨을 갖는 모든 상기 시험 개시 신호들에 응답하여 상기 제 1 로직 레벨을 갖는 신호를 발생시키는, 상기 로직 게이트(102)를 포함하는, 컴퓨터 시스템(200).
제 16 항에 있어서, 상기 스위치 제어기(54)는 상기 제 1 세트의 서브세트의 패드들(50)의 각각의 패드들에 결합된 복수의 입력들을 갖는 검출기를 포함하고, 상기 검출기는 상기 제 1 세트의 서브세트의 패드들(50)에 인가된 신호들의 소정의 시퀀스 검출에 응답하여 상기 시험 개시 신호(TEST*)를 발생시키는 출력을 갖는, 컴퓨터 시스템(200).
제 16 항에 있어서, 상기 메모리 회로(202)는 소정의 동작 전압들의 범위 내의 로직 레벨들에 응답하고, 상기 스위치 제어기(54)는 상기 제 1 세트의 패드(50)에 결합된 입력을 갖는 초전압 검출기(90)를 포함하고, 상기 초전압 검출기(90)는 상기 패드(50)를 통해 상기 초전압 검출기의 입력에 인가된 동작 전압들의 상기 범위 밖의 전압 검출에 응답하여 상기 시험 개시 신호를 발생시키는 출력을 갖는, 컴퓨터 시스템(200).
제 16 항에 있어서, 상기 집적 회로는 입력 및 출력 단자를 각각 갖는 복수의 시험 회로들(44)을 포함하고, 상기 스위치 회로(54)는 각각의 시험 개시 신호의 수신에 응답하여 상기 시험 회로들(44)의 입력 단자들을 상기 제 1 세트의 제 1 패드(50b) 및 상기 시험 회로들(44)의 출력 단자들을 상기 제 1 세트의 제 2 패드(50a)에 선택적으로 결합시키며, 상기 스위치 제어기(100)는,

상기 시험 회로들(44) 중 하나의 시험 회로상에서 시험이 수행될 때 시험 인에이블 신호를 선택적으로 발생시키는 검출기(120)와;

상기 제 1 세트의 서브세트의 패드들(50)의 각각의 패드들(50)에 결합된 복수의 입력들을 갖는 디코더(122)로서, 각각의 시험 회로 선택 신호를 상기 디코더(122)의 입력들에 인가된 신호들의 각각의 패턴에 대응하여 발생시키는 상기 시험 회로들(44) 각각에 대응하는 출력을 갖는, 상기 디코더(122)와;

상기 디코더(122)가 상기 시험 인에이블 신호를 발생시킬 때 상기 시험 개시 신호들 중 하나의 시험 개시 신호를 발생시키는 로직 회로(130-136)로서, 시험 개시 신호는 상기 디코더에 의해 발생된 시험 회로 선택 신호에 대응하는, 상기 로직 회로(130-136)를 포함하는, 컴퓨터 시스템(200).
제 28 항에 있어서, 상기 검출기(120)는 상기 제 1 세트의 서브세트의 패드들의 각각의 패드들(50)에 결합된 복수의 입력들을 갖는 회로를 구비히며, 상기 회로는 상기 제 1 세트의 서브세트의 패드들(50)에 인가된 신호들의 소정의 시퀀스 검출에 응답하여 상기 시험 인에이블 신호를 발생시키는 출력을 갖는, 컴퓨터 시스템(200).
제 28 항에 있어서, 상기 메모리 회로(202)는 소정의 동작 전압들의 범위 내의 로직 레벨들에 응답하고, 상기 검출기(120)는 상기 제 1 세트의 패드에 결합된 입력을 갖는 초전압 검출기(90)를 포함하고, 상기 초전압 검출기(90)는 상기 패드를 통해 상기 초전압 검출기(90)의 입력에 인가된 상기 동작 전압들의 범위 밖의 전압 검출에 응답하여 상기 시험 개시 신호를 발생시키는 출력을 갖는, 컴퓨터 시스템(200).
복수의 외부적으로 액세스 가능한 전기 콘택트들(32)을 갖는 반도체 패키지(30)에 장착된 반도체 다이(38)상에 제조된 집적 회로를 시험하는 방법으로서, 상기 집적 회로 다이(38)에는 기능성 회로(40)의 기능에 따라 전기 신호들을 입력 또는 출력하도록 적응되는 복수의 입력/출력 단자들을 갖는 기능성 회로(40)와, 전기 신호를 입력하거나 출력하도록 적응되는 적어도 하나의 입력/출력 단자를 갖는 적어도 하나의 시험 회로(44)와, 상기 기능성 회로(40)의 각각의 입력/출력 단자들에 결합되는 제 1 세트의 본딩 패드들(22, 50)을 갖는 복수의 본딩 패드들(22, 50)이 형성되며, 상기 집적 회로는 상기 제 1 세트의 본딩 패드들(22, 50)의 적어도 일부를 각각의 외부적으로 액세스 가능한 전기 콘택트들(32)에 접속시키는 도체를 더 포함하는 집적 회로 시험 방법에 있어서,

상기 제 1 세트의 패드들(22, 50) 중 하나의 패드에 상기 시험 회로(44)의 입력/출력 단자를 선택적으로 결합시키는 단계와,

상기 집적 회로에서 전기 신호를 얻기 위하여, 상기 시험 회로(44)의 상기 입력/출력 단자를 통해 상기 시험 회로(44)상에서 시험을 수행하는 단계와,

상기 전기 신호의 특성을 결정하는 단계를 특징으로 하는, 집적 회로 시험 방법.
제 31 항에 있어서, 상기 시험 회로(44)는 입력 신호를 수신하도록 적응되는 적어도 하나의 입력 단자 및 상기 전기 신호를 상기 입력 신호에 응답하여 발생시키는 적어도 하나의 출력 단자를 포함하고, 상기 방법은 상기 제 1 세트의 각각의 패드(55b)에 상기 시험 회로(44)의 입력 단자 및 상기 제 1 세트의 각각의 패드(50a)에 상기 시험 회로(44)의 출력 단자를 선택적으로 결합시키는 단계를 더 포함하는, 집적 회로 시험 방법.
제 31 항에 있어서, 상기 시험 회로(44)의 각각의 입력/출력 단자가 상기 제 1 세트의 패드(50)에 접속될 때 상기 제 1 세트의 패드들(50)로부터 상기 기능성 회로(40)의 입력/출력 단자들을 분리시키는 단계 및 상기 시험 회로(44)의 각각의 입력/출력 단자가 상기 제 1 세트의 패드(50)로부터 분리될 때 상기 제 1 세트의 각각의 패드들(50)에 상기 기능성 회로(40)의 입력/출력 단자들을 결합시키는 단계를 더 포함하는, 집적 회로 시험 방법.
제 31 항에 있어서, 상기 집적 회로는 전기 신호를 입력 또는 출력하도록 적응되는 입력/출력 단자를 각각 갖는 복수의 시험 회로들(44a, 44b)을 포함하고, 상기 방법은 상기 제 1 세트의 제 1 패드(50)에 각각의 상기 시험 회로들(44a, 44b)의 입력/출력 단자를 선택적으로 결합시키는 단계를 더 포함하는, 집적 회로 시험 방법.
제 34 항에 있어서, 상기 제 1 세트의 제 1 패드에 각각의 상기 시험 회로들(44a, 44b)의 입력/출력 단자를 선택적으로 결합시키는 상기 단계는 상기 제 1 세트의 패드들의 서브세트의 패드들(50)에 인가된 신호들의 각각의 패턴들을 검출함으로써 상기 시험 회로들(44a, 44b) 중 하나의 시험 회로를 선택하는 단계 및 선택된 시험 회로의 입력/출력 단자를 상기 제 1 세트의 제 1 패드(50)에 선택적으로 결합시키는 단계를 포함하는, 집적 회로 시험 방법.
제 34 항에 있어서, 상기 제 1 세트의 제 1 패드(50)에 선택된 시험 회로(44a, 44b)의 입력/출력 단자를 선택적으로 결합시키는 상기 단계는 상기 제 1 세트의 서브세트의 패드들(50)에 인가된 신호들의 소정의 시퀀스를 검출하는 단계 및 신호들의 상기 소정의 시퀀스가 검출될 때 선택된 시험 회로(44a, 44b)에 상기 시험 회로의 입력/출력 단자를 결합시키는 단계를 더 포함하는, 집적 회로 시험 방법.
제 34 항에 있어서, 상기 기능성 회로(40)는 소정의 동작 전압들의 범위 내의 로직 레벨들에 응답하고, 상기 제 1 세트의 제 1 패드(50)에 선택된 시험 회로의 입력/출력 단자를 선택적으로 결합시키는 상기 단계는 상기 제 1 세트의 패드(50)를 통해 인가된 상기 동작 전압들의 범위 밖의 전압을 검출하는 단계 및 상기 동작 전압들의 범위 밖의 전압이 검출될 때 선택된 시험 회로에 상기 시험 회로(44a, 44b)의 입력/출력 단자를 결합시키는 단계를 더 포함하는, 집적 회로 시험 방법.
제 31 항에 있어서, 상기 제 1 세트의 패드들(50) 중 하나의 패드에 상기 시험 회로(44a, 44b)의 입력/출력 단자를 선택적으로 결합시키는 상기 단계는 상기 제 1 세트의 서브세트의 패드들(50)에 인가된 신호들의 소정의 시퀀스를 검출하는 단계 및 신호들의 상기 소정의 시퀀스가 검출될 때 상기 제 1 세트의 패드들(50) 중 하나의 패드에 상기 시험 회로(44a, 44b)의 입력/출력 단자를 결합시키는 단계를 더 포함하는, 집적 회로 시험 방법.
제 31 항에 있어서, 상기 기능성 회로(40)는 소정의 동작 전압들의 범위 내의 로직 레벨들에 응답하고, 상기 제 1 세트의 패드들(50) 중 하나의 패드에 상기 시험 회로(44a, 44b)의 입력/출력 단자를 선택적으로 결합시키는 상기 단계는 상기 제 1 세트의 패드(50)를 통해 인가된 동작 전압들의 상기 범위 밖의 전압을 검출하는 단계 및 상기 동작 전압들의 범위 밖의 전압이 검출될 때 상기 제 1 세트의 패드들(50) 중 하나의 패드에 상기 시험 회로(44a, 44b)의 입력/출력 단자를 결합시키는 단계를 더 포함하는, 집적 회로 시험 방법.