JP3696890B2

JP3696890B2 - 内部集積回路テスト回路への外部からのアクセスを提供する方法及び装置

Info

Publication number: JP3696890B2
Application number: JP51492598A
Authority: JP
Inventors: ロバーツ，ゴードン; イー．，ジュニアミラー，ジェイムズ
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1996-09-20
Filing date: 1997-09-18
Publication date: 2005-09-21
Anticipated expiration: 2017-09-18
Also published as: US5734661A; KR100458344B1; AU4488797A; JP2002516015A; DE69705955T2; WO1998012707A1; ATE203851T1; EP0927422A1; EP0927422B1; KR20000048507A; DE69705955D1

Description

技術分野
本発明は集積回路をテストすることに関し、より具体的には、集積回路パッケージング後における集積回路の内部テスト回路へのアクセスを確保する方法及び装置に関する。
発明の背景
多数の集積回路は、図１に示される半導体ウェハ１０などの半導体ウェハ上に同時に製造される。６または８インチの直径を有する典型的なウェハには、数百の集積回路１２が形成され得る。集積回路１２が製造され、テストされた後、集積回路１２を互いに分離するためにウェハ１０がのこぎりによってさいの目に裁断される。そのようにして、個々の集積回路１２は「ダイス」１４として公知の形状になる。
図２を参照して、集積回路ダイス１４はダイスナミックランダムアクセスメモリ（「ＤＲＡＭ」）１６などの機能回路を有し、テスト回路１８を有し得る。テスト回路１８は、トランジスタ及び他の半導体デバイスの動作速度などの動作パラメータを決定する手段を提供するためのみに集積回路ダイス１４上に製造される。テスト回路は、ＤＲＡＭ１６などの機能回路の動作において、いかなる機能を実行するためにも使用されない。
ＤＲＡＭ１６及びテスト回路１８は複数の導体２０を介してそれぞれのボンディングパッド（bonding pad）２２に接続される。導体２０及びボンディングパッド２２は、ＤＲＡＭ１６及びテスト回路１８と共に半導体ウェハ１０上に従来の手段で形成される。明瞭化及び簡略化のため、図２においてダイス１４はボンディングパッド２２を１４個のみ有するとして示される。しかし、従来の集積回路ダイス１４は実質的に相当数のボンディングパッド２２を一般に有することが理解される。
図２に示される個々のダイス１４は、図３に示されるパッケージ３０に搭載される。パッケージ３０は、マウンティングパッド（mounting pad）やピンなど、外部からのアクセス可能な多くの接点３２を有する。接点３２は半導体ダイス１４上に形成されたそれぞれのボンディングパッド２２と結合される。図３において集積回路パッケージ３０は接点３２を１２個のみ有すると示されるが、従来の集積回路パッケージ３０は実質的に相当数の接点を一般に有することが理解される。パッケージングプロセスを完全なものにするために、集積回路ダイス１４は一般的に保護被膜（図示せず）及びカバー（図示せず）によって覆われる。完成した集積回路パッケージ３０が更にテストされた後、出荷及び販売のためキャリアまたはその他のコンテナ（図示せず）に入れられる。
高品質集積回路の製造には、製造プロセスの間中様々な時点で集積回路が徹底してテストされることが要求される。例えば、製造の後、集積回路ダイス１４に分離される前まだウェハ１０の形態にある時点で、集積回路は厳重なテストを経る。上記の通り、集積回路はパッケージングされた後に再びテストされる。しかし、集積回路はパッケージングされる前のウェハの形態にある間により徹底してテストされ得る。これはテスト回路１８に接続されたボンディングパッド２２の全てがアクセス可能であるのはその時点においてだからである。集積回路ダイス１４がパッケージングされた後では、テスト回路１８に接続されたボンディングパッド２２は一般的にアクセス可能ではない。したがって、集積回路ダイス１４がパッケージングされた後に、内部のテスト回路１８は外部からアクセスすることはできなかった。代わりに、パッケージングの後の外部からのアクセスは、機能回路の動作のために外部からのアクセスが必要とされる回路ノードに限定され、同様に、機能回路の動作のために外部からのアクセスが必要とされない限定された数の機能回路（テスト回路ではない）他の回路ノードへとに限定されてきた。例えば、機能回路内で使用されるヒューズ及びアンチヒューズへの外部からのアクセスは、ヒューズをプログラミングする目的で利用され、よって、そのプログラムされた抵抗が外部のプログラミング接点によって判定され得る。
図２を参照して、１２個のボンディングパッド２２はＤＲＡＭ１６に接続され、２個のボンディングパッド２２はテスト回路１８に接続される。図３に示されるように、ボンディングパッド２２の１２個のみが外部からのアクセスが可能な接点３２に結合されるＤＲＡＭ１６に接続される。重要なことに、テスト回路１８に接続されるボンディングパッド２２のいずれも外部からのアクセスが可能な接点３２には結合されない。したがって、一旦集積回路ダイス１４がパッケージングされると、テスト回路１８に接続される２つのボンディングパッド２２はアクセスされ得ない。
集積回路がウェハの形態でテストされた後に集積回路の動作が変化しなかった場合、パッケージング後は通常アクセス不可能なテスト回路１８及び他のテストノードへのアクセスは不要となる。集積回路がウェハの形態でテストされた際に通常アクセス不可能なテストノードについてのテストが満足のいくものである場合、パッケージング後についても満足なものとなる。しかし、ウェハテスト後の、さいの目に裁断したり、パッケージングしたりなどの集積回路に対する処理は、集積回路の動作に影響し得る。したがって、ウェハの形態でのテストノードのテストが満足のなものであっても、パッケージング後のテストは不満足なものになり得る。しかし、パッケージング後はテストノードへのアクセスが不可能なため、テスト回路１８または他のテストノードの動作が変化したかどうかを判定する方法はない。よって、パッケージング後は通常アクセス不可能なテスト回路に対するパッケージング後の外部からのアクセスを確保する必要がある。
発明の要旨
本発明の集積回路は、半導体パッケージ内にパッケージングされた半導体ダイス上に製造される。集積回路ダイスは、機能回路の機能に依存して電気信号を入力または出力するように適応される複数の入力／出力端子を有する機能回路（例えば、ダイナミックランダムアクセスメモリ）、電気信号を入力または出力するように適応される少なくとも１つの入力／出力端子を有する少なくとも１つのテスト回路、および機能回路の入力／出力端子に結合された半導体ダイス上に形成された複数のパッドを含む。第１のセットのパッドは、半導体パッケージ内の、外部からアクセス可能な複数の電気的接点に結合される。スイッチ回路は、テスト開始信号に応答して、選択的にテスト回路の入力／出力端子を第１のセット中のパッドに結合する。テスト開始信号は、選択的にスイッチコントローラによって生成され、スイッチ回路を動作させてテスト回路の入力／出力端子を外部からアクセス可能な電気的接点に結合する。
好ましくは、各々のテスト回路は、入力信号を受信するように適応される少なくとも１つの入力端子、および入力信号に応答して出力信号が生成される少なくとも１つの出力端子を含む。次に、スイッチ回路は、選択的に、各々のテスト回路の入力端子を第１のセットのそれぞれのパッドへ、および各々のテスト回路の出力端子を第１のセットのそれぞれのパッドへ結合することによってテスト開始信号に応答する。スイッチ回路はまた、テスト開始信号に応答して、選択的に第１のセットのそれぞれのパッドから機能回路の入力／出力端子を切り離し得る。スイッチ回路は、各々に制御端子を有する第１および第２のセットのパスゲートによって実施され得る。第１のセットのそれぞれのパスゲートは、機能回路の各々の入力／出力端子と第１のセットのそれぞれのパッドとの間に接続され、第２のセットのそれぞれのパスゲートは、各々のテスト回路の各々の入力／出力端子と第１のセットのそれぞれのパッドとの間に接続される。パスゲートは、それぞれの制御端子が第１論理レベルを受信することに応答して導通となり、それぞれの制御端子が第２論理レベルを受信することに応答して非導通となる。スイッチコントローラに結合された入力を有するインバータは、テスト開始信号を受信し、そして第１論理レベルを有するテスト開始信号の受信に応答して第２論理レベルを有する出力を生成し、および第２論理レベルを有するテスト開始信号の受信に応答して第１論理レベルを有する出力を生成する。好ましくは、インバータの入力は、第１または第２のセットのいずれかのパスゲートに結合され、およびインバータの出力は、他方のセットのパスゲートに結合される。結果として、第１および第２のセットのパスゲートは、交互に導通となる。
スイッチコントローラは、第１のセットのパッドのサブセットのそれぞれのパッドに結合された複数の入力を有する検出器を包含し得る。好ましくは、検出器は、第１のセットのサブッセットのパッドに適用された所定の信号パターンまたは信号シーケンスの検出に応答して、テスト開始信号を生成する。スイッチコントローラはまた、第１のセットのパッドに結合された入力を有する超高電圧検出器を包含し得る。好ましくは、超高電圧検出器は、パッドを通って超高電圧検出器の入力へ印加される機能回路のための動作電圧の範囲外にある電圧の検出に応答して、テスト開始信号を生成する。
【図面の簡単な説明】
図１は、従来の半導体ウェハの模式平面図であり、ウェハ表面上に製造された複数の集積回路を示す。
図２は、ウェハが複数の半導体ダイスに分けられた後の図１の集積回路の１つをさらに詳細に示す詳細平面図である。
図３は、ダイスをパッケージングする間の図２の集積回路ダイスを示す等尺図である。
図４は、本発明の好ましい実施形態のブロック図である。
図５は、図４のスイッチ回路およびテスト回路の例示的な実施形態を示す論理およびブロック図である。
図６は、図５のスイッチ回路の実施形態において使用されるパスゲートの一つの実施形態の模式およびブロック図である。
図７は、図４の好ましい実施形態において使用されるスイッチコントローラの一つの実施形態のブロック図である。
図８は、図７のスイッチコントローラに印加される入力信号を示すタイミング図である。
図９は、図４の好ましい実施形態において示されるスイッチコントローラの別の実施形態のブロック図である。
図10は、図４の好ましい実施形態において使用されるスイッチコントローラの別の実施形態の論理およびブロック図である。
図11は、図10の別の実施形態において使用され得るスイッチコントローラの一つの実施形態の論理およびブロック図である。
図12は、コンピューターシステムにおいて使用される本発明の一つの実施形態のブロック図である。
発明の詳細な説明
本発明の好ましい実施形態は、図４において図示され、ここで集積回路ダイス38は、DRAMであり得る機能回路40、スタティックランダムアクセスメモリ（「SRAM」）、およびマイクロプロセッサーなどを含む。集積回路ダイス38はまた、１つ以上のテスト回路44を含み、このテスト回路は、電界効果トランジスタ、ヒューズ、アンチヒューズ、バイポーラトランジスタ、または、実施後のテストが所望され得る任意の他の半導体デバイスであり得る。機能回路40は、Ｌラインを通ってスイッチ回路48へ接続され、テスト回路44は、Ｍラインを通ってスイッチ回路48へ接続される。次にスイッチ回路48は、Ｎラインを通ってＮ個のそれぞれのボンディングパッド50に接続される。スイッチ回路48は、テスト回路44のＭラインをＮ個のボンディングパッド50へ選択的に接続するためにスイッチコントローラ54によって制御される。スイッチ回路48はまた、機能回路40のＬラインをＮ個のボンディングパッド50へ選択的に接続する。好ましくは、Ｎ個のボンディングパッド50は、機能回路40のＬラインまたはテスト回路44のＭラインのいずれかに交互に接続される。しかし、Ｎ個のボンディングパッド50が機能回路40のＬラインに接続されたまま、スイッチ回路48がまたＮ個のボンディングパッド50をテスト回路44のＭラインへ接続し得る場合もあることが理解されるであろう。さらに、数Ｌ、Ｍ、およびＮは、以下に示されるように、互いに等しく、または互いにすべて異なり得る。このように、例えば、２つのテスト回路44からの８本のライン（Ｍ＝８）は、選択的に機能回路40の４本のライン（Ｌ＝４）へ接続され得る２つのボンディングパッド50（Ｎ＝２）へ、選択的に接続され得る。しかし、実用においては、機能回路40のラインは、一般に、Ｌ＝Ｎとなるようにそれぞれのボンディングパッド50へ接続される。
図５は、図４のスイッチ回路４８の一実施例をより詳細に示す。スイッチ回路４８は、４つのボンディングパッド５０ａ〜５０ｄを、機能回路４０の４つの対応するラインまたは２つのテスト回路４４ａおよび４４ｂの４つのラインのいずれかに交互に接続する。テスト回路４４ａは、図５においては、接地されたソース、並びに対応するマウンティングパッド５０ａおよび５０ｂにそれぞれ接続されたドレインおよびゲートを有する単一のＮＭＯＳトランジスタ６０として示されている。しかし、上述したように、テスト回路４４ａおよび４４ｂは、パッケージング後のテストが望ましい何れの半導体デバイスでもあり得る。さらに、当業者に明らかな適切な改変を行う場合、スイッチ回路４８は、テスト回路４４の２つを超えるラインをボンディングパッド５０に接続し得、２を超えるテスト回路４４をボンディングパッド４０に接続し得る。同様に、スイッチ回路４８は、機能回路４０の、これより多い又は少ない数のラインをボンディングパッド５０に接続し得る。
スイッチ回路４８は、機能回路４０のラインをボンディングパッド５０に選択的に接続する従来のパスゲートの第１のセット６４を含む。同様に、パスゲートの第２および第３のセット６６および６８は、各テスト回路４４ａ、４４ｂの２つのラインを、それぞれボンディングパッド５０ａ、５０ｂおよび５０ｃ、５０ｄに選択的に接続し得る。パスゲートの第２および第３のセット６６および６８は、アクティブローＴＥＳＴ^*信号により閉じられて、テスト回路４４ａ、４４ｂをボンディングパッド５０ａ、５０ｂおよび５０ｃ、５０ｄにそれぞれ接続する。集積回路がテストモードでない場合、ＴＥＳＴ^*信号はハイである。このハイのＴＥＳＴ^*信号は、その後、インバータ７０により反転されて、論理ロー信号を出力し、それにより、機能回路４０のラインをボンディングパッド５０に接続する。ＴＥＳＴ^*信号は、以下により詳細に述べるように、スイッチコントローラ５４により生成される。このように、スイッチ回路４８は、ボンディングパッド５０を機能回路４０またはテスト回路４４のいずれかに交互に接続する。しかし、適切な状況のもとでは、機能回路４０のラインが、ボンディングパッド５０に恒久的に接続したままであることにより、パスゲートの第１のセット６４およびインバータ７０が省略され得る。例えば、機能回路４０がテスト回路４４の動作に干渉したり影響を与えることがない場合、機能回路４０のラインはボンディングパッド５０に恒久的に接続したままである。図５のスイッチ回路４８は、機能回路４０とテスト回路４４を選択的にボンディングパッド５０に結合するためにパスゲート６４〜６８を用いるが、他のスイッチ回路は現在公知であるものと公知でないものとの両方共、用いられ得る。例えば、４つの入力の２つのセットを有する従来のマルチプレクサ（図示せず）が用いられ得る。
パスゲート６４〜６８は、図６に示すパスゲート８０により実行され得る。パスゲート８０は、ゲート−ゲート間およびソース−ソース間で接続されたＰＭＯＳトランジスタ８２およびＮＭＯＳトランジスタ８６を含む。ＰＭＯＳトランジスタ８２のゲートおよびインバータ８８の入力は、制御入力に接続され、他方、ＮＭＯＳトランジスタ８６のゲートはインバータ８８の出力に接続される。トランジスタ８２および８６のソースは、パスゲート８０の入力を構成し、トランジスタ８２および８６のドレインはパスゲート８０の出力を構成する。
動作中、パスゲート８０は、制御入力が論理ハイであるときに、ディセーブルされて出力を入力から分離する。論理ハイはその後、ＰＭＯＳトランジスタ８２のゲートに印加され、論理ローは、ＮＭＯＳトランジスタ８６のゲートに印加される。これにより、トランジスタ８２および８６は非導通状態に維持される。ＰＭＯＳトランジスタ８２のゲートに印加される論理ローは、入力からの論理ハイを出力に結合し、このときにインバータ８８によりＮＭＯＳトランジスタ８６のゲートに印加された論理ハイは入力からの論理ローを出力に結合する。
図５に戻って、パスゲート６４〜６８に印加される信号はスイッチコントローラ５４により生成されることが思い出される。スイッチコントローラ５４の一実施形態を図７に示す。スイッチコントローラ５４は、機能回路４０としてのＤＲＡＭと共に用いられるように適応され、ＤＲＡＭにアクセスするときに通常は起こらないＤＲＡＭ制御信号のシーケンスを検出するように動作する。特に、スイッチコントローラ５４は、従来はＤＲＡＭコントローラ（図示せず）によって生成される行アドレスストローブ（「ＲＡＳ」）、列アドレスストローブ（「ＣＡＳ」）、およびライトイネーブル（「ＷＥ」）信号を受信する。スイッチコントローラ５４は、図７に示すように、ＷＥが論理ローである場合はいつも、ＲＡＳのハイからローへの遷移前にＣＡＳのハイからローへの遷移を検出する度に、ＴＥＳＴ^*信号を出力側で切り換える。従って、ＷＥがローである状態で、ＲＡＳより前にＣＡＳのハイからローへの最初の遷移が起こる際に、ＴＥＳＴ^*信号がローになって、パスゲートの第１のセット６４をディセーブルにし、パスゲートの第２および第３のセット６６および６８をイネーブルにする。ボンディングパッド５０はその後、テスト回路４４に接続されて、製造プロセスの質を決定するためにテストを行うことを可能にする。例えば、ボンディングパッド５０ｂにローからハイへの遷移が印加されてトランジスタ６０を切り換える間に、ボンディングパッド５０ａは、ハイにバイアスされ、その論理レベルがモニタされる。このようにして、トランジスタ６０の切換時間が決定され得る。トランジスタ６０の他の動作パラメータ（および、推測に基づき、機能回路４０の回路構成の動作パラメータ）もまた、この様式で決定され得る。テストが完了すると、ＲＡＳの前に、ＣＡＳのハイからローへの遷移がＷＥがローの状態で生成され、それにより、ＴＥＳＴ^*信号がハイになり、パスゲートの第１のセット６４をイネーブルにし、パスゲートの第２および第３のセット６６および６８をディセーブルにする。機能回路４０はその後再びボンディングパッド５０に接続される。スイッチコントローラ５４の回路の詳細は、簡潔化のために図７には示されていない。なぜなら、ＤＲＡＭ制御信号の同一の又は同様のシーケンスを検出する、このような回路は、従来、他の目的のために用いられているからである。
図５に示す実施形態での使用に適した、スイッチコントローラ５４の別の実施形態を図９に示す。図９のスイッチコントローラは、集積回路の外部アクセス可能なマウンティングパッド５０に接続された従来の超高圧検出器９０を用いる。図９の実施例において、機能回路４０がＤＲＡＭであると仮定すると、超高圧検出器９０への入力は低次アドレスビットＡ０に接続される。当業者には周知であるように超高圧検出器９０は、機能回路４０により用いられる範囲内の論理レベルを無視する。しかし、機能回路４０により用いられる範囲の論理レベルより大幅に低いまたは大幅に高い電圧を受け取ると、超高圧検出器９０は、信号を出力する。図９のスイッチコントローラ５４において用いられるように、超高圧検出器９０により出力される信号は、論理ローＴＥＳＴ^*信号である。
図５を再び参照すると、超高圧検出器は、それが接続されているボンディングパッド５０に超高圧が印加されるといつでも論理ローＴＥＳＴ^*信号を出力する。次いで、ＴＥＳＴ^*信号はローになり、パスゲートの第１のセット６４をディセーブルし、パスゲートの第２および第３のセット６６、６８をイネーブルする。次いで、上述のように、テスト回路４４でテストが行われる。テストが完了した後、超高圧がボンディングパッド５０から除去され、これによってＴＥＳＴ^*信号が再びハイになり、パスゲートの第１のセット６４をイネーブルし、パスゲートの第２および第３のセット６６、６８をディセーブルする。次いで、機能回路４０がボンディングパッド５０に再び接続される。
図７および図９には、スイッチコントローラ５４の２つの実施形態のみが示されるが、当業者には明らかであるように、ＴＥＳＴ^*信号を選択的に生成する他の回路を用いてもよいことが理解される。例えば、外部からアクセス可能なボンディングパッド５０を用いてＴＥＳＴ^*信号をスイッチ回路４８に入力してもよい。
図４の実施形態に用いられるスイッチ回路４８の別の実施形態を図１０に示す。図１０のスイッチ回路４８は、機能回路４０の４つではなく２つのそれぞれのライン、または２つのテスト回路４４ａ，ｂの４つのラインのいずれかに、４つではなく２つのボンディングパッド５０ａ，ｂを交互に接続する点で、図５の実施形態とは異なる。図１０を参照すると、スイッチ回路４８は、選択的に２つのアクティブローＴＥＳＴ１^*およびＴＥＳＴ２^*信号を生成するスイッチングコントローラによって制御される。ＴＥＳＴ１^*信号は、ＮＡＮＤゲート１０２の１つの入力と、テスト回路４４ａをボンディングパッド５０ａ，ｂに接続する一対のパスゲート１０４とに印加される。ＴＥＳＴ２^*信号は、ＮＡＮＤゲート１０２の他の入力と、テスト回路４４ｂをボンディングパッド５０ａ，ｂに接続する一対のパスゲート１０６とに印加される。ＮＡＮＤゲート１０２の出力は、機能回路４０をボンディングパッド５０ａ，ｂに接続する一対のパスゲート１０８に接続される。
動作中、論理ローＴＥＳＴ１^*信号は、パスゲート１０４をイネーブルし、よってテスト回路４４ａをボンディングパッド５０に接続する。また、論理ローＴＥＳＴ１^*信号によってＮＡＮＤゲート１０２に論理ハイを出力させ、それによってパスゲート１０８をディセーブルする。この条件において、ボンディングパッド５０ａ，ｂはテスト回路４４ａと接続され、機能回路４０およびテスト回路４４ｂの両方から分離される。次いで、テスト回路４４ａでテストが行われ、テスト回路４４ａのパラメータおよび、推測によって機能回路４０のパラメータを決定し得る。同様に、論理ローＴＥＳＴ２^*信号は、パスゲート１０６をイネーブルすることによって、テスト回路４４ｂをボンディングパッド５０に接続する。また、論理ローＴＥＳＴ２^*信号によってＮＡＮＤゲート１０２に論理ハイを出力させ、それによってパスゲート１０８をディセーブルする。この条件において、ボンディングパッド５０ａ，ｂはテスト回路４４ｂに接続され、機能回路４０およびテスト回路４４ａの両方から分離される。次いで、テスト回路４４ｂでテストが行われ得る。ＴＥＳＴ１^*信号およびＴＥＳＴ２^*信号の両方がインアクティブハイであるとき、パスゲート１０４、１０６の両方がディセーブルされ、ＮＡＮＤゲート１０２が機能回路４０をイネーブルするように論理ローを出力する。この条件において、ボンディングパッド５０ａ，ｂは機能回路４０に接続され、テスト回路４４ａ，ｂの両方から分離される。次いで、機能回路４０は、集積回路の通常動作内で動作する。図５の実施形態と同様に、図１０に示すスイッチ回路４８の代替の実施形態が明らかである。例えば、ＴＥＳＴ１^*およびＴＥＳＴ２^*信号は、２つの入力の３つのセットを有する従来のマルチプレクサ（図示せず）の動作を制御し得る。
図１０のスイッチ回路４８に用いるのに適したスイッチコントローラ１００の一つの実施形態を図１１に示す。スイッチコントローラ１００は、図７のスイッチコントローラ５４と同等の方法で動作する論理およびシーケンスデコーダ１２０を用いる。また、スイッチコントローラ１００に含まれるのは、従来のアドレスデコーダ１２２およびＴＥＳＴ１^*〜ＴＥＳＴ４^*信号をそれぞれ生成する４つのＮＡＮＤゲート１３０〜１３６である。動作において、テストモードは、図７に示すようにＷＥが論理ローであるときに、ＲＡＳのハイからローへの遷移の前のＣＡＳのハイからローへの遷移を検出器１２０が検出するときはいつでもアクティブである。従って、ＷＥがローであって、ＲＡＳの前にＣＡＳの第１のハイからローへの遷移が起こったとき、ＮＡＮＤゲート１３０〜１３６はイネーブルされる。次いで、アドレスの２つのビットがアドレスデコーダ１２２によって復号化され、アドレスに対応する出力の１つに論理ハイを出力する。アドレスデコーダ１２２の他の出力は論理ローのままである。論理ハイを受けるイネーブルされたＮＡＮＤゲート１３０〜１３６は、次いで、論理ローＴＥＳＴ^*信号を出力する。従って、例えば、「１０」（２進数の２）のアドレスによって、デコーダ１２２がＮＡＮＤゲート１３２にハイを印加し、それによりＴＥＳＴ２^*信号がローになる。最初の２つの出力（ＴＥＳＴ^*１およびＴＥＳＴ２^*）のみを用いて図１０のスイッチ回路４８を制御するが、追加の出力を用いてボンディングパッド５０を第３および第４のテスト回路（図示せず）に接続するパスゲートを制御し得る。
図１１は、スイッチコントローラ１００の一つの実施例のみを示し、他の回路を用いてもよい。例えば、図９の超高圧検出器９０を、論理およびシーケンス検出器１２０の代わりに用いてもよい。また、ＴＥＳＴ^*信号は、当業者には明らかなように、アドレスを復号化する方法以外で生成されてもよい。
図１２は、図４の好適な実施形態を用いるコンピュータシステム２００のブロック図である。ここで、集積回路３８の機能回路４０は、ＤＲＡＭ２０２である。コンピュータシステム２００は、所望の計算およびタスクを実施する実行ソフトウェアなどの、コンピュータ機能を実施するプロセッサ２１０を含む。プロセッサ２１０は、外部接点３２（図３）を介して、図１２で単一のボンディングパッド２２として示されるそれぞれのボンディングパッド２２に接続される。キーパッドまたはマウスなどの１つ以上の入力デバイス２１４はプロセッサ２１０に結合され、オペレータ（図示せず）がデータを手動で入力することを可能にする。１つ以上の出力デバイス２１８は、プロセッサ２１０に結合され、プロセッサ２１０によって生成されたデータをオペレータに提供する。出力デバイス２１８の例は、プリンタおよびビデオディスプレイユニットを含む。１つ以上の大容量記憶装置２２０は、プロセッサ２１０に好ましくは結合され、記憶装置２２０に対してデータを格納したり、取り出したりする。記憶装置２２０の例は、ディスクドライブ、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）を含む。
本明細書において説明を目的として本発明の具体的な実施例を説明したが、本発明の精神および範囲を逸脱することなく様々な改変が成され得ることが理解される。従って、本発明は、添付の請求の範囲以外には制限されない。

Claims

半導体パッケージ内に搭載される半導体ダイス上に製造される集積回路であって、
該半導体ダイス上に形成される複数のパッドと、
該半導体パッケージ内にある複数の外部からアクセス可能な電気接点と、
該パッドの第１のセットを外部からアクセス可能な電気接点のそれぞれに接続する複数の導体と、
該半導体ダイス上に形成される機能回路であって、該機能回路の機能に応じて電気信号を入力または出力するように適応される複数の入力／出力端子を有し、該機能回路の該入力／出力端子が該第１のセットの各パッドのそれぞれに結合される機能回路と、
該半導体ダイス上に形成される少なくとも１つのテスト回路であって、電気信号を入力または出力するように適応される少なくとも１つの入力／出力端子を有する、テスト回路と、
テスト開始信号に応答して、該テスト回路の入力／出力端子を該第１のセットの中の１つのパッドに選択的に結合するスイッチ回路と、
該スイッチ回路に結合されるスイッチコントローラであって、該テスト開始信号を選択的に生成して、これにより、該スイッチ回路に、該テスト回路の該入力／出力端子を該外部からアクセス可能な電気接点に結合させるように適応されるスイッチコントローラと、
を備え、
該第１のセットのパッドは、該半導体ダイス上に形成される全パッド未満のパッドで構成され、該パッドは、外部からアクセス可能な電気接点に未接続の第２のセットを含み、該テスト回路の該入力／出力端子が該第２のセットの中のパッドに結合され、これにより、該第２のセットの中の１つのパッドを通して該テスト回路にアクセスすることによってパッケージングの前に該テスト回路をテストすることができる、集積回路。
前記テスト回路が、入力信号を受信するように適応された少なくとも１つの入力端子と、該入力信号に応答して出力信号が生成される少なくとも１つの出力端子とを備え、前記スイッチ回路が、前記テスト開始信号に応答して、該テスト回路の該入力端子を前記第１のセットの各パッドに、そして、該テスト回路の該出力端子を該第１のセットの各パッドに選択的に結合させる、請求項１に記載の集積回路。
前記スイッチ回路が、前記テスト開始信号に応答して、前記第１のセットの中の各パッドから前記機能回路の前記入力／出力端子を選択的に分離し、これにより、前記テスト回路の各入力／出力端子が該第１のセットのパッドに結合するときに該機能回路の該入力／出力端子が該第１のセットのパッドから分離される、請求項１に記載の集積回路。
前記スイッチ回路が、
それぞれ制御端子を有する第１のセットのパスゲートであって、該第１のセットの各パスゲートは、前記機能回路の各入力／出力端子と前記第１のセットの各パッドとの間に接続され、該パスゲートのそれぞれは、その制御端子での第１の論理レベルの受信に応答して導通となり、その制御端子での第２の論理レベルの受信に応答して非導通となる、第１のセットのパスゲートと、
それぞれ制御端子を有する第２のセットのパスゲートであって、該第２のセットの各パスゲートは、前記テスト回路の各入力／出力端子と前記第１のセットの各パッドとの間に接続され、該パスゲートのそれぞれは、その制御端子での該第１の論理レベルの受信に応答して導通となり、その制御端子での該第２の論理レベルの受信に応答して非導通となる、第２のセットのパスゲートと、
前記テスト開始信号を受信するように前記スイッチコントローラに結合した入力を有するインバータであって、該インバータは該第１および該第２のセットの一方のパスゲートの該制御端子に結合した出力を有し、該第１および該第２のセットの他方のパスゲートの該制御端子は該テスト開始信号を受信するように該スイッチコントローラに結合し、該インバータは該第１の論理レベルを有するテスト開始信号の受信に応答して該第２の論理レベルを有する出力を生成するとともに該第２の論理レベルを有するテスト開始信号の受信に応答して該第１の論理レベルを有する出力を生成し、これにより、該パスゲートの第１および第２のセットが交互に導通となるように適応されている、インバータと、
を備えている、請求項１に記載の集積回路。
前記集積回路がそれぞれ入力および出力端子を有する複数のテスト回路を含み、前記スイッチ回路が、前記テスト開始信号に応答して、該テスト回路のそれぞれの該入力および出力端子を前記第１のセットの各パッドに選択的に結合する、請求項１に記載の集積回路。
前記集積回路がそれぞれ入力および出力端子を有する複数のテスト回路を含み、前記スイッチコントローラが該テスト回路のそれぞれに対応する各テスト開始信号を生成し、前記スイッチ回路が、該スイッチコントローラからの各テスト開始信号の受信に応答して、該テスト回路の該入力端子を前記第１のセットの中の第１のパッドに、そして、該テスト回路の該出力端子を該第１のセットの中の第２のパッドに選択的に結合する、請求項１に記載の集積回路。
前記スイッチ回路は、前記スイッチコントローラからの任意のテスト開始信号がないことに応答して、前記機能回路の入力／出力端子を前記第１のセットの各パッドに選択的に結合する、請求項６に記載の集積回路。
前記スイッチ回路は、
それぞれが制御端子を有する機能回路パスゲートのセットであって、各機能回路パスゲートは、前記機能回路の各入力／出力端子と前記第１のセットの各パッドとの間に接続され、該機能回路パスゲートのそれぞれが、その制御端子での第１の論理レベルの受信に応答して導通となり、その制御端子での第２の論理レベルの受信に応答して非導通となる、機能回路パスゲートのセットと、
前記テスト回路のそれぞれに対応するテスト回路パスゲートのセットであって、該テスト回路パスゲートのそれぞれは、前記スイッチコントローラに接続される制御端子を有して、それぞれのテスト開始信号を受信し、各セット内の該各テスト回路パスゲートは、それぞれのテスト回路の入力端子を該第１のセットの第１のパッドに、およびそれぞれのテスト回路の出力端子を該第１のセットの第２のパッドに接続し、該テスト回路パスゲートのそれぞれが、その制御端子での第１の論理レベルの受信に応答して導通となり、その制御端子での第２の論理レベルの受信に応答して非導通となる、テスト回路パスゲートのセットと、
該スイッチコントローラに接続されて該テスト開始信号のそれぞれを受信する入力を有し、該機能回路パスゲートの該制御端子に結合される出力を有する論理ゲートと、該第２の論理レベルを有する該テスト開始信号のすべてに応答して該第１の論理レベルを有する信号を生成する論理回路と、
を備えた、請求項７に記載の集積回路。
前記スイッチコントローラは、前記第１のセットのパッドのサブセット内の各パッドに結合される複数の入力を有する検出器を備え、該検出器は、該第1セットのサブセット内のパッドに印加される所定の信号シーケンスの検出に応答して前記テスト開始信号を生成させる出力を有する、請求項１に記載の集積回路。
前記機能回路は、所定の動作電圧範囲内の論理レベルに応答し、前記スイッチコントローラは、前記第１のセット内のパッドに結合される入力を有する超高圧検出器を備え、該超高圧検出器は、該パッドを介して該超高圧検出器の該入力に印加される該動作電圧範囲を外れる電圧の検出に応答して前記テスト開始信号を生成させる出力を有する、請求項１に記載の集積回路。
前記集積回路は、それぞれが入力端子および出力端子を有する複数のテスト回路を含み、前記スイッチ回路は、各テスト開始信号の受信に応答して、該テスト回路の該入力端子を前記第１のセット内の第１のパッドに、および該テスト回路の該出力端子を該第１のセット内の第２のパッドに選択的に結合させ、また、前記スイッチコントローラは、
該テスト回路のうちの１つでテストが実施されるときテストイネーブル信号を選択的に生成する検出器と、
該第１のセットのパッドのサブセット内の各パッドに結合される複数の入力を有するデコーダであって、該デコーダの該入力に印加される各信号パターンに対応して各テスト回路選択信号を生成させる、該テスト回路のそれぞれに対応する出力を有する、デコーダと、
該デコーダが該テストイネーブル信号を生成すると該テスト開始信号のうちの１つを生成する論理回路であって、テスト開始信号は、該デコーダによって生成されるテスト回路選択信号に対応して生成される、論理回路とを備えている、請求項１に記載の集積回路。
前記検出器が、前記第１のセットのパッドのサブセット内の各パッドに結合される複数の入力を有する回路を備え、該回路は、該第１のセットのサブセット内のパッドに印加される所定の信号シーケンスの検出に応答して前記テストイネーブル信号を生成させる出力を有する、請求項１１に記載の集積回路。
前記機能回路は、所定の動作電圧範囲内の論理レベルに応答し、また前記検出器は、前記第１のセット内のパッドに結合される入力を有する超高圧検出器を備え、該超高圧検出器は、該パッドを介して該超高圧検出器の該入力に印加される該動作電圧範囲を外れる電圧の検出に応答して前記テストイネーブル信号を生成させる出力を有する、請求項１１に記載の集積回路。
前記機能回路はダイナミックランダムアクセスメモリを有する、請求項１に記載の集積回路。
プロセッサと、
該プロセッサに結合された入力デバイスと、
該プロセッサに結合された出力デバイスと、
半導体パッケージ中に搭載された半導体ダイス上に製造された集積回路とを有するコンピュータシステムであって、該半導体パッケージは、該半導体パッケージ中に搭載された外部からアクセス可能な複数の電気的接点を介して該プロセッサに結合されており、
該集積回路は、
該半導体ダイス上に形成された複数のパッドであって、該パッドの第１のセット中のパッドは外部からアクセス可能な各電気的接点に結合されているパッドと、
該半導体ダイス上に形成されたメモリ回路であって、該メモリ回路はアドレシング信号を入力し且つデータ信号および制御信号を入力または出力するように適応された複数の入力／出力端子を有しており、該メモリ回路の該入力／出力端子は該第１のセットの各パッドに結合されている、メモリ回路と、
該半導体ダイス上に形成された少なくとも１つのテスト回路であって、電気信号を入力または出力するように適応された少なくとも１つの入力／出力端子を有するテスト回路と、
テスト開始信号に応答して、該テスト回路の該入力／出力端子を該第１のセット中のパッドに選択的に結合するスイッチ回路と、
該スイッチ回路に結合されたスイッチコントローラであって、該テスト開始信号を選択的に生成することにより、該スイッチ回路に該テスト回路の該入力／出力端子を該外部からアクセス可能な電気的接点に結合させ、その結果該テスト回路からの電気信号の特性が決定され得るように適応された、スイッチコントローラと、
を有し、
該第１のセットのパッドは該半導体ダイス上に形成された該パッドの全て未満からなっていることにより、該パッドは外部からアクセス可能な電気的接点に接続されていない第２のセットを含んでおり、該テスト回路の該入力／出力端子は該第２のセット中のパッドに結合されていることにより、該第２のセット中のパッドを介して該テスト回路にアクセスすることで該テスト回路がパッケージング前にテストされ得る、コンピュータシステム。
前記メモリ回路は、ダイナミックランダムアクセスメモリを有する、請求項１５に記載のコンピュータシステム。
前記テスト回路は、入力信号を受信するように適応された少なくとも１つの入力端子と、該入力信号に応答して出力信号が生成される少なくとも１つの出力端子とを有し、前記スイッチ回路は、前記テスト開始信号に応答して、該テスト回路の該入力端子を前記第１のセット中の各パッドに選択的に結合し、該テスト回路の該出力端子を該第１のセット中の各パッドに選択的に結合する、請求項１５に記載のコンピュータシステム。
前記スイッチ回路は、該テスト回路の各入力／出力端子が該第１のセット中のパッドに結合されたときに該メモリ回路の前記入力／出力端子が該第１のセット中の該パッドから分離されるように、前記テスト開始信号に応答して前記メモリ回路の前記入力／出力端子を前記第１のセット中の各パッドから選択的に分離する、請求項１５に記載のコンピュータシステム。
前記スイッチ回路は、
各々が制御端子を有する第１のセットのパスゲートであって、該第１のセット中の各パスゲートは前記メモリ回路の各入力／出力端子と前記第１セットの各パッドとの間に接続されており、該パスゲートの各々はその制御端子での第１の論理レベルの受信に応答して導通となり且つその制御端子での第２の論理レベルの受信に応答して非導通となるパスゲートと、
各々が制御端子を有する第２のセットのパスゲートであって、該第２のセット中の各パスゲートは前記テスト回路の各入力／出力端子と前記第１のセットの各パッドとの間に接続されており、該パスゲートの各々はその制御端子での該第１の論理レベルの受信に応答して導通となり、その制御端子での該第２の論理レベルの受信に応答して非導通となるパスゲートと、
前記テスト開始信号を受信するように前記スイッチコントローラに結合された入力を有するインバータであって、該インバータは該第１および第２のセットの一方中のパスゲートの該制御端子に結合された出力を有し、該第１および第２のセットの他方中のパスゲートの該制御端子は該テスト開始信号を受信するように該スイッチコントローラに結合されており、該インバータは、該第１の論理レベルを有するテスト開始信号の受信に応答して該第２の論理レベルを有する出力を生成し、該第２の論理レベルを有するテスト開始信号の受信に応答して該第１の論理レベルを有する出力を生成することにより、該第１および第２のセットのパスゲートが交互に導通となるように適応された、インバータと、
を有する、請求項１５に記載のコンピュータシステム。
前記集積回路は各々が入力および出力端子を有する複数のテスト回路を有し、前記スイッチ回路は、前記テスト開始信号に応答して該テスト回路の各々の前記入力端子および前記出力端子を前記第１のセット中の各パッドに選択的に結合する、請求項１５に記載のコンピュータシステム。
前記集積回路が、それぞれが入力端子および出力端子を有する複数のテスト回路を含み、前記スイッチコントローラが、該テスト回路のそれぞれに対応する各テスト開始信号を生成し、前記スイッチ回路が、該スイッチコントローラからの各テスト開始信号の受信に応答して、該テスト回路の該入力端子を前記第１のセット内の第１のパッドに選択的に結合し、該テスト回路の該出力端子を該第１のセット内の第２のパッドに選択的に結合する、請求項１５に記載のコンピュータシステム。
前記スイッチ回路が、前記スイッチコントローラからの任意のテスト開始信号がないことに応答して、前記メモリ回路の前記入力／出力端子を前記第１のセット内のそれぞれのパッドに選択的に結合する、請求項２１に記載のコンピュータシステム。
前記スイッチ回路が、
それぞれが、制御端子を有し、前記メモリ回路の各入力／出力端子と前記第１のセットのそれぞれのパッドとの間で接続され、その制御端子での第１の論理レベルの受信に応答して導通となり、該制御端子での第２の論理レベルの受信に応答して非導通となる１セットのメモリ回路パスゲートと、
前記テスト回路のそれぞれに対応する１セットのテスト回路パスゲートであって、それぞれが、各テスト開始信号を受信するために前記スイッチコントローラに接続された制御端子を有し、前記各テスト回路の入力端子を前記第１のセットの前記第１のパッドに結合し、前記各テスト回路の出力端子を該第１のセットの前記第２のパッドに結合し、その制御端子での第１の論理レベルの受信に応答して導通となり、該制御端子での第２の論理レベルの受信に応答して非導通となる、１セットのテスト回路パスゲートと、
該テスト開始信号のそれぞれを受信するために該スイッチコントローラに結合された入力を有し、該機能回路パスゲートの該制御端子に結合された出力を有する論理ゲートと、第２の論理レベルを有する該テスト開始信号のすべてに応答して、該第１の論理レベルを有する信号を生成する前記論理回路と、
を有する、請求項２２に記載のコンピュータシステム。
前記スイッチコントローラが、前記第１のセットのパッドのサブセット内のそれぞれのパッドに結合された複数の入力を有し、該第１のセットの該サブセット内の該パッドに印加される所定の信号シーケンスの検出に応答して該テスト開始信号が生成される出力を有する検出器を含む、請求項１５に記載のコンピュータシステム。
前記メモリ回路が、所定の動作電圧範囲内で論理レベルに応答し、前記スイッチコントローラが、前記第１のセット内のパッドに結合された入力を有する超高圧検出器を含み、該超高圧検出器が、該テスト開始信号が該パッドを介して該超高圧検出器の入力に印加される該動作電圧範囲外の電圧の検出に応答して生成される出力を有する、請求項１５に記載のコンピュータシステム。
前記集積回路が、それぞれが入力端子および出力端子を有する複数のテスト回路を含み、前記スイッチ回路が、各テスト開始信号の受信に応答して、該テスト回路の該入力端子を前記第１のセット内の第１のパッドに、該テスト回路の該出力端子を該第１のセット内の第２のパッドに選択的に結合し、
該スイッチコントローラが、
テストが、該テスト回路の１つに対して実施されるとき、テストイネーブル信号を選択的に生成する検出器と、
該第１のセットのパッドのサブセット内のそれぞれのパッドに結合された複数の入力を有し、各テスト回路選択信号が、デコーダの該入力に印加される信号のそれぞれのパターンに対応して生成される該テスト回路のそれぞれに対応する出力を有するデコーダと、
該デコーダが該テストイネーブル信号を生成するとき、該テスト開始信号の１つを生成し、該テスト開始信号が、該デコーダによって生成される該テスト回路選択信号に対応する、論理回路と、
を有する、請求項１５に記載のコンピュータシステム。
前記検出器が、前記第１のセットのパッドのサブセット内のそれぞれのパッドに結合された複数の入力を有する回路を含み、該回路が、前記テストイネーブル信号が該第１のセットの該サブセット内のパッドに印加される所定の信号シーケンスの検出に応答して生成される出力を有する、請求項２６に記載のコンピュータシステム。
前記メモリ回路が、所定の動作電圧範囲内の論理レベルに応答し、前記検出器が、前記第１のセット内のパッドに結合された入力を有する超高圧検出器を含み、該超高圧検出器が、前記テストイネーブル信号が該超高圧検出器の該入力に該パッドを介して印加される該動作電圧範囲外の電圧の検出に応答して生成される出力を有する、請求項２６に記載のコンピュータシステム。
複数の外部からアクセス可能な電気的接点を有する半導体パッケージに搭載された半導体ダイス上に製造された集積回路をテストする方法であって、該集積回路ダイスは、機能回路の機能に依存する電気信号を入力または出力するように適応された複数の入力／出力端子を有する機能回路を形成して有し、少なくとも１つのテスト回路が、該電気信号を入力または出力するように適応された少なくとも１つの入力／出力端子を有し、前記ボンディングパッドの第１のセットを有する複数の該ボンディングパッドが、該機能回路のそれぞれの入力／出力端子に結合され、該集積回路は、該第１のセットのうちの少なくとも複数のボンディングパッドをそれぞれ外部からアクセス可能な電気的接点に接続する導体を更に含み、
該第１のセットのパッドは、該半導体ダイス上に形成される全パッド未満のパッドで構成され、該パッドは、外部からアクセス可能な電気接点に未接続の第２のセットを含み、該テスト回路の該入力／出力端子が該第２のセットの中のパッドに結合され、これにより、該第２のセットの中の１つのパッドを通して該テスト回路にアクセスすることによってパッケージングの前に該テスト回路をテストすることができ、
該方法は、該テスト回路の入力／出力端子を該第１のセットの１つのパッドに選択的に結合することと、該テスト回路の入力／出力端子を介して該テスト回路上でテストを実施して該集積回路から電気信号を得ることと、該電気信号の特性を判定することとを含む、方法。
前記テスト回路が、入力信号を受信するように適応された少なくとも１つの入力端子と、前記電気信号が該入力信号に応答して生成される少なくとも１つの出力端子とを含み、前記方法が、該テスト回路の入力端子を前記第１のセットのそれぞれのパッドに選択的に結合することと、該テスト回路の出力端子を前記第１のセットのそれぞれのパッドに結合することとを含む、請求項２９に記載の方法。
前記テスト回路の各入力／出力端子が前記第１のセットのパッドに接続された場合、前記機能回路の入力／出力端子を該第１のセットのパッドから分離することと、前記テスト回路の各入力／出力端子が前記第１のセットのパッドから分離された場合、前記機能回路の入力／出力端子を該第１のセットのそれぞれのパッドに結合することとを含む、請求項２９に記載の方法。
前記集積回路が、それぞれが電気信号を入力または出力するように適応された入力／出力端子を有する複数のテスト回路を含み、前記方法が、該テスト回路の各々の入力／出力端子を前記第１のセットの第１のパッドに選択的に結合することを更に含む、請求項２９に記載の方法。
前記テスト回路の各々の入力／出力端子を前記第１のセットの第１のパッドに選択的に結合する工程が、該第１のセットのパッドのうちのサブセットのパッドに印加された信号のそれぞれのパターンを検出することによって、該テスト回路の１つを選択することと、該選択されたテスト回路の入力／出力端子を該第１のセットの第１のパッドに選択的に結合することとを含む、請求項３２に記載の方法。
前記選択されたテスト回路の入力／出力端子を前記第１のセットの第１のパッドに選択的に結合する前記工程が、前記第１のセットのサブセットのパッドに印加された所定の信号シーケンスを検出することと、該所定の信号シーケンスが検出された場合に、該テスト回路の入力／出力端子を該選択されたテスト回路に結合することとを更に含む、請求項３２に記載の方法。
前記機能回路が所定の動作電圧範囲内の論理レベルに応答し、前記選択されたテスト回路の前記入力／出力端子を前記第１のセットの第１のパッドに選択的に結合する前記工程が、該第１のセットのパッドを介して印加された動作電圧範囲を外れた電圧を検出することと、該動作電圧範囲を外れた電圧が検出された場合に該テスト回路の該入力／出力端子を該選択されたテスト回路に結合することとを更に含む、請求項３２に記載の方法。
前記テスト回路の前記入力／出力端子を前記第１のセットの１つのパッドに選択的に結合する前記工程が、前記第１のセットのサブセットのパッドに印加された所定の信号シーケンスを検出することと、該所定の信号シーケンスが検出された場合に、該テスト回路の該入力／出力端子を該第１のセットの１つのパッドに結合することとを更に含む、請求項２９に記載の方法。
前記機能回路が所定の動作電圧範囲内の論理レベルに応答し、前記テスト回路の前記入力／出力端子を前記第１のセットの１つのパッドに選択的に結合する前記工程が、該第１のセットのパッドを介して印加された該動作電圧範囲を外れた電圧を検出することと、該動作電圧範囲を外れた該電圧が検出された場合に該テスト回路の入力／出力端子を該第１のセットの１つのパッドに結合することとを含む、請求項２９に記載の方法。