JPS616859A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS616859A JPS616859A JP59127056A JP12705684A JPS616859A JP S616859 A JPS616859 A JP S616859A JP 59127056 A JP59127056 A JP 59127056A JP 12705684 A JP12705684 A JP 12705684A JP S616859 A JPS616859 A JP S616859A
- Authority
- JP
- Japan
- Prior art keywords
- buried layers
- collectors
- epitaxial layer
- region
- island
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバイポーラ型ＲＡＭの構造に関するものである
。
。
従来例の構成とその問題点
バイポーラ型記憶装置は高速化が進むディジタル信号処
理においては不可欠な要素である。このバイポーラ型記
憶装置はＭＯ８型記憶装置と較べ、速度の点では優って
いるが、消費電力、集積密度の点で劣るとされている。
理においては不可欠な要素である。このバイポーラ型記
憶装置はＭＯ８型記憶装置と較べ、速度の点では優って
いるが、消費電力、集積密度の点で劣るとされている。
第１図にバイポーラ型記憶装置における記憶セルの回路
図を示す。コレクタおよびベースが互いに交叉接続され
たマルチエミッタトランジスタ６゜６と、これらのマル
チエミッタトランジスタ６゜６０個々のコレクタに接続
される低抵抗９，１０とショットキバリアダイオード１
１．１２の直列接続体および高抵抗７，８で記憶セルが
構成され、ワード線１，２およびビット線３，４に接続
される。この記憶セルを集積回路化する場合には２０で
囲む部分が１つの島領域内に形成されその他の部分は別
の島領域内に形成される。したがって第１図の記憶セル
は２つの島領域で構成される。
図を示す。コレクタおよびベースが互いに交叉接続され
たマルチエミッタトランジスタ６゜６と、これらのマル
チエミッタトランジスタ６゜６０個々のコレクタに接続
される低抵抗９，１０とショットキバリアダイオード１
１．１２の直列接続体および高抵抗７，８で記憶セルが
構成され、ワード線１，２およびビット線３，４に接続
される。この記憶セルを集積回路化する場合には２０で
囲む部分が１つの島領域内に形成されその他の部分は別
の島領域内に形成される。したがって第１図の記憶セル
は２つの島領域で構成される。
第２図に集積回路における構成を示す。２ｏは第１図の
１つの島領域部分であり、２０’は他の島領域である。
１つの島領域部分であり、２０’は他の島領域である。
２０．２０’はマルチエミッタトランジスタ５．６のコ
レクタ領域にあたる。１４はトランジスタ５，６のベー
ス拡散領域であシ、このベース拡散領域と同一導電型の
領域を用いて高抵抗ＲＣ１，ＲＣ２を形成する。１５は
トランジスタ６．６のエミッタ領域であり、各エミッタ
領域はコンタクト窓１ｂを介して、配線層１８でそれぞ
れ接続される。１７はショットキバリアダイオード形成
用のコンタクト窓であり、配線層１日と島領域１３の半
導体層の接合面でショットキバリアダイオードＳＤ１．
Ｓｎ２が形成されると共に、島領域２０．２０′内に形
成された同一導電型埋込層１９を用いて低抵抗ＲＬ１．
ＲＬ２を形成している。
レクタ領域にあたる。１４はトランジスタ５，６のベー
ス拡散領域であシ、このベース拡散領域と同一導電型の
領域を用いて高抵抗ＲＣ１，ＲＣ２を形成する。１５は
トランジスタ６．６のエミッタ領域であり、各エミッタ
領域はコンタクト窓１ｂを介して、配線層１８でそれぞ
れ接続される。１７はショットキバリアダイオード形成
用のコンタクト窓であり、配線層１日と島領域１３の半
導体層の接合面でショットキバリアダイオードＳＤ１．
Ｓｎ２が形成されると共に、島領域２０．２０′内に形
成された同一導電型埋込層１９を用いて低抵抗ＲＬ１．
ＲＬ２を形成している。
この様に従来の記憶セルにおいては２つの島領域２０．
２０’を用いているため、この高閲の分離領域が必要で
あり又、各領域を配線するだめの配線領域が必要となり
、記憶セルを構成する面積が大きくなるため高密度集積
の妨げとなっている。
２０’を用いているため、この高閲の分離領域が必要で
あり又、各領域を配線するだめの配線領域が必要となり
、記憶セルを構成する面積が大きくなるため高密度集積
の妨げとなっている。
又、面積が大きなため、接合容量が犬きくなシ高速動作
のだめには大電流で駆動する必要があり消費電力も多く
なっている。
のだめには大電流で駆動する必要があり消費電力も多く
なっている。
したがって従来のバイポーラ型記憶装置においては高密
度および低消費電力化が困難であった。
度および低消費電力化が困難であった。
発明の目的
本発明は高密度低消費電力バイポーラ型の半導体記憶装
置を提供するものである。
置を提供するものである。
発明の構成
本発明は、バイポーラ型記憶装置において、エピタキシ
ャル層の比抵抗率とこのエピタキシャル層内に形成され
る同一導電型埋込層の比抵抗率の差が大きなことを利用
し、分離された１つのエピタキシャルの島領域内に、所
望の間隔を有し独立した１対の埋込層を形成し、この埋
込層に対応すル様各々マルチエミッタトランジスタを形
成し、１つの島内に分離領域が不要な記憶セルを構成す
ることにより、高密度、低消費電力化が可能なバイポー
ラ型記憶装置を実現するものである。
ャル層の比抵抗率とこのエピタキシャル層内に形成され
る同一導電型埋込層の比抵抗率の差が大きなことを利用
し、分離された１つのエピタキシャルの島領域内に、所
望の間隔を有し独立した１対の埋込層を形成し、この埋
込層に対応すル様各々マルチエミッタトランジスタを形
成し、１つの島内に分離領域が不要な記憶セルを構成す
ることにより、高密度、低消費電力化が可能なバイポー
ラ型記憶装置を実現するものである。
実施例の説明
第３図（ａ）に本発明の実施例におけるバイポーラ型記
憶装置の構成を示す。第３図（ｂ）は第３図（ａ）に示
す構成のＡ−Ａ’間断面構造図で、あり、第２図と同一
構成要素のものを同一番号で示している。
憶装置の構成を示す。第３図（ｂ）は第３図（ａ）に示
す構成のＡ−Ａ’間断面構造図で、あり、第２図と同一
構成要素のものを同一番号で示している。
１３は基板２１上に成長され分離領域２２で囲まれたエ
ピタキシャル層の島領域であり、この島領域１３の中に
同一導電型埋込層１９を互いに独立し、間隔を有して形
成する。この埋込層１９はマルチエミッタトランジスタ
のコレクタとして動作する。ここで互いのマルチエミッ
タトランジスタのコレクタ間はエピタキシャル層を介し
て接続されることになるがエピタキシャル層は比抵抗率
が大きいため、埋込み層１９の間隔を適当に選べばコレ
クタ間の抵抗は非常に大きな値となる。又、このマルチ
エミッタトランジスタの負荷は低抵抗ＲＬ１ 、ＲＬ２
とショットキバリアダイオードＳＤＩ、Ｓｎ２の直列体
となっておシ、信号振幅はほぼンヨヮトキバリアダイオ
ードＳＤ１．Ｓｎ２の順方向電圧となシ、この値は数百
ｍＶと小さな値であり、両コレクタ間の電位差はこの信
号振幅電圧となり、このコレクタ間に流れる電流は非常
に小さな値となるので、動作上は問題ない。１４はベー
ス拡散領域であシ、マルチエミッタトランジスタのベー
スおよび高抵抗ＲＣ１，ＲＣ２を形成すると共に、相対
するマルチエミッタトランジスタのベース、コレクタ間
の交叉接続を行うために、ベース拡散領域１４を相対す
る埋込層１９上まで延長し、ベース拡散領域１４と埋込
層１９上とにまたがる様酸化膜２３を開口したコンタク
ト窓１６を形成し、配線層１８で覆うことにより、交叉
接続を容易に行うことができる。
ピタキシャル層の島領域であり、この島領域１３の中に
同一導電型埋込層１９を互いに独立し、間隔を有して形
成する。この埋込層１９はマルチエミッタトランジスタ
のコレクタとして動作する。ここで互いのマルチエミッ
タトランジスタのコレクタ間はエピタキシャル層を介し
て接続されることになるがエピタキシャル層は比抵抗率
が大きいため、埋込み層１９の間隔を適当に選べばコレ
クタ間の抵抗は非常に大きな値となる。又、このマルチ
エミッタトランジスタの負荷は低抵抗ＲＬ１ 、ＲＬ２
とショットキバリアダイオードＳＤＩ、Ｓｎ２の直列体
となっておシ、信号振幅はほぼンヨヮトキバリアダイオ
ードＳＤ１．Ｓｎ２の順方向電圧となシ、この値は数百
ｍＶと小さな値であり、両コレクタ間の電位差はこの信
号振幅電圧となり、このコレクタ間に流れる電流は非常
に小さな値となるので、動作上は問題ない。１４はベー
ス拡散領域であシ、マルチエミッタトランジスタのベー
スおよび高抵抗ＲＣ１，ＲＣ２を形成すると共に、相対
するマルチエミッタトランジスタのベース、コレクタ間
の交叉接続を行うために、ベース拡散領域１４を相対す
る埋込層１９上まで延長し、ベース拡散領域１４と埋込
層１９上とにまたがる様酸化膜２３を開口したコンタク
ト窓１６を形成し、配線層１８で覆うことにより、交叉
接続を容易に行うことができる。
１６はエミッタ領域、１７はショットキバリアダイオー
ド形成用コンタ２ト窓であり、第２図と同一動作を行う
。
ド形成用コンタ２ト窓であり、第２図と同一動作を行う
。
発明の詳細
な説明した様に本発明によれば、バイポーラ型記憶装置
において、記憶セルを分離された１つのエピタキシャル
層の島領域内に形成できるので、マルチエミッタトラン
ジスタ間の分離領域が不要となり、又、交叉接続される
相対するベース、コレクタのコンタクト窓を同一箇所に
設けることができるので配線領域が不要となるのでセル
面積が縮少でき高密度化が可能になると共に、容量が少
なくなるため、高速化、低消費電力化が可能となる０
において、記憶セルを分離された１つのエピタキシャル
層の島領域内に形成できるので、マルチエミッタトラン
ジスタ間の分離領域が不要となり、又、交叉接続される
相対するベース、コレクタのコンタクト窓を同一箇所に
設けることができるので配線領域が不要となるのでセル
面積が縮少でき高密度化が可能になると共に、容量が少
なくなるため、高速化、低消費電力化が可能となる０
第１図は記憶セルの回路図、第２図は記憶セル構成の従
来の概略平面パターン図、第３図（ａ）は本発明におけ
る記憶セル構成の一実施例の概略平面パターン図、第３
図（ｂ）は同（、）のＡ−Ａ′線断面図である。 １３・・・エビタギシャル島領域、１４・・・・ベース
拡散領域、１５・・・・・エミッタ拡散領域、１６・・
・・・コンタクト窓、１７・ ・ショットキバリアダイ
オード用コンタクト窓、１８・・・・・配線層、１９・
・・・・埋込層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
来の概略平面パターン図、第３図（ａ）は本発明におけ
る記憶セル構成の一実施例の概略平面パターン図、第３
図（ｂ）は同（、）のＡ−Ａ′線断面図である。 １３・・・エビタギシャル島領域、１４・・・・ベース
拡散領域、１５・・・・・エミッタ拡散領域、１６・・
・・・コンタクト窓、１７・ ・ショットキバリアダイ
オード用コンタクト窓、１８・・・・・配線層、１９・
・・・・埋込層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- コレクタとベースが交叉接続された１対のトランジスタ
により構成され、分離領域で囲まれた第１導電型エピタ
キシャル島領域内に所望の間隔を有し互いに独立した１
対の第１導電型埋込層を有すると共に、この埋込層上に
それぞれ形成されその一部を延長し相対する前記埋込層
上に達するよう形成された第２導電型拡散領域を有する
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127056A JPS616859A (ja) | 1984-06-20 | 1984-06-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127056A JPS616859A (ja) | 1984-06-20 | 1984-06-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616859A true JPS616859A (ja) | 1986-01-13 |
Family
ID=14950502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127056A Pending JPS616859A (ja) | 1984-06-20 | 1984-06-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616859A (ja) |
-
1984
- 1984-06-20 JP JP59127056A patent/JPS616859A/ja active Pending
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