JPH025294A

JPH025294A - 高速バイポーラメモリセル

Info

Publication number: JPH025294A
Application number: JP1004553A
Authority: JP
Inventors: Wong Thomas S Wai; トーマス　シン　ウェイ　ウォン
Original assignee: Synergy Semiconductor Corp
Current assignee: Microchip Technology Inc
Priority date: 1988-01-11
Filing date: 1989-01-11
Publication date: 1990-01-10
Anticipated expiration: 2013-05-25
Also published as: DE68921770D1; EP0324580A2; JP2755979B2; DE68921770T2; EP0324580A3; EP0324580B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の分野〕本発明は、一般的にはバイポーラメモリセルに関し、特
定的には書込み速度特性を改善するために負荷を切替え
るバイポーラメモリセルに関する。

〔発明の背景〕

バイポーラメモリセルは、低電流スタンバイモードで情
報を記憶し、より大きい電流モードで情報をセルに書込
み或はセルから読出すことができる回路である。

多くの電流バイポーラメモリセルは、第１図に示すトラ
ンジスタ２．４のように、ラッチとして動作する一対の
交叉結合されたマルチエミッタトランジスタからなる。

これらのトランジスタのベース６．８は互に相手のコレ
クタ１０．１２に交叉結合されている。各トランジスタ
の第１エミツタ１４．１６はスタンバイ電流ドレインラ
イン１７に接続されている。一方のトランジスタの第２
エミツタ１８は第１ビツトライン２０に接続され、第２
のトランジスタ４の第２エミツタ２２は第２ビツトライ
ン２４に接続されている。両トランジスタのコレクタは
、負荷ＰＮＰ　）ランリスク２８及び３０を通して列選
択ライン２６にも接続されている。

この負荷は、低電流スタンバイモード及び大電流読出し
／書込みモードの両モードにおける合理的なセル差動電
圧を維持するのに必要は非線形抵抗を実現する。ＩＥＤ
Ｍ８６の４６８〜４７１ページに所載のオギウエ、オダ
カ、イヮブチ及びウチダの論文「高速ＥＣＬ　　ＲＡＭ
のための技術改良」に述べられている先行技術負荷配列
においては、ＰＮＰ　トランジスタを負荷として利用す
る公知の配列が示されている。第１図にも示されている
この配列に使用されている第１及び第２のＰＮＰトラン
ジスタ２８．３０のエミッタ３２．３４ハ選択ライン２
６に接続されている。第１のＰＮＰトランジスタのコレ
クタ３６は第１のマルチエミッタトランジスタ２のベー
ス６、第２のＰＮＰトランジスタ３０のベース３８、及
び第２のマルチエミッタトランジスタ４のコレクタ１０
に接続されている。第２のＰＮＰトランジスタ３０も同
じように接続されている。この配列においては、セルの
何れかの半分がＳＣＲランチ、即ち一般にサイリスクラ
ッチと呼ばれているラッチとして動作する。これは、Ｐ
ＮＰ及びＮＰＮ）ランリスクのコレクタ・ベース領域が
飽和している時にＰＮＰトランジスタ内の拡散容量の形
状で大量の電荷を蓄積することが特徴である。このセル
デバイスは、以下に説明する他の先行技術デバイスと同
様に、ＰＮＰのベース領域及びマルチエミッタＮＰＮト
ランジスタのコレクタ領域における基本的な電荷蓄積問
題を特徴としている。蓄積電荷はセルのエピタキシャル
（ｅｐｉ）領域に発生する。この電荷蓄積のために、書
込みパルス巾は長くなり、セルの書込み恢復時間が長く
なる。反対のデータをセル内に書込むためには、マルチ
エミッタトランジスタのｅｐｉ或はコレクタ領域内に注
入された正孔をセルの遮断されつつある側から除去し、
セルの導通しつつある即ち書込まれつつある側へ供給し
なければならない。

この電荷蓄積を解消する第２図に示す別の方法では、負
荷がショットキダイオード４０，４２によって与えられ
る。各ショットキダイオードは３００〜５００オームの
抵抗４４．４６と直列に、各２０に〜１００にオームの
抵抗４８．５０と並列に接続されている。スタンバイモ
ードにおいてはセル１００にオームの抵抗を使用してラ
ッチを保持し、読取りは３００オームの抵抗を通して行
われる。半セルを読取る場合には、１００Ｋオームの抵
抗は透明となる。このセルは高速書込み時間を提供する
が、アルファ粒子に対して鋭敏である。

アルファ粒子に対する免疫性は高速ＲＡＭにおける絶対
的な要求である。アルファ粒子は、高速ＲＡＭの製造に
使用されている殆んどどの材料からも到来する。−時ア
ルファ粒子は高速ＲＡＭを取付けるために使用されるセ
ラミックから到来するものと考えられた。従ってその解
決策としてダイをポリイミドで厚く被膜することが企て
られた。

後になってアルファ粒子はＲＡＭを製造するために使用
されるアルミニウム或は他の材料内で発生可能であるこ
とが立証された。アルファ粒子が製品を作る材料内で発
生することから、その解決策は部品自体の設計に求めな
ければならない。歴史的には、アルファ粒子に不感とな
るように設計された部品は、また書込みを比較的困難な
らしめる。

ＲＡＭの速度を最高にするためにはこの欠陥を打破する
必要がある。このアルファ粒子問題を打解する努力を第
３図に示す。これは前記オギウエの論文から取ったもの
である。この設計では、大きいタンタル酸化物Ｔａ、Ｏ
，のコンデンサ５２．５４を各ショットキダイオードに
並列に配置しである。

しかしこの設計は、極めて大きいスタンバイ電流及びコ
ンデンサ５２．５４の集積を必要とする欠陥がある。

この欠陥を打破するためのより最近の努力は第４図に示
す合衆国特許筒４，５８０，２４４号に開示されている
。この設計においては、ＰＮＰ負荷トランジスタ２８．
３０のコレクタ・ベース接合は逆モードで動４作するＮ
ＰＮ）ランリスタ５６．５８によってクランプされてい
る。即ち、各トランジスタ５６．５８０ベースはコレク
タに接続されていてダイオードとして作用する。このＮ
ＰＮトランジスタ５６．５８は組合わされたラテラルＰ
ＮＰ　）ランリスタ２８．３０から電流を盗むように機
能し、実効的にベース電流を奪ってこのトランジスタの
βを低下させる。従ってこの設計によれば蓄積される電
荷は減少し、書込みが容易となる。換言すれば、第４図
の回路は実質的にβ低下機能であり、基本的にはＰＮＰ
エミッタの放出効率を低下させることになる。しかし、
動作させるためにはＳＣＲがセルをラッチし続けなけれ
ばならないことから、電荷蓄積問題は残る。

以上の如（、スタンバイモードではトリクル電流が注入
されてアルファ粒子に対する耐性を有し、より大きい読
取り電流を用いる読出し中には書込みが容易となるよう
に区別可能なメモリセルが必要とされている。

〔発明の概要〕

従って本発明の目的は、改善されたＥＣＬメモリセルを
提供することである。

別の目的は、書込みパルス巾を短かくするメモリセルを
提供することである。

更に別の目的は、マルチエミッタトランジスタが、セル
がスタンバイである時にはＰＮＰによって負荷されてア
ルファ粒子に対して不惑となり、またセルが滑動してい
る時には異なる形態で効果的に機能することによりセル
が読取られつつある時に書込みが容易となるようなセル
を提供することである。

特に、本発明の目的は、ＰＮＰ負荷セルとダイオード負
荷セルの両特性を組合せて高速書込み時間とアルファ粒
子に対する免疫性の両者を達成することである。

要約すれば、第５図に示すようにベースを他方のコレク
タに交叉結合して典型的なラッチを形成している第１及
び第２のマルチエミッタＮＰＮトランジスタを具備する
切替え負荷ダイオードセルを開発した。ＰＮダイオード
の陽極は負荷抵抗を通して選択ラインに結合され、陰極
は組合わされている各マルチエミッタトランジスタのコ
レクタに結合されている。ＰＮタイオードに組合わされ
ている寄生ラテラルＰＮＰ　）ランリスタのエミッタは
同一の負荷抵抗を通して選択ラインに結合され、コレク
タは組合わされているマルチエミッタトランジスタのベ
ースに接続されている。約５００Ｄの比較的低い抵抗負
荷が、寄生ラテラルＰＮＰトランジスタのエミッタ及び
ＰＮダイオードの陽極の共通節と選択ラインとの間に接
続されている。

これによって切替え負荷式ダイオードセルが完成する。

本発明は、部分的に、寄生ＰＮＰのβは電流と共に大き
く減衰すること、及びコレクタ電流が流れない場合のＰ
ＮＰのβ（βｐ）がほぼ０に近い微小であれば寄生ＰＮ
Ｐ　トランジスタはＰＮダイオードと何等異ならないこ
とを基礎としている。

設計目標は、大電流（読取り電流）時βｐを極めて小さ
く減少させてβ積（βｐ×βＮ）を１よりも小さくする
ことである。スタンバイモードにおいてスタンバイ電流
のみが何れかのマルチエミッタトランジスタのスタンバ
イエミッタを流れ、βｐ×β□７゜は１よりも溝かに大
きくなる。従って小さいスタンバイ電流の場合にはセル
はＰＮＰ負荷セルと全く同じように作用する。しかしセ
ルが読取られている時にはセルは実効的にダイオード負
荷セルを用いた抵抗となる。

上記設計目標はＰＮＰのβが電流と共に大きく減少する
という知識に基いて実現される。加えて、セルがスタン
バイにある時には約１乃至１０μＡとすることが好まし
い電流がスタンバイエミッタを通して流れる。読取りモ
ードを望む場合、０．５乃至１ｍＡであることが好まし
い読取り電流を他のエミッタを通して流す。エミッタの
機能が異なるために異なるβを持たせることが可能なマ
ルチエミッタトランジスタを使用する。これらのβを得
るために、低βの読取りエミッタに対してはベース巾を
厚（する及びドーピングを高目にするのに両方或は何れ
か一方を行い、高βのスタンバイエミッタに対してはベ
ース巾を薄くする及びドーピングを低目にする両方或は
何れか一方を行う。この変化は外側の即ち読取りエミッ
タのためのベースを限定する領域内に局部的に注入する
ことによって達成できる。この高低β法を用いることに
より、β積に関する要求は極めて容易に実現される。

この設計の長所は、セル内にトリクル電流が流れるセル
の休眠（データ保持）中には耐アルファ性であり、また
セルを読取り中には書込みを容易にするように効率的に
セルに差異を与えることである。この設計によれば、読
取り中のＮＰＮ及びＰＮＰは実効的に飽和せしめられる
ことはない。

即ち読取りモード中にＰＮＰ及びＮＰＮのコレクタ・ベ
ース接合のｅｐｉｉｆＪｆ域は電荷を蓄積せず、また飽
和しない。この機能は、ＰＮＰのβが大きい電流で大き
く低下すること、及びそれが本質的に異なるβを有する
２つのＮＰＮ　）ランリスタと効果的に共働することの
結果である。もし充分な電流をビットラインに流せば、
βは２つのβの積（βｐ×βＮ）が１よりも小さくなる
点まで低下し、ＰＮＰ及びＮＰＮトランジスタは飽和せ
ず、電荷は蓄積されず、書込みは容易に遂行される。

飽和していないＰＮＰ　トランジスタと直列に５００Ｄ
の抵抗を設けることにより、読取り及び書込みの目的に
対してセルは見掛は上ＰＮダイオー゛ド負荷セルの観を
呈する。

ＰＮＰ　トランジスタと組合わせた効率的な書込み動作
に不可欠なβの低下が、スタンバイ用エミッタベースよ
りも厚いベース巾及び高いドーピングの両方或は何れか
一方を行ったビットラインエミッタを設けることによっ
て達成されることに注目されたい。溝かに大きい読取り
／書込み電流が供給される低βビットラインエミッタを
設けた結果、読取り／書込み中のＰＮＰのβとＮＰＮの
βとの積は１よりも小さ（なる。

本発明の目的、特色及び長所は、添附図面に基く以下の
説明から明白になるであろう。

〔実施例〕

第５図に示す本発明によるメモリセルはモノリシック集
積回路として製造するのに適している。

バーチカルＮＰＮトランジスタ７２のエミッタ７０はス
タンバイ電流ドレインライン７４に接続されている。こ
のスタンバイ電流ドレインライン７４には公知の技法の
ように電流源７６が接続されている。マルチエミッタト
ランジスタ７２の読取りエミッタ７８はビットライン８
０に接続されている。セルの他方のマルチエミッタトラ
ンジスタ８２も第１及び第２のエミッタ８４．８６を含
む。スタンバイエミッタ８４もスタンバイ電流ドレイン
ライン７４に接続され、読取りエミッタ８６は別のビッ
トライン８８に接続されている。

ＰＮダイオード２００の陰極はＮＰＮトランジスタ８２
のコレクタに接続されている。ＰＮダイオード２００の
陽極は抵抗１００　（その値は好ましくは約５００Ｄ）
を通して選択ライン１０２に接続されている。ＮＰＮト
ランジスタ８２のベース９０はＰＮＰ寄生トランジスタ
９４のコレクタ９２に接続されている。マルチェミ７り
ＮＰＮ　トランジスタ８２のコレクタ９６はＰＮＰ寄生
トランジスタ９４のベース９８に接続され、ＰＮＰ寄生
トランジスタ９４のエミッタ９９はＰＮダイオード２０
０の陽極に接続されている。マルチエミッタＮＰＮ　）
ランリスタ８２のベース９０は、寄生ＰＮＰ　Ｉ−ラン
リスタ９４のコレクタ９２の他に、この技術においては
公知の交叉結合型にマルチエミッタＮＰＮ　トランジス
タフ２のコレクタ１０４にも接続されている。このコレ
クタ１０４は寄生ラテラルＰＮＰ　）ランリスタ１０８
のベース１０６と、ＰＮダイオード２１０の陰極とにも
接続されている。マルチエミッタバーチカルＮＰＮトラ
ンジスタフ２のベースは寄生ＰＮＰ　Ｉ−ランリスタ１
０８のコレクタ１１２に接続され、寄生ＰＮＰトランジ
スタ１０８のエミッタ１１４はＰＮダイオード２１０の
陽極に接続され、また負荷抵抗１１６　（その値は好ま
しくは５００Ｄ）を通して選択ライン１０２に接続され
ている。

この技術においては公知の如く、ビットライン８８に論
理低信号が現われ、プツトライン８０に論理高信号が現
われると、ベースに印加される電圧の関係からマルチエ
ミッタＮＰＮ）ランリスタ８２がオンとなり、セルの他
の半分のＮＰＮ　トランジスタ７２がオフとなる。ビッ
トライン８８及び８０の低及び高信号が除かれると、オ
ンとなっているＮＰＮ）ランリスタ８２のスタンバイエ
ミッタ８４を通る電流源７６からの小電流によってラン
チ状態が維持される。ビットライン８８及び８０上の信
号が反転すると、即ちビットライン８８が高信号となり
、ビットライン８０が低信号になると、トランジスタ８
２がオフとなりトランジスタ７２がオンとなる。これら
の高及び低信号が除かれると、オン状態のトランジスタ
７２のエミッタ７０を通る電流源７６からの小電流によ
ってラッチ状態が維持される。

本発明の長所は第６Ａ図及び第６Ｂ図からより明白にな
る。これらの図面は、バーチカルＮＰＮトランジスタ７
２、ＰＮダイオード２１０とその寄生ラテラルＰＮＰ　
ｌ−ランリスタ１０８、及び抵抗１１６を含む半セルが
どのように新規な構造内にモノリシックに集積されて高
速書込みパルス巾を受入れるかを示す、第６Ａ図に示す
ように、この集積構造はＰ−シリコンサブストレート１
２０から製造し始める。バーチカルデバイスのための埋
没コレクタとして機能するＮ゛埋没層１２２をサブスト
レート１２０内に形成し、Ｎ−エピタキシャル層１２４
をＮ″″埋没層１２２に成長させる。

抵抗１１６、ラテラルＰＮＰ　）ランリスタ１０８及び
バーチカルＮＰＮトランジスタ７２は図示のように互に
隣接させて配置する。モノリシック集積回路のこの部分
は酸化物或は溝１２８．１３０によって残余のチップか
ら電気的に絶縁する。第６Ａ図及び第６Ｂ図から、当業
者ならばこれらのデバイスを形成するために種々の拡散
及び注入が使用されていることは理解されよう。このプ
ロセスの詳細に関しては１９８８年４月１１日に合衆国
に同時出願され受理されたし、ボラック及びＧ。

ブラウンの出願“高性能バイポーラ構造”　（合衆国一
連番号１８０．６２６号）を参照されたい。

詳述すれば、抵抗１１６は領域１１６の領域において珪
化物層１３２．１３４の一部を省くことによって限定さ
れる。この抵抗１１６は導電性珪化物Ｎ１３４を通して
ＰＮダイオード２１０の陽極と寄生ラテラルＰＮＰ　ｔ
−ランリスタ１０８のエミッタ１１４．とに接続される
。この寄生陽極と工ミッタを限定するＰ領域１３６はＰ
ポリ層１３８外に硼素拡散によって形成する。寄生ラテ
ラルトランジスタ１０８のベース領域１０６はエミッタ
領域１３６に隣接して存在する。ＰＮＰ　トランジスタ
のベース接触を与えるＮｉ１ｆ域１４０．２４０．２５
０はＮポリ領域１４２．２４２．２５２外に砒素拡散に
よって形成する。このベース領域１０６が２エミツタバ
ーチカルＮＰＮ　トランジスタフ２のコレクタ領域１０
４及び１２４に共通であって、必要な接続を行っている
ことが解除できるよう　（第５図をも参照されたい）。

寄生ＰＮＰトランジスタ１０８のコレクタ領域１１２及
び１１０ＤはＰＮＰエミッタ１３６と同じようにして形
成され、マルチエミッタトランジスタ７２のスタンバイ
エミッタ７０及びデータ読取りエミッタ７８のベース領
域１１０ＳＢ及び１１０Ｄに接続されている。これらの
ベース領域（ＩＩＯ３ＢＢ及びｌｌ０Ｄ）は共にＰ型材
料を局部的に注入して形成し、そのイオン注入量及びエ
ネルギは異なるβを与えるべく変化させる。このデバイ
スを機能させるために重要である変更されたβを得るた
めに、データエミッタ７８のベース深さはスタンバイエ
ミッタ７０に組合わされたベースよりも充分に厚い、即
ち深いことは明白であろう。（変形として、これは、デ
ータエミッタ領域７８の下方のベースのドーピングをス
タンバイエミッタ７０の下方のベースよりも高くするこ
とによっても達成することができる。）エミッタ領域７
０．７８への接触は、第６Ｂ図に示すようにＮポリ層１
４４．１４６を通して行われる。マルチエミッタトラン
ジスタ７２のベース領域への必要接触はＰポリ領域１４
８によって行われる。

前述の如く、第５図、第６Ａ図及び第６Ｂ図に示す回路
はＰＮＰ負荷セル及びダイオード負荷セルの混合特性を
呈する。第６Ａ図から明らかなように、マルチエミッタ
トランジスタ７２のエミッタ７０．７８は内側エミッタ
７８のベース１１０Ｄを、薄いベースｌｌ０３Ｂを有す
る外側エミッタ７０よりも厚くすることによって異なる
βを与えである。外、側エミッタ７０はその薄いベース
１１０３Ｂと共に高いβを有している。２つのトランジ
スタが実質的に異なるβを有し、または寄生ＰＮＰ　）
ランリスタｌｏ８及びエミッタ７８を有するＮＰＮ　ト
ランジスタのβが大電流において大きく低下することか
ら、読取り及び書込みモードにおいてビットラインに充
分な電流を提供する（好ましくは１ｍＡの選択値）こと
によってＮＰＮのβと寄生ＰＮＰのβとの積は１よりも
小さくなる。従って、寄生ＰＮＰ　）ランリスタ１０８
おＮＰＮトランジスタ７２が飽和することはないので書
込みは容易である。飽和していない寄生ラテラルＰＮＰ
　トランジスタ１０８のエミッタ１１４と直列に５００
Ｄの抵抗１１６が存在しているので、ＮＰＮ　トランジ
スタフ２に直列にＰＮダイオードが負荷されるためこの
セルに容易に書込むことができる。

第５図に２００及び２１０で示されているＰＮダイオー
ドは、第７図に示す構造の何れかを用いて第６Ａ図の構
造内に組込むことが可能である。

例えば第７Ａ図は、Ｎｅｐｉ層１２層内２４内されたＰ
−型領域１５２上に金属の接触１５０を付加することに
よってＰＮダイードを形成している。

第７Ｂ図においてはＰ−型領域１５２上にＰ゛ポリ領域
１５４を用いてダイオードを限定する。第７Ｃ図におよ
てはＰ領域１５２及びＮ″領域１５６上に金属接触１５
０を設けて反転トランジスタのＰＮダイオードを形成さ
せている。これらの何れの構造も第６Ａ図及び第６Ｂ図
に示す製品及びプロセスと矛盾することはない。

以上の説明から、より速い書込み時間に対して改善され
た書込み特性を有し、より速い書込み恢復時間を有し、
そしてアルファ粒子に対して高度に不感のバイポーラメ
モリセルが提供されることが理解されよう。当業者なら
ば本明細書から上述の実施例に多くの変更が考案可能で
あろう。

本発明の他の改良は、本明細書から当業者には明白とな
る実施例の変更である。従って本発明は特許請求の範囲
によってのみ限定されるものである。

【図面の簡単な説明】

第１図、第２図、第３図及び第４図は、メモリセルに対
する先行技術の解決法を示す回路図、第５図は、本発明
の好ましい実施例の回路図、第６図は、セルの半分の部
分断面図、第７図は、第６図の構造内に採用できるＰＮダイオード
の概要図である。２．４，７２．８２・・・マルチエミッタＮＰＮトラン
ジスタ１４．１６．７０．８４・・・第１　（スタンバイ）エ
ミッタ１７．７４・・・スタンバイ電流ドレインライン１８．
２２．７８．８６・・・第２（読取り）エミッタ２０．８８・・・第１ビツトライン２４．８０・・・第２ビツトライン２６．１０２・・・列選択ライン２８．３０・・・負荷ＰＮＰ　）ランリスタ４０．４２
・・・ショットキダイオード４４．４６，１００．１１
６・・・負荷抵抗５２．５４・・・コンデンサ５６．５８・・・ＮＰＮ　トランジスタフ４　　　・・
・電流源９４．１０８・・・寄生ＰＮＰ　）ランリスタ１２０・
・・Ｐ−シリコンサブストレート１２２・・・Ｎ＋層１２４・・・Ｎ−層１２８．１３０・・・酸化物或は溝１３２．１３４・・・珪化物層１３６・・・Ｐ領域１３８．１４８・・・Ｐポリ層１４０．２４０．２５０・・・Ｎ領域１４２．２４２．２５２・・・Ｎポリ領域１４４．１４
６・・・Ｎポリ層１５０・・・金属層１５２・・・Ｐ−領域１５４・・・Ｐ９ポリ層１５６・・・Ｎ１領域手続補正書（方式）％式％ ■、事件の表示平成１年特許願第４５５３号２、発明の名称高速バイポーラメモリセル３、補正をする者事件との関係出願人４、代理人５、補正命令の日付平成１年４月２５日願書に最初に添付した図面（第６．７図）の浄書（内容に変更なし）

Claims

【特許請求の範囲】

（１）交叉結合された第１及び第２のマルチエミッタト
ランジスタと、第１のマルチエミッタトランジスタ状態に依存してＰＮ
ダイオード或は寄生ＰＮＰトランジスタの何れかと抵抗
との直列回路を、選択ラインと第１のマルチエミッタト
ランジスタのベース及びコレクタ及び第２のマルチエミ
ッタトランジスタのコレクタの両方との間に挿入する第
１の手段と、第２のマルチエミッタトランジスタの状態に依存してＰ
Ｎダイオード或は寄生ＰＮＰトランジスタの何れかと抵
抗との直列回路を、選択ラインと第２のマルチエミッタ
トランジスタのベース及びコレクタ及び第１のマルチエ
ミッタトランジスタのコレクタの両方との間に挿入する
第２の手段、とを有するバイポーラメモリセルであって、陰極が第１
のマルチエミッタトランジスタに接続され、陽極が前記
抵抗を通して選択ラインに接続されている第１のＰＮダ
イオードと、陰極が第２のマルチエミッタトランジスタ
に接続され、陽極が前記抵抗を通して選択ラインに接続
されている第２のＰＮダイオードを具備する改善されたバイポーラメモリセル。
（２）第１及び第２の各ＰＮダイオードは、コレクタ及
びベースが第１及び第２のマルチエミッタトランジスタ
に接続されエミッタが抵抗を通して選択ラインに接続さ
れている寄生ＰＮＰトランジスタを含む請求項（１）記
載の改善されたバイポーラメモリセル。
（３）抵抗の値は約５００Ｄである請求項（１）記載の
改善されたバイポーラメモリセル。
（４）第１及び第２の各マルチエミッタトランジスタは
第（１）及び第（２）のエミッタを含み、第１及び第２
の各エミッタは各トランジスタの異なるベース巾及びベ
ースドーピングと組合わされて各マルチエミッタトラン
ジスタ内に異なるベータを効果的に達成している請求項
（１）記載の改善されたバイポーラメモリセル。
（５）各マルチエミッタトランジスタは分離したビット
ラインに接続されている第１のエミッタと両マルチエミ
ッタトランジスタの第２のエミッタに共通のスタンバイ
電流ドレインラインに接続されている第２のエミッタと
を含み、各エミッタは異なるベース巾及びベースドーピ
ングと組合わされ、各トランジスタの第１のエミッタは
厚目のベース巾及び高目のドーピングと組合わされて低
いベータを呈し、各トランジスタの第２のエミッタは薄
目のベース巾及び低目のドーピングと組合わされて高い
ベータを呈し、読取り及び書込みモード中には各ビット
ラインエミッタトランジスタのベータと寄生ＰＮＰトラ
ンジスタベータとの積が１より小さくなり、ビットライ
ンが選択された時には抵抗が効果的にマルチエミッタト
ランジスタに直列に結合される請求項（２）記載の改善
されたバイポーラメモリセル。