JPS61150266A - 改良されたバイポーラメモリ素子 - Google Patents
改良されたバイポーラメモリ素子Info
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- JPS61150266A JPS61150266A JP60286859A JP28685985A JPS61150266A JP S61150266 A JPS61150266 A JP S61150266A JP 60286859 A JP60286859 A JP 60286859A JP 28685985 A JP28685985 A JP 28685985A JP S61150266 A JPS61150266 A JP S61150266A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
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- Semiconductor Memories (AREA)
- Saccharide Compounds (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
発明の分野
この発明はアルファ粒子によって誘起されるソフトエラ
ーから保護された集積回路メモリ素子に関する。
・ 背景技術 フリップフ、ロツプ回路を形成する交差結合トランジス
タからなる、集積、回路、内のメモリセルは、集積回路
構造に衝突するアルファ粒子（アルフ、アー衝突）によ
って発生される寄生電、荷に起因するソフトエラーを受
けやすい。集積回路のパッケージングに用いられるセラ
ミックか、ら来ることもある、こ、のよう５なアルファ
粒子、はそれらのエネルギの、ロスの些めにアルファ粒
子の入射径路に電子・ホールの対を発生する。これらの
電子・ホールの対１よ寄生ｗｉ音雷電流発生するかもし
れ、ず、これはメモリセルのフリツプフロツプ回路のオ
・フトランジ、スタをオンにする結果となりソフトエラ
ーを生じるかも駿れ、ない。 、 ４
、 。
ーから保護された集積回路メモリ素子に関する。
・ 背景技術 フリップフ、ロツプ回路を形成する交差結合トランジス
タからなる、集積、回路、内のメモリセルは、集積回路
構造に衝突するアルファ粒子（アルフ、アー衝突）によ
って発生される寄生電、荷に起因するソフトエラーを受
けやすい。集積回路のパッケージングに用いられるセラ
ミックか、ら来ることもある、こ、のよう５なアルファ
粒子、はそれらのエネルギの、ロスの些めにアルファ粒
子の入射径路に電子・ホールの対を発生する。これらの
電子・ホールの対１よ寄生ｗｉ音雷電流発生するかもし
れ、ず、これはメモリセルのフリツプフロツプ回路のオ
・フトランジ、スタをオンにする結果となりソフトエラ
ーを生じるかも駿れ、ない。 、 ４
、 。
アシン３ア衝、突の問題は押込コレクタ層をベースから
分離しているエピタキシャルシリコン層の厚さおよび／
または抵抗率を減じることにより減じられる、または解
消されることが知られており、これはコレクタ−ベース
容量を有効に高める。コレクタ−ベース容量の増加はメ
モリセルの時定数を増加させ、したがって、メモリセル
の７リツプフロツプ回路が一方の安定した状態１から他
の状態へ反転するために必要とされる時間が増加される
。
分離しているエピタキシャルシリコン層の厚さおよび／
または抵抗率を減じることにより減じられる、または解
消されることが知られており、これはコレクタ−ベース
容量を有効に高める。コレクタ−ベース容量の増加はメ
モリセルの時定数を増加させ、したがって、メモリセル
の７リツプフロツプ回路が一方の安定した状態１から他
の状態へ反転するために必要とされる時間が増加される
。
これは瞬間的でありがちなアルファ粒子によって発生さ
れた寄生電荷に対する回路の免疫性を増加させる。。
れた寄生電荷に対する回路の免疫性を増加させる。。
しかしながら、この容量の増加はエピタキシャル層の修
正□の結果増加された時定数のために論理回路、部分を
スローダウンすること・によ、っ・で、集積回路構造ま
たはチップの性能を低下させる。
正□の結果増加された時定数のために論理回路、部分を
スローダウンすること・によ、っ・で、集積回路構造ま
たはチップの性能を低下させる。
加藤等の米国特許第４．．３１４．．３５９号は、イオ
ン注入された砒素を有する集積回路構造のメモリ部分の
、みにおけるＮ２＋埋込コレクタ層の選択的な淵いドー
ビ、ングによっ１、てこの・間・題に取組んでいる。こ
れは埋込層上の領域の１オ・−ドドープをも−〇− たらし、コレクタ−ベースの間隙を減じ、それによって
メモリセル区域のみでコレクタ−ベース間容量を増加さ
せる。
ン注入された砒素を有する集積回路構造のメモリ部分の
、みにおけるＮ２＋埋込コレクタ層の選択的な淵いドー
ビ、ングによっ１、てこの・間・題に取組んでいる。こ
れは埋込層上の領域の１オ・−ドドープをも−〇− たらし、コレクタ−ベースの間隙を減じ、それによって
メモリセル区域のみでコレクタ−ベース間容量を増加さ
せる。
しかしながら、シリコン内に欠陥を生じさせることなし
にイオン注入シリコン上にエピタキシャルシリコンを成
長させるのは困難である。さらに、外方拡散またはオー
トドーピングは容量の正確な所望のレベルを獲得するよ
う制御ｌ′？ｊることが困難である。もしも領域が十分
にドープされない、すなわち、外方拡散が十分でないと
、容量の増加は所望の増加した時定数を獲得するのに十
分でなく、セルは依然としてアルファ粒子からのフット
エラーを受けやすい。他方で、もしも外方拡散が大きい
とドーパントのいくらかは上方の能動ベース領域に入り
込み、トランジスタのベータを増加させるかもしれない
。
にイオン注入シリコン上にエピタキシャルシリコンを成
長させるのは困難である。さらに、外方拡散またはオー
トドーピングは容量の正確な所望のレベルを獲得するよ
う制御ｌ′？ｊることが困難である。もしも領域が十分
にドープされない、すなわち、外方拡散が十分でないと
、容量の増加は所望の増加した時定数を獲得するのに十
分でなく、セルは依然としてアルファ粒子からのフット
エラーを受けやすい。他方で、もしも外方拡散が大きい
とドーパントのいくらかは上方の能動ベース領域に入り
込み、トランジスタのベータを増加させるかもしれない
。
したがって、簡単な、容易に制御される、かつシリコン
結晶の欠陥を生じない態様で、回路の論理部分の性能を
低下させることなく回路のメモリセル部分がアルファ衝
突から保護される、集積回路構造を提供することが所望
される。
結晶の欠陥を生じない態様で、回路の論理部分の性能を
低下させることなく回路のメモリセル部分がアルファ衝
突から保護される、集積回路構造を提供することが所望
される。
発明の要約
したがってこの発明の目的は、構造に衝突するアルファ
粒子の影響に対して実質的に免疫的な集積回路メモリ構
造を提供することである。
粒子の影響に対して実質的に免疫的な集積回路メモリ構
造を提供することである。
この発明の別の目的は、構造内の関連の論理回路の速度
を低下することなしに、構造に衝突するアルファ粒子の
影響に対して実質的に免疫的な集積回路メモリ構造を提
供することである。
を低下することなしに、構造に衝突するアルファ粒子の
影響に対して実質的に免疫的な集積回路メモリ構造を提
供することである。
この発明のさらに他の目的は、構造内のｒＰｌ運の論理
回路の速度を低下させることなしに、゛構造に衝突する
アルツー粒子の影響に対して実質的に免疫的であり、集
積回路構造のメモリ部分内のベース−コレクタ容量が構
造の論理部分の容量を増加させることなしに選択的に増
加される、集積回路メモリ構造を提供することである。
回路の速度を低下させることなしに、゛構造に衝突する
アルツー粒子の影響に対して実質的に免疫的であり、集
積回路構造のメモリ部分内のベース−コレクタ容量が構
造の論理部分の容量を増加させることなしに選択的に増
加される、集積回路メモリ構造を提供することである。
この発明のさらに別の目的は、構造のメモリ領域内のみ
゛で埋込層上のエピタキシャル層の少なくとも一部を選
択的に除去することにより、シリコン結晶内に結果とし
て欠陥の形成を生じることなく、かつ回路構造の論理部
分の性能を低下させることなしに、メモリトランジスタ
のベースとコレクタ間の間隙を十分に減じ、結果として
コレクタ−ベース容量の所望の増加をもたらす量まで欠
乏部の幅を減少させるような簡単かつ容易に制御され・
る態様で、集積回路構造のメモリ部分を構造に衝突する
粒子の影響から選択的に保護することである。
゛で埋込層上のエピタキシャル層の少なくとも一部を選
択的に除去することにより、シリコン結晶内に結果とし
て欠陥の形成を生じることなく、かつ回路構造の論理部
分の性能を低下させることなしに、メモリトランジスタ
のベースとコレクタ間の間隙を十分に減じ、結果として
コレクタ−ベース容量の所望の増加をもたらす量まで欠
乏部の幅を減少させるような簡単かつ容易に制御され・
る態様で、集積回路構造のメモリ部分を構造に衝突する
粒子の影響から選択的に保護することである。
この発明のこれらのおよび他の目的は以下の説明および
添付の図面から明らかになるであろう。
添付の図面から明らかになるであろう。
好ましい実施例の説明
この発明は論理トランジスタ内の従来のコレクタ−ベー
ス容量を緒持する一方で、メモリトランジスタ内のコレ
クタ−ベース容量の選択的増加によりアルファ衝突の影
響に対する高められた免疫性を提供する。構造のメモリ
部分のみでのこのような容量の増加は、論理部分で増加
された容量ほどには構造の速度に実質的に影響を及ぼさ
ないだろう。逆に、メモリセルのメモリ状態を変化させ
ることにより、アルファ衝突の影響は構造のメモリ部分
において論理部分におけるよりもより厳しい。したがっ
てアルファ衝突の影響からの構造のメモリ部分の選択的
保護は構造の性能の低下なしに改良されたバイポーラメ
モリセル構造を結果としてもたらす。
ス容量を緒持する一方で、メモリトランジスタ内のコレ
クタ−ベース容量の選択的増加によりアルファ衝突の影
響に対する高められた免疫性を提供する。構造のメモリ
部分のみでのこのような容量の増加は、論理部分で増加
された容量ほどには構造の速度に実質的に影響を及ぼさ
ないだろう。逆に、メモリセルのメモリ状態を変化させ
ることにより、アルファ衝突の影響は構造のメモリ部分
において論理部分におけるよりもより厳しい。したがっ
てアルファ衝突の影響からの構造のメモリ部分の選択的
保護は構造の性能の低下なしに改良されたバイポーラメ
モリセル構造を結果としてもたらす。
第１図を参照すると、Ｐ−シリコンサブストレート１０
を含む集積構造が示されており、この上には埋込層部分
１６および１８が従来のように形成され、これらはそれ
ぞれ論理トランジスタおよびメモリトランジスタのコレ
クタを形成する。次にシリコンのＮエピタキシャルＷ４
２２が埋込層部分１６および１゛８上に従来のように成
長する。
を含む集積構造が示されており、この上には埋込層部分
１６および１８が従来のように形成され、これらはそれ
ぞれ論理トランジスタおよびメモリトランジスタのコレ
クタを形成する。次にシリコンのＮエピタキシャルＷ４
２２が埋込層部分１６および１゛８上に従来のように成
長する。
この点において、好ましくは淋い酸化シリコン！１Ｗ３
０の成長と、たとえば当業者には公知のアンモニア゛お
よびシランをｍいた酸化物層３０上の窒化シリコン府３
２の形成とを含む、′誘電体フィルムが形成される。
０の成長と、たとえば当業者には公知のアンモニア゛お
よびシランをｍいた酸化物層３０上の窒化シリコン府３
２の形成とを含む、′誘電体フィルムが形成される。
この発明に従って、構造は次に７オトレジスト３６を用
いてマスクされ、第１図に示されるようにメモリ区域内
のみに開口部を提供する。窒化物および酸化物層はマス
ク開口部を介して、たとλばプラズマエッチまたは湿式
硫酸エッチによってエツチングで除かれる。
いてマスクされ、第１図に示されるようにメモリ区域内
のみに開口部を提供する。窒化物および酸化物層はマス
ク開口部を介して、たとλばプラズマエッチまたは湿式
硫酸エッチによってエツチングで除かれる。
露出された窒化物および酸化物層およびフォトレジスト
層の除去の後、埋込層部分１８上のエピタキシャルシリ
コン圀２２の少なくとも一部が除去される。前に述べた
ように、メモリトランジスタの埋込コレクタ層の土にあ
るエピタキシャルシリコンの少なくともいくらかを除去
する目的は、所望の容量の増加を提供するために、コレ
クタ領域とエピタキシャルシリコン層２２内に形成され
るであろうベース領域どの間の欠乏部の幅を十分に減す
ることである。したがって除去されたエピタキシャル層
は、以下に述べるようにコレクタのすぐ上からコレクタ
内に部分的に拡散して拡がる下方境界を有するベース領
域の形成を可能にする、残余の充分なエピタキシャルシ
リコンを残すであろう量である。埋込層からベースへの
間隔は３ミクロンを越えてはならず、かつ好ましくは２
ミクロンを越えない。
層の除去の後、埋込層部分１８上のエピタキシャルシリ
コン圀２２の少なくとも一部が除去される。前に述べた
ように、メモリトランジスタの埋込コレクタ層の土にあ
るエピタキシャルシリコンの少なくともいくらかを除去
する目的は、所望の容量の増加を提供するために、コレ
クタ領域とエピタキシャルシリコン層２２内に形成され
るであろうベース領域どの間の欠乏部の幅を十分に減す
ることである。したがって除去されたエピタキシャル層
は、以下に述べるようにコレクタのすぐ上からコレクタ
内に部分的に拡散して拡がる下方境界を有するベース領
域の形成を可能にする、残余の充分なエピタキシャルシ
リコンを残すであろう量である。埋込層からベースへの
間隔は３ミクロンを越えてはならず、かつ好ましくは２
ミクロンを越えない。
この構造のメモリ区域を表わす、埋込層部分１８上の層
２２内の露出されたエピタキシャルシリコンの少なくと
もいくらかの除去は、マスクを介したシリコンのエツチ
ングによってなし遂げられてもよい。その結果できた構
造が第２図に図示されている。エピタキシャルシリコン
は三酸化クロム等の湿式エッチで除去されてもよい。
２２内の露出されたエピタキシャルシリコンの少なくと
もいくらかの除去は、マスクを介したシリコンのエツチ
ングによってなし遂げられてもよい。その結果できた構
造が第２図に図示されている。エピタキシャルシリコン
は三酸化クロム等の湿式エッチで除去されてもよい。
しかしながら、第３図に示されるように、好ましい実施
例では、シリコンを酸化し次に従来のＨＦｌ化物エッチ
でマスクを通して成長した酸化物のみを選択的に除去す
ることによって、シリコンはより正確で制御された態様
で除去される。この実施例では、酸化シリコンの層はマ
スクを通して成長し次に除去されて所望される量のシリ
コンの除去を提供する。成長する酸化シリコンの開は、
前に議論されたように、シリコンＷＲ２２の所望の除去
の華に依存する。
例では、シリコンを酸化し次に従来のＨＦｌ化物エッチ
でマスクを通して成長した酸化物のみを選択的に除去す
ることによって、シリコンはより正確で制御された態様
で除去される。この実施例では、酸化シリコンの層はマ
スクを通して成長し次に除去されて所望される量のシリ
コンの除去を提供する。成長する酸化シリコンの開は、
前に議論されたように、シリコンＷＲ２２の所望の除去
の華に依存する。
第２図において５０で示されたエツチングによるエピタ
キシャルシリコンの除去後の残りの構造の形態と、第３
図において５０′で示された酸化法を経たエピタキシャ
ルシリコンの除去後のそれとの比較は、より平ｆｆｌな
段部が好ましい酸化物成長とメモリ区域内のエピタキシ
ャルシリコン層を薄くする除去の形態かり起因すること
を示す。
キシャルシリコンの除去後の残りの構造の形態と、第３
図において５０′で示された酸化法を経たエピタキシャ
ルシリコンの除去後のそれとの比較は、より平ｆｆｌな
段部が好ましい酸化物成長とメモリ区域内のエピタキシ
ャルシリコン層を薄くする除去の形態かり起因すること
を示す。
前に議論されたように、この発明の実施に従って除去さ
れる１ｊｉ２２内のシリコンの実際の聞は、構造に衝突
するアルファ粒子から発生される瞬時の電荷または騒音
に対するメモリ回路の感度を減するために十分に時牢数
を高めるために必要とされる増加した容量の量に依存し
て変わる。約０゜３から１．５ミクロンを除くエピタキ
シャルシリコンｌＦ！２２のすべての除不は通常必要件
される容量の増加を提供するのに適当であることが発見
されている。
れる１ｊｉ２２内のシリコンの実際の聞は、構造に衝突
するアルファ粒子から発生される瞬時の電荷または騒音
に対するメモリ回路の感度を減するために十分に時牢数
を高めるために必要とされる増加した容量の量に依存し
て変わる。約０゜３から１．５ミクロンを除くエピタキ
シャルシリコンｌＦ！２２のすべての除不は通常必要件
される容量の増加を提供するのに適当であることが発見
されている。
第４Ａ図およ、び第４Ｂ図鱒それぞれ論理トランジスタ
姿よびメモリトランジスタの建造後の第３図の構造を示
している。第４Ａ図は従来の建造である論理トランジス
タを示し、真性ベース領域６２の一部の上りあるベース
コンタクト６０と；、エミッタ領域７２の上にある円ミ
ッタコンタクト７０と；コレクタ領域８２の上にあるコ
レクタコンタクト８０とを含む。Ｐ＋外因性ベース領域
が６４および６６に提供されている。酸化シリコンは６
８に示されている。 −第４Ｂ図は埋込コ
レク幻１８に関するその位置を除いては第４Ａ図の論理
トランジスタと同様に建造されてもよいメモリトランジ
スタを図示し、したがって、同じ参照番号で示されてい
る。
姿よびメモリトランジスタの建造後の第３図の構造を示
している。第４Ａ図は従来の建造である論理トランジス
タを示し、真性ベース領域６２の一部の上りあるベース
コンタクト６０と；、エミッタ領域７２の上にある円ミ
ッタコンタクト７０と；コレクタ領域８２の上にあるコ
レクタコンタクト８０とを含む。Ｐ＋外因性ベース領域
が６４および６６に提供されている。酸化シリコンは６
８に示されている。 −第４Ｂ図は埋込コ
レク幻１８に関するその位置を除いては第４Ａ図の論理
トランジスタと同様に建造されてもよいメモリトランジ
スタを図示し、したがって、同じ参照番号で示されてい
る。
しかしながら、この発明に従えば、第４Ｂ図のメモリト
ランジスタの真性ベース類ｔｉｅ！ ６２は、第４Ａ図
の論理トランジスタベース領域６２がその押込コレクタ
層１６から間隔をあけられているほどにはＮ→埋込コレ
クタ１１８から間隔をあけられていない。したがって、
第４Ｂ図のメモリトランジスタのメモリベース６２・と
メモリコレクタ１８間のコレクタ−ベース容量は論理ト
ランジスタ構造物にある従来のベース７コレクタ容聞を
越えて増加される。したがって容量のこの選択的増加は
セルのメモリ部分をアルファ衝突の影響からより免疫性
にし、しかしながら、・セルの論理部分のコレクタ−ベ
ース容重を妨げることはむい。したがって、素子の透電
は修正による彰費を受けない。
ランジスタの真性ベース類ｔｉｅ！ ６２は、第４Ａ図
の論理トランジスタベース領域６２がその押込コレクタ
層１６から間隔をあけられているほどにはＮ→埋込コレ
クタ１１８から間隔をあけられていない。したがって、
第４Ｂ図のメモリトランジスタのメモリベース６２・と
メモリコレクタ１８間のコレクタ−ベース容量は論理ト
ランジスタ構造物にある従来のベース７コレクタ容聞を
越えて増加される。したがって容量のこの選択的増加は
セルのメモリ部分をアルファ衝突の影響からより免疫性
にし、しかしながら、・セルの論理部分のコレクタ−ベ
ース容重を妨げることはむい。したがって、素子の透電
は修正による彰費を受けない。
ここで注目１べきことは、第４１１図に示されたメモリ
トランジスタ構造が、埋込＝：ニレフタ１８にすぐ近接
してそれらの間にエピタキシャルシリコン２２なしで位
置づけられた真性ベースｆｒ１ｊ或６２を図示する一方
で、層２２が所望の容量増加を達成するために十分薄い
ならば、真性ベース６２を埋込コレクタ１８から分離す
るためにエピタキシャルシリコン２２の薄い層が残って
もよいことはこの発明の範囲内にあるということである
。また、いくらかの重複、すなわち、ベース領域と埋込
層領域の相互への拡散を許すことも、拡散重複がメモリ
トランジスタのベータにおける容認できない増加を結宋
としてもたらすのに十分でないならば、この発明の範囲
内である。
トランジスタ構造が、埋込＝：ニレフタ１８にすぐ近接
してそれらの間にエピタキシャルシリコン２２なしで位
置づけられた真性ベースｆｒ１ｊ或６２を図示する一方
で、層２２が所望の容量増加を達成するために十分薄い
ならば、真性ベース６２を埋込コレクタ１８から分離す
るためにエピタキシャルシリコン２２の薄い層が残って
もよいことはこの発明の範囲内にあるということである
。また、いくらかの重複、すなわち、ベース領域と埋込
層領域の相互への拡散を許すことも、拡散重複がメモリ
トランジスタのベータにおける容認できない増加を結宋
としてもたらすのに十分でないならば、この発明の範囲
内である。
さらにこの発明を図示するために、各々１にメモリセル
を有する多数のサンプル部分が建造されかつ試験される
。下の表で群Ａとして示される、第１の群の１０の部分
は、この発明に従って、埋込メモリコレクタ層上に１．
５ミクロンの酸化物層を成長させ次に除去することによ
って、メモリセル区域内のみでエピタキシャルシリコン
を除去して建造されている。群Ｂとして示される第２の
１０の部分の群は、押込コレクタ上に形成された酸化物
の厚さがたった１、０ミクロンであることを除いては群
Δと同様に建造されている。群Ｃは成長した酸化物の１
．５ミクロンの層を有し、構造全体すなわち、メモリお
よび論理トラ１ンジスタ区域の両方において除去された
１０の１に部分を示す。群りは従来のコレクタ−ベース
間隔を用い、真性ベースと埋込コレクタ層間のエピタキ
シャルシリコンの除去なしで建造された第４の群の１０
の部分を表わす。
を有する多数のサンプル部分が建造されかつ試験される
。下の表で群Ａとして示される、第１の群の１０の部分
は、この発明に従って、埋込メモリコレクタ層上に１．
５ミクロンの酸化物層を成長させ次に除去することによ
って、メモリセル区域内のみでエピタキシャルシリコン
を除去して建造されている。群Ｂとして示される第２の
１０の部分の群は、押込コレクタ上に形成された酸化物
の厚さがたった１、０ミクロンであることを除いては群
Δと同様に建造されている。群Ｃは成長した酸化物の１
．５ミクロンの層を有し、構造全体すなわち、メモリお
よび論理トラ１ンジスタ区域の両方において除去された
１０の１に部分を示す。群りは従来のコレクタ−ベース
間隔を用い、真性ベースと埋込コレクタ層間のエピタキ
シャルシリコンの除去なしで建造された第４の群の１０
の部分を表わす。
各群の各部分は、各部分に書込まれた与えられたメモリ
パターンで、加速されたベース上で約５ないし６分間ト
リウム的の源のアルファ粒子を用いτ試験された。試験
期間の終わりに、どれだけ多くのセルが１から０に（ま
たは０から１に）変わり、アルファ衝突によるソフトエ
ラーを表示したかを決定するために各セルが読取られる
。次に１グループ内の全部分のための総経過テスト時間
が示され、かつ経過時間とテストされた全部分における
失敗の総数からその群のための時間あたりの失敗率が計
算される。
パターンで、加速されたベース上で約５ないし６分間ト
リウム的の源のアルファ粒子を用いτ試験された。試験
期間の終わりに、どれだけ多くのセルが１から０に（ま
たは０から１に）変わり、アルファ衝突によるソフトエ
ラーを表示したかを決定するために各セルが読取られる
。次に１グループ内の全部分のための総経過テスト時間
が示され、かつ経過時間とテストされた全部分における
失敗の総数からその群のための時間あたりの失敗率が計
算される。
従来の先行技術の建造物（群Ｄ）；この発明に従った建
造物（群ＡおよびＢ）；および論理容量がまた増加され
ている群Ｃの建造物間の比較を提供するために、各グル
ープのための平均として論理回路の速度もまた測定され
記録される。スピードに関しては、この発明の構造は従
来のセルのそれと本質的に同じであることがわかるであ
ろう。
造物（群ＡおよびＢ）；および論理容量がまた増加され
ている群Ｃの建造物間の比較を提供するために、各グル
ープのための平均として論理回路の速度もまた測定され
記録される。スピードに関しては、この発明の構造は従
来のセルのそれと本質的に同じであることがわかるであ
ろう。
他方で、メモリ容量と同様に増加した論理容量を有する
群Ｃの構造はより遅い。
群Ｃの構造はより遅い。
ソフトエラーの失敗に関しては、この発明に従って建造
された群ＡおよびＢは、従来の先′行技術の構造群りよ
りも根本的な改良を示す。
された群ＡおよびＢは、従来の先′行技術の構造群りよ
りも根本的な改良を示す。
第１表
ＦＥＥ 時間 時間
２５℃ ２５℃１００℃ 失敗 時間 失敗率ｊ、
ｍａ） （ｎｓ） （ｎｓ） の（−（７）（
失敗／晴）Ａ１２０ ８．７ ８，８ １ ５４
１．１１８１２１ ８．９ ８．９ ３ ６
０ ３Ｇ１０５ １１，２ １２．７ ０
４８ ０Ｄ１３９ ７．６ Ｑ、３ ２５８
”５４ ２８７したがって、この発明は性能の低下
なしにアルファ衝突の影響に対する改善された抵抗を有
する新規なバイポーラメモリセル構造を提供する。構造
は簡？ｌな、しかし正確で容易に制御できる、かつシリ
コン結晶の欠陥をもたらさない方法で形成され得る。
ｍａ） （ｎｓ） （ｎｓ） の（−（７）（
失敗／晴）Ａ１２０ ８．７ ８，８ １ ５４
１．１１８１２１ ８．９ ８．９ ３ ６
０ ３Ｇ１０５ １１，２ １２．７ ０
４８ ０Ｄ１３９ ７．６ Ｑ、３ ２５８
”５４ ２８７したがって、この発明は性能の低下
なしにアルファ衝突の影響に対する改善された抵抗を有
する新規なバイポーラメモリセル構造を提供する。構造
は簡？ｌな、しかし正確で容易に制御できる、かつシリ
コン結晶の欠陥をもたらさない方法で形成され得る。
第１図はそれぞれに、そあ上に論理およびメモリトラン
ジスタを形成するため−のＮ十埋込層の形成後の、集積
構造′の一部分の断面図である。 第２図はメモリ領域内のＮ＋埋込層の上にあるＮエピタ
キシャルシリコン層の一部分のエツチングによる選択的
除去を示す、第１図の構造の断面図である。 第３図はメモリ領域内のＮ＋埋込層の上にあるＮエピタ
キシャルシリコン層の一部の酸化および酸化物除去によ
る、好ましい選択的除去を示す、第１図の構造の断面図
である。 第４Δ図は論理トランジスタの建造後の第３図の構造の
一部分の断面図である。 第４Ｂ図はメモリトランジスタの建造後の第３図の構造
の一部の断面図である。 図において、１０はＰシリコンサブストレート、１６お
よび１８は埋込層部分、２２はＮエピタキシャル層、３
０は酸化シリコン層、３２は窒化シーリコン層、３６は
フォトレジスト、６０はベースコンタクト、６２は真性
ベース領域、７０はエミッタコンタクト、７２はエミッ
タ領域、８０はコレクタコンタクトである。 特許出願人 アドバンスト・マイクロ・ディバＦＩＧ、
４Ａ ＦＩＧ、４Ｂ
ジスタを形成するため−のＮ十埋込層の形成後の、集積
構造′の一部分の断面図である。 第２図はメモリ領域内のＮ＋埋込層の上にあるＮエピタ
キシャルシリコン層の一部分のエツチングによる選択的
除去を示す、第１図の構造の断面図である。 第３図はメモリ領域内のＮ＋埋込層の上にあるＮエピタ
キシャルシリコン層の一部の酸化および酸化物除去によ
る、好ましい選択的除去を示す、第１図の構造の断面図
である。 第４Δ図は論理トランジスタの建造後の第３図の構造の
一部分の断面図である。 第４Ｂ図はメモリトランジスタの建造後の第３図の構造
の一部の断面図である。 図において、１０はＰシリコンサブストレート、１６お
よび１８は埋込層部分、２２はＮエピタキシャル層、３
０は酸化シリコン層、３２は窒化シーリコン層、３６は
フォトレジスト、６０はベースコンタクト、６２は真性
ベース領域、７０はエミッタコンタクト、７２はエミッ
タ領域、８０はコレクタコンタクトである。 特許出願人 アドバンスト・マイクロ・ディバＦＩＧ、
４Ａ ＦＩＧ、４Ｂ
Claims (10)
- （１）アルファ粒子の影響に対して高められた保護を有
し、メモリセル内のメモリトランジスタの１つのコレク
タの少なくとも一部分を形成する埋込層を有する少なく
とも１つのメモリセルを含み、前記埋込層がベース層に
十分に近づいて位置して前記メモリトランジスタのベー
スの少なくとも一部分を形成し、構造に衝突するアルフ
ァ粒子によつて引起こされるソフトエラーの発生を防止
するために前記埋込層と前記ベース層間に十分に高い容
量を提供する、改良されたバイポーラメモリ素子。 - （２）前記埋込層が前記セルの論理部分においてよりも
前記セルのメモリ部分において前記ベース層により近づ
いて間隔を隔てられており、それによつて前記素子の論
理部分におけるコレクタ−ベース容量は前記素子のメモ
リ部分におけるコレクタ−ベース容量ほど高くなく、そ
れによつて素子の速度を著しく妨害することなしに前記
素子がアルファ衝突の影響に対して保護される、特許請
求の範囲１項に記載のバイポーラメモリ素子。 - （３）前記埋込コレクタ層と前記ベース層間の間隔が、
相互の実質的な近接から前記素子のメモリ部分における
一方の領域の他方への拡散にまで範囲が及び、所望の容
量を提供する、特許請求の範囲第２項に記載の素子。 - （４）前記素子のメモリ部分における前記埋込コレクタ
層と前記ベース層が、所望の容量を提供するために前記
素子内の論理トランジスタのコレクタ−ベース欠乏部の
幅よりも少ない距離で間隔を隔てられている、特許請求
の範囲第２項に記載の素子。 - （５）アルファ粒子の影響に対する高められた保護を有
する改良されたバイポーラメモリセル素子を建造する方
法であつて、前記素子のメモリ領域においてベース領域
を埋込コレクタ層から分離するシリコンの少なくとも一
部の選択的な除去を含み、それによって論理トランジス
タのコレクタ−ベース容量を変えることなくメモリトラ
ンジスタのコレクタ−ベース容量を増加させ、それによ
つて素子の速度の低下なしに素子に衝突するアルファ粒
子の影響に対して素子が保護される、方法。 - （６）前記埋込コレクタ層を前記ベース領域から分離す
るシリコンの実質的にすべてが前記素子のメモリ部分内
で除去され、前記選択的な容量の増加を提供する、特許
請求の範囲第５項に記載の方法。 - （７）前記素子の前記メモリ領域において前記埋込コレ
クタ層を前記ベース領域から分離するシリコンの十分な
量の除去を含み、前記メモリ領域内に３ミクロンよりも
大きくないコレクタ−ベース間隔を提供する、特許請求
の範囲第５項に記載の方法。 - （８）前記素子の前記メモリ領域において前記埋込コレ
クタ層の上にあるシリコンの選択的なエッチングによつ
て前記シリコンを選択的に除去することを含む、特許請
求の範囲第５項に記載の方法。 - （９）前記素子の前記メモリ領域内の前記埋込コレクタ
層の上にあるシリコンの酸化物の選択的な成長と、それ
に続く前記酸化物の除去によつて前記シリコンを選択的
に除去する工程を含む、特許請求の範囲第５項に記載の
方法。 - （１０）アルファ粒子の影響に対する高められた保護を
有する改良されたバイポーラメモリセル素子を建造する
方法であって、前記素子内でベース領域をメモリトラン
ジスタの埋込コレクタ層から分離する十分な量のエピタ
キシャルシリコンを選択的に除去することを含み、最大
の２ミクロンのコレクタ−ベース間隔を提供し、それに
よって論理トランジスタのコレクタ−ベース容量を変え
ることなしにメモリトランジスタのコレクタ−ベース容
量を増加させ、それによつて素子の速度を低下させるこ
となく素子に衝突するアルファ粒子の影響に対して素子
が保護される、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US68328884A | 1984-12-18 | 1984-12-18 | |
| US683288 | 2001-12-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150266A true JPS61150266A (ja) | 1986-07-08 |
Family
ID=24743373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60286859A Pending JPS61150266A (ja) | 1984-12-18 | 1985-12-17 | 改良されたバイポーラメモリ素子 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0185544B1 (ja) |
| JP (1) | JPS61150266A (ja) |
| AT (1) | ATE50665T1 (ja) |
| DE (1) | DE3576244D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857478A (en) * | 1988-04-26 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564263A (en) * | 1979-06-25 | 1981-01-17 | Hitachi Ltd | Semiconductor memory |
| JPS5953711B2 (ja) * | 1980-03-25 | 1984-12-26 | 日本電気株式会社 | メモリセル |
-
1985
- 1985-12-17 AT AT85309201T patent/ATE50665T1/de not_active IP Right Cessation
- 1985-12-17 JP JP60286859A patent/JPS61150266A/ja active Pending
- 1985-12-17 EP EP85309201A patent/EP0185544B1/en not_active Expired - Lifetime
- 1985-12-17 DE DE8585309201T patent/DE3576244D1/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857478A (en) * | 1988-04-26 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0185544A1 (en) | 1986-06-25 |
| ATE50665T1 (de) | 1990-03-15 |
| EP0185544B1 (en) | 1990-02-28 |
| DE3576244D1 (de) | 1990-04-05 |
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