JPS6122471B2 - - Google Patents
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- JPS6122471B2 JPS6122471B2 JP55097661A JP9766180A JPS6122471B2 JP S6122471 B2 JPS6122471 B2 JP S6122471B2 JP 55097661 A JP55097661 A JP 55097661A JP 9766180 A JP9766180 A JP 9766180A JP S6122471 B2 JPS6122471 B2 JP S6122471B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S148/014—Capacitor
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- Y10S148/085—Isolated-integrated
Description
【発明の詳細な説明】
本発明は、情報を容量的に貯蔵する半導体メモ
リ・セルに関するものであり、特にかなりキヤパ
シタンスが増加したメモリ・セルに関するもので
ある。
リ・セルに関するものであり、特にかなりキヤパ
シタンスが増加したメモリ・セルに関するもので
ある。
種々のタイプの電荷貯蔵メモリ・セルが先行技
術では知られている。
術では知られている。
米国特許第3729719号公報は、共に結合された
PNP―NPNの組合せを用いた貯蔵セルを示して
いる。これは、シリコンの制御された修正回路に
類似し、しかしバイアスされ組合せがラツチする
のを防ぐようにされ、それでデータが両方の
NPN及びPNPトランジスタのコレクタ・ベース
PN接合の固有キヤパスタンスに貯蔵される。デ
ータはNPN装置のエミツタで検出される。
PNP―NPNの組合せを用いた貯蔵セルを示して
いる。これは、シリコンの制御された修正回路に
類似し、しかしバイアスされ組合せがラツチする
のを防ぐようにされ、それでデータが両方の
NPN及びPNPトランジスタのコレクタ・ベース
PN接合の固有キヤパスタンスに貯蔵される。デ
ータはNPN装置のエミツタで検出される。
米国第3423225号公報は、酸化物層により基板
から全く分離された集積回路を示している。
から全く分離された集積回路を示している。
米国特許第3998673号公報は、酸化物で被覆さ
れた及び多結晶シリコンで満されたＶ溝又は堀に
より分離された集積回路を示している。
れた及び多結晶シリコンで満されたＶ溝又は堀に
より分離された集積回路を示している。
IBM Technical Disclosure Bulletin、
Vo1.21、＃３、August1978、pp1004−1006は、
食刻及び酸化を用いて、半導体トランジスタ用の
大きな値のベース・コレクタ・キヤパシタンスを
生じるプロセスを示している。
Vo1.21、＃３、August1978、pp1004−1006は、
食刻及び酸化を用いて、半導体トランジスタ用の
大きな値のベース・コレクタ・キヤパシタンスを
生じるプロセスを示している。
本出願人による米国特許出願第866126号明細書
（1977年12月30日出願）は、先行技術で示されて
いるものとは逆にされた読出し及び書込みトラン
ジスタを有し、セル内に存在するいかなる寄生容
量をも増加させることなく貯蔵接合点として読出
しトランジスタのベース・キヤパシタンスを用い
たダイナミツク・バイポーラ・メモリ・セルを示
している。
（1977年12月30日出願）は、先行技術で示されて
いるものとは逆にされた読出し及び書込みトラン
ジスタを有し、セル内に存在するいかなる寄生容
量をも増加させることなく貯蔵接合点として読出
しトランジスタのベース・キヤパシタンスを用い
たダイナミツク・バイポーラ・メモリ・セルを示
している。
本発明の目的は、特にランダム・アクセス・セ
ルとして有用なより優れたバイポーラ・ダイナミ
ツク・セルを提供することである。
ルとして有用なより優れたバイポーラ・ダイナミ
ツク・セルを提供することである。
さらに本発明の目的は、より大きな貯蔵容量を
有するダイナミツク・セルを提供することであ
る。
有するダイナミツク・セルを提供することであ
る。
また本発明の目的は、ストアされた１及び０の
間のノイズ比に対してより幅広く、より優れた振
幅の出力信号を有するダイナミツク・セルを提供
することである。
間のノイズ比に対してより幅広く、より優れた振
幅の出力信号を有するダイナミツク・セルを提供
することである。
本発明の他の目的は、より均一な出力信号を有
し信号損失がより少ないより小さなダイナミツ
ク・セルを提供することである。
し信号損失がより少ないより小さなダイナミツ
ク・セルを提供することである。
さらに本発明の他の目的は、セル容量が装置内
の許容誤差により相対的に影響を受けないように
セルを改良することである。
の許容誤差により相対的に影響を受けないように
セルを改良することである。
これらの特徴及び利点は全て、セルが集積され
た半導体基体に作られ、しかもセルの回りの半導
体物質に凹所を形成し、凹所の壁を酸化し、凹所
の残りの部分を基板へ直接接続される半導体物質
で満すことにより、増加した容量が提供される時
に、認識される。
た半導体基体に作られ、しかもセルの回りの半導
体物質に凹所を形成し、凹所の壁を酸化し、凹所
の残りの部分を基板へ直接接続される半導体物質
で満すことにより、増加した容量が提供される時
に、認識される。
本発明の前記目的及び他の目的、特徴並びに利
点は、添付面に示されている、以下述べる本発明
のより特定した好実施例から明らかになるであろ
う。
点は、添付面に示されている、以下述べる本発明
のより特定した好実施例から明らかになるであろ
う。
第１図及び第２図には、１個のセル１８のみが
完全に示されている多くのセルを含むアレイ１０
が示されている。第４図乃至第９図は、アレイの
キヤパシタンスを向上させるためのプロセスを示
す。このアレイは周知の集積回路技術を用いて作
られる。第４図に示されているように、例えば、
約10Ω−cmの抵抗率を有するＰ型シリコンのよう
な半導体基板１１は、公知の拡散技術により基板
内に多くのＮ＋サブコレクタ１２，１２ａ及び１
２ｂが形成されるようにして作られる。所望なら
単一のブランケツト・サブコレクタが基板内に形
成される。これらのサブコレクタの形成に続い
て、基板と同じ半導体物質のＮ型エピタキシヤル
層１３が基板上に成長される。このエピタキシヤ
ル層を形成する時に、サブコレクタは示されてい
るようにエピタキシヤル層中へ上方拡散する。Ｐ
―Ｎ接合２９は、基板１１及び層１３並びにサブ
コレクタの間に形成される。
完全に示されている多くのセルを含むアレイ１０
が示されている。第４図乃至第９図は、アレイの
キヤパシタンスを向上させるためのプロセスを示
す。このアレイは周知の集積回路技術を用いて作
られる。第４図に示されているように、例えば、
約10Ω−cmの抵抗率を有するＰ型シリコンのよう
な半導体基板１１は、公知の拡散技術により基板
内に多くのＮ＋サブコレクタ１２，１２ａ及び１
２ｂが形成されるようにして作られる。所望なら
単一のブランケツト・サブコレクタが基板内に形
成される。これらのサブコレクタの形成に続い
て、基板と同じ半導体物質のＮ型エピタキシヤル
層１３が基板上に成長される。このエピタキシヤ
ル層を形成する時に、サブコレクタは示されてい
るようにエピタキシヤル層中へ上方拡散する。Ｐ
―Ｎ接合２９は、基板１１及び層１３並びにサブ
コレクタの間に形成される。
一旦この層１３が所望の厚さ、即ち通常５μよ
り薄い厚さまで成長されると、以下のステツプで
述べられるように、各セルを囲む分離格子を形成
するように、装置は処理される。この格子は、エ
ピタキシヤル層を通つて凹所を切込み、凹所の壁
を薄い酸化物で覆い、凹所をシリコンで後方から
満すことにより形成される。この分離格子は、エ
ピタキシヤル層の厚さ全体を貫通し、それで後方
から満されるシリコンがＰ型基板と合併するよう
形成される。これ故に、分離格子は各形成された
サブコレクタ領域を完全に囲みそして分離し、各
サブコレクタ領域の上のエピタキシヤル層中に島
状領域を画成する。単一のサブコレクタが用いら
れる場合には、凹所はサブゴレクタを通つて基板
まで切込まなければならない。
り薄い厚さまで成長されると、以下のステツプで
述べられるように、各セルを囲む分離格子を形成
するように、装置は処理される。この格子は、エ
ピタキシヤル層を通つて凹所を切込み、凹所の壁
を薄い酸化物で覆い、凹所をシリコンで後方から
満すことにより形成される。この分離格子は、エ
ピタキシヤル層の厚さ全体を貫通し、それで後方
から満されるシリコンがＰ型基板と合併するよう
形成される。これ故に、分離格子は各形成された
サブコレクタ領域を完全に囲みそして分離し、各
サブコレクタ領域の上のエピタキシヤル層中に島
状領域を画成する。単一のサブコレクタが用いら
れる場合には、凹所はサブゴレクタを通つて基板
まで切込まなければならない。
エピタキシヤル領域１３が完全に成長すると、
厚い酸化物が３０が被覆され、それからフオトレ
ジスト層３１が被覆される。酸化物層３０はエピ
タキシヤル層の厚さの少なくとも約20％でなけれ
ばならない。
厚い酸化物が３０が被覆され、それからフオトレ
ジスト層３１が被覆される。酸化物層３０はエピ
タキシヤル層の厚さの少なくとも約20％でなけれ
ばならない。
第５図に示されているように、開孔３２を形成
するためにそれからフオトレジスト層３１が周知
のフオトリソグラフイ技術を用いて露光されそし
て現像される。この開孔３２は、層１３中に形成
されることになつている分離格子と最終的に組合
うものをフオトレジスト層３１中にレイアウトす
るために、格子状のパターンに形成される。フオ
トレジスト層に形成されたこの開孔３２を通して
化学的な食刻のような公知の食刻技術を用いるこ
とにより窓３３が酸化物層３０中に開けられる。
するためにそれからフオトレジスト層３１が周知
のフオトリソグラフイ技術を用いて露光されそし
て現像される。この開孔３２は、層１３中に形成
されることになつている分離格子と最終的に組合
うものをフオトレジスト層３１中にレイアウトす
るために、格子状のパターンに形成される。フオ
トレジスト層に形成されたこの開孔３２を通して
化学的な食刻のような公知の食刻技術を用いるこ
とにより窓３３が酸化物層３０中に開けられる。
窓３３が酸化物層３０中に形成されると、フオ
トレジスト層３１が取り除かれ、そして装置は反
応性イオン食刻チエンバー内に置かれる。あるイ
オン食刻プロセスは、食刻される装置を有するチ
エンバー内へ気相状態の約200℃の塩化水素酸の
ような反応性物質の導入を含む。この気相はプラ
ズマを用いてイオン化され、、それで反応性物質
即ち塩化水素酸の反応性イオンが形成される。そ
れからこれらのイオンは食刻されることになつて
いる装置の表面へ向けられる。この技術により、
第６図に示されているように酸化物の窓３３の下
のエピタキシヤル層１３中に真直で垂直な壁を有
する凹所３４が形成される。これ故に全分離格子
１４はもはや開孔が相互接続された単一の凹所３
４として基体中に存在する。各セルの分離を完全
なものにするために、この凹所３４はエピタキシ
ヤル層１３及び上記層１３と基板１１との間に形
成されたＰ―Ｎ接合２９を完全に貫通さて切込ま
れることが必要である。こうして第１図乃至第６
図に示されているように、エピタキシヤル物質の
全く分離された島状領域１３ａ，１３ｂ，１３
ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈ及
び１３ｉが形成される。
トレジスト層３１が取り除かれ、そして装置は反
応性イオン食刻チエンバー内に置かれる。あるイ
オン食刻プロセスは、食刻される装置を有するチ
エンバー内へ気相状態の約200℃の塩化水素酸の
ような反応性物質の導入を含む。この気相はプラ
ズマを用いてイオン化され、、それで反応性物質
即ち塩化水素酸の反応性イオンが形成される。そ
れからこれらのイオンは食刻されることになつて
いる装置の表面へ向けられる。この技術により、
第６図に示されているように酸化物の窓３３の下
のエピタキシヤル層１３中に真直で垂直な壁を有
する凹所３４が形成される。これ故に全分離格子
１４はもはや開孔が相互接続された単一の凹所３
４として基体中に存在する。各セルの分離を完全
なものにするために、この凹所３４はエピタキシ
ヤル層１３及び上記層１３と基板１１との間に形
成されたＰ―Ｎ接合２９を完全に貫通さて切込ま
れることが必要である。こうして第１図乃至第６
図に示されているように、エピタキシヤル物質の
全く分離された島状領域１３ａ，１３ｂ，１３
ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈ及
び１３ｉが形成される。
この凹所３４が形成されると、装置は反応性イ
オン食刻装置から取出され、キヤリヤ・ガスおよ
び５％の乾燥酸素より成るガスが上を通過する酸
化チエンバー内に置かれる。キヤリヤ・ガスは窒
素又はアルゴン等である。装置はこの酸化チエン
バー中ぜ1100℃まで熱的に加熱され、露出したシ
リコン上、即ち第７図に示されているように凹所
３４の壁及び底の上にSiO2層２５を形成するの
に十分な時間の間、この温度でチエンバー内に維
持される。この酸化物層２５は200乃至800Åの厚
さである。凹所の壁が熱酸化物層２５で覆われる
と、装置は熱酸化チエンバーから取出され、再び
反応性イオン・チエンバー内へ置かれる。先に述
べたような反応性イオン・プロセスが、凹所３４
の底の酸化物被覆２５ａを取り除くのに十分な時
間の間、再び繰り返される。こうして、第１図乃
至第８図に示されているように、他の全ての島状
領域の壁から各島状領域の壁の酸化物２５を分離
することになる。
オン食刻装置から取出され、キヤリヤ・ガスおよ
び５％の乾燥酸素より成るガスが上を通過する酸
化チエンバー内に置かれる。キヤリヤ・ガスは窒
素又はアルゴン等である。装置はこの酸化チエン
バー中ぜ1100℃まで熱的に加熱され、露出したシ
リコン上、即ち第７図に示されているように凹所
３４の壁及び底の上にSiO2層２５を形成するの
に十分な時間の間、この温度でチエンバー内に維
持される。この酸化物層２５は200乃至800Åの厚
さである。凹所の壁が熱酸化物層２５で覆われる
と、装置は熱酸化チエンバーから取出され、再び
反応性イオン・チエンバー内へ置かれる。先に述
べたような反応性イオン・プロセスが、凹所３４
の底の酸化物被覆２５ａを取り除くのに十分な時
間の間、再び繰り返される。こうして、第１図乃
至第８図に示されているように、他の全ての島状
領域の壁から各島状領域の壁の酸化物２５を分離
することになる。
この反応性イオン食刻プロセスは、凹所３４の
底から取り除かれる酸化物層２５ａの厚さに等し
い量だけ、表面酸化物層３０の厚さを減少させる
ことになる。
底から取り除かれる酸化物層２５ａの厚さに等し
い量だけ、表面酸化物層３０の厚さを減少させる
ことになる。
反応性イオン食刻プロセスは垂直方向を食刻す
るので、凹所の側面の酸化物２５へのこの影響は
ほとんどなく、酸化物は実質的に接触されず、厚
さを減じることはない。
るので、凹所の側面の酸化物２５へのこの影響は
ほとんどなく、酸化物は実質的に接触されず、厚
さを減じることはない。
凹所の底の酸化物２５ａが取り除かれると、装
置は化学気相付着装置内に置かれ、ホウ素のよう
なドーパント物質が混合されたシラン又はシリコ
ン四塩化物のようなシリコン含有の気相に晒され
る。この周知の化学気相付着を用いることによ
り、第９図に示されているように凹所３４内にＰ
型にドープされたシリコン格子１４が形成され
る。このシリコン物質１４は凹所３４の底の酸化
物２５ａを取り除いているので多結晶又は単結晶
物質であるが、この物質は基板１１と合併し、基
板と良い電気的接続を形成する。凹所の表面を越
えて上に形成された過剰の物質は、容易に周知技
術により取り除かれる。
置は化学気相付着装置内に置かれ、ホウ素のよう
なドーパント物質が混合されたシラン又はシリコ
ン四塩化物のようなシリコン含有の気相に晒され
る。この周知の化学気相付着を用いることによ
り、第９図に示されているように凹所３４内にＰ
型にドープされたシリコン格子１４が形成され
る。このシリコン物質１４は凹所３４の底の酸化
物２５ａを取り除いているので多結晶又は単結晶
物質であるが、この物質は基板１１と合併し、基
板と良い電気的接続を形成する。凹所の表面を越
えて上に形成された過剰の物質は、容易に周知技
術により取り除かれる。
このようにして、酸化物が付着されシリコンで
満たされた格子が形成される。格子内のシリゴン
充填物質１４は基板１１と良い電気接続を形成す
るが、各形成された島状領域１３ａ，１３ｂ，１
３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈ
及び１３ｉから酸化物２５の壁により分離されて
いる。
満たされた格子が形成される。格子内のシリゴン
充填物質１４は基板１１と良い電気接続を形成す
るが、各形成された島状領域１３ａ，１３ｂ，１
３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈ
及び１３ｉから酸化物２５の壁により分離されて
いる。
続いて第２図に示されているように、周知の拡
散技術により島状領域１３ａ上表面に、２つのＰ
型領域１５及び１６が形成される。領域１５は下
のＮ型エピタキシヤル島状領域１３ａとPN接合
２６を形成する。領域１６は島状領域１３ａと同
様にPN接合２７を形成する。それからＮ型拡散
領域１７が、領域１６とPN接合２８を形成する
ようにＰ型拡散領域１６内に形成される。これら
の拡散が完了すると、アレイの全表面には厚さ約
3000ÅのSiO2層３８が形成される。この層を通
つて３つの異なる窓即ち穴１９，２０及び２１
が、各島状領域の各々拡散領域１５，１６及び１
７の上に形成される。それから導電物質、即ちア
ルミニウム・ドツト２２，２３及び２４が、下の
各領域１５，１６及び１７と接点を形成するため
に窓に設けられる。これにより各島状領域内に、
第３図に概略的に示されているような集積された
単一のPNP―NPNトランジスタ・セル１８が形
成される。
散技術により島状領域１３ａ上表面に、２つのＰ
型領域１５及び１６が形成される。領域１５は下
のＮ型エピタキシヤル島状領域１３ａとPN接合
２６を形成する。領域１６は島状領域１３ａと同
様にPN接合２７を形成する。それからＮ型拡散
領域１７が、領域１６とPN接合２８を形成する
ようにＰ型拡散領域１６内に形成される。これら
の拡散が完了すると、アレイの全表面には厚さ約
3000ÅのSiO2層３８が形成される。この層を通
つて３つの異なる窓即ち穴１９，２０及び２１
が、各島状領域の各々拡散領域１５，１６及び１
７の上に形成される。それから導電物質、即ちア
ルミニウム・ドツト２２，２３及び２４が、下の
各領域１５，１６及び１７と接点を形成するため
に窓に設けられる。これにより各島状領域内に、
第３図に概略的に示されているような集積された
単一のPNP―NPNトランジスタ・セル１８が形
成される。
こうして第３図に示されているPNPトランジス
タ３０は、エミツタとして働く領域１５、コレク
タとして働く領域１６及びベースとして働くそれ
らの間の拡散されていない島状領域１３ａの部分
より成る。
タ３０は、エミツタとして働く領域１５、コレク
タとして働く領域１６及びベースとして働くそれ
らの間の拡散されていない島状領域１３ａの部分
より成る。
NPNトランジスタ３１は、エミツタとして働
く領域１７、ベースとして働く領域１６及びサブ
コレクタと共にコレクタとして働く領域１３ａよ
り成る。
く領域１７、ベースとして働く領域１６及びサブ
コレクタと共にコレクタとして働く領域１３ａよ
り成る。
セルをアレイ内で動作させる時には、第１の駆
動回路WPを読出しラインを通つて接点２２へ結
合する必要がある。このことは、接点２２が接続
点として示され読出しラインの接点として働いて
いる第３図に概略的に示されている。第２の駆動
回路WNは書込みラインの接点として働く接点２
４へ結合されている。これらの駆動回路は、各々
読出し及び書込みラインへ適正な電圧パルスを印
加することができる公知の先行技術の回路で良
い。これ故に、PNPトランジスタ３０は読出しト
ランジスタとして用いられ、NPNトランジスタ
３１は書込みトランジスタとして用いられる。公
知の感度増幅／ビツト駆動回路BLは、ビツト・
ライン接点として働く接点２３へ結合される。
動回路WPを読出しラインを通つて接点２２へ結
合する必要がある。このことは、接点２２が接続
点として示され読出しラインの接点として働いて
いる第３図に概略的に示されている。第２の駆動
回路WNは書込みラインの接点として働く接点２
４へ結合されている。これらの駆動回路は、各々
読出し及び書込みラインへ適正な電圧パルスを印
加することができる公知の先行技術の回路で良
い。これ故に、PNPトランジスタ３０は読出しト
ランジスタとして用いられ、NPNトランジスタ
３１は書込みトランジスタとして用いられる。公
知の感度増幅／ビツト駆動回路BLは、ビツト・
ライン接点として働く接点２３へ結合される。
PNPトランジスタ３０のエミツタ及びベース間
に示されたキヤパシタＣ１は、PN接合２６の接
合容量を示す。NPNトランジスタ３１のベース
及びコレクタ間に示されたキヤパシタＣ２は、
PN接合２７の接合容量を示す。キヤパシタＣ３
は、PN接合２９の接合容量と島状領域１３ａを
シリコン格子１４から分離している酸化物被覆２
５ｂとの結合容量を示す。島状領域１３ａは、
PNPトランジスタ３０のベースに接続して示され
ているキヤパシタＣ３のプレートである。基板１
１及び格子１４はキヤパシタＣ３の他のプレート
として働き、電池３５により示されている固定電
位に結合されている。このようにこれらのキヤパ
シタＣ１，Ｃ２及びＣ３の各々は、共通の基準
点、即ち画成されたエピタキシヤル島状領域１３
ａを有している。本発明では、この領域１３ａに
情報が貯蔵される。
に示されたキヤパシタＣ１は、PN接合２６の接
合容量を示す。NPNトランジスタ３１のベース
及びコレクタ間に示されたキヤパシタＣ２は、
PN接合２７の接合容量を示す。キヤパシタＣ３
は、PN接合２９の接合容量と島状領域１３ａを
シリコン格子１４から分離している酸化物被覆２
５ｂとの結合容量を示す。島状領域１３ａは、
PNPトランジスタ３０のベースに接続して示され
ているキヤパシタＣ３のプレートである。基板１
１及び格子１４はキヤパシタＣ３の他のプレート
として働き、電池３５により示されている固定電
位に結合されている。このようにこれらのキヤパ
シタＣ１，Ｃ２及びＣ３の各々は、共通の基準
点、即ち画成されたエピタキシヤル島状領域１３
ａを有している。本発明では、この領域１３ａに
情報が貯蔵される。
キヤパシタンスＣ１及びＣ２は共にキヤパシタ
ンスＣ３に比べて小さい。キヤパシタンスＣ３は
キヤパシタンスＣ１より何倍も大きい。キヤパシ
タンスＣ１及びＣ２は互いにトラツクする。即
ち、両方とも同時に拡散されたＰ型領域１５及び
１６と画成されたＮ型エピタキシヤル島状領域１
３ａとの間のデイプレツシヨン・キヤパシタンス
であるので、相対的に同じ特性を有する。
ンスＣ３に比べて小さい。キヤパシタンスＣ３は
キヤパシタンスＣ１より何倍も大きい。キヤパシ
タンスＣ１及びＣ２は互いにトラツクする。即
ち、両方とも同時に拡散されたＰ型領域１５及び
１６と画成されたＮ型エピタキシヤル島状領域１
３ａとの間のデイプレツシヨン・キヤパシタンス
であるので、相対的に同じ特性を有する。
電荷貯蔵が起こるこの領域１３ａは、３つのキ
ヤパシタＣ１，Ｃ２及びＣ３の共通の接合点SN
として概略的に示されている。
ヤパシタＣ１，Ｃ２及びＣ３の共通の接合点SN
として概略的に示されている。
酸化物層２５ｂの付加によりキヤパシタＣ３を
より大きくすることにより多くの利点が認識され
る。この改良された装置は、０と１の間のノイズ
振幅比に対してより良い出力信号を有し、セルの
読出しの間も信号の損失がより少ない。キヤパシ
タＣ１の影響はさらに減少される。
より大きくすることにより多くの利点が認識され
る。この改良された装置は、０と１の間のノイズ
振幅比に対してより良い出力信号を有し、セルの
読出しの間も信号の損失がより少ない。キヤパシ
タＣ１の影響はさらに減少される。
このセルの読出し動作は破壊的である、即ち、
データは前の条件にかかわらず０にリセツトされ
るので、全ての読出し動作の後に再生又はセルを
書込む必要がある。
データは前の条件にかかわらず０にリセツトされ
るので、全ての読出し動作の後に再生又はセルを
書込む必要がある。
初めに、例証のために貯蔵接合点SNが0.9Vで
あり、即ち貯蔵接合点が効果的に放電されている
ものと仮定する。読出し動作は破壊的であるの
で、読出し動作は、セルが既知の状態にあること
を保証する書込み動作が行なわれる前に、行なわ
れることになる。
あり、即ち貯蔵接合点が効果的に放電されている
ものと仮定する。読出し動作は破壊的であるの
で、読出し動作は、セルが既知の状態にあること
を保証する書込み動作が行なわれる前に、行なわ
れることになる。
読出しの間、駆動回路WPにより大地即ち0Vな
ら4.0Vまで上昇され、これにより正の4.0Vのパ
ルスが接点２２及びPNPトスランジスタ３０のエ
ミツタに印加される。同時に、駆動回路WNは
1.3Vの静止電圧に保たれる。これらの印加電圧
によりPNPトランジスタ３０はオンになり、PNP
のエミツタ・ベース接合を通つて電荷が流れ、こ
れにより貯蔵接合点SNは、0.9Vの放電状態から
3.2Vの充電状態まで充電される。貯蔵接合点SN
が3.2Vに達した後も読出しパルスは4.0Vのまま
なので、トランジスタ３０はオンのままであり、
電荷はPNPトランジスタ３０のコレクタを通つて
流れ、ビツト．ラインを1.1Vから1.2Vに充電す
る。ビツト・ラインのこの電圧変化はビツト・ラ
イン感知増幅器BLにより検出される。PNPトラ
ンジスタのエミツタ・ベース接合間を流れる電荷
は、そのベースへ転送される電荷のPNPトランジ
スタのベータ倍に等しいので、セルはもはやより
小さくできる。このベータ増幅が、検出可能な信
号レベルを認識できることを保証している。この
読出し期間は駆動回路WPを0Vへ戻すことにより
終わる。１の書込み動作はWPを0Vに維持し、回
路のビツト駆動部分BLによりビツト・ラインを
0.8Vにセツトし、WNを1.3Vの静止電圧から0.1V
のレベルまで引き下げ、これによりトランジスタ
３０が導電し、貯蔵接合点SNが0.9Vまでの放電
されるのであるが、以上の動作により始まる。書
込み駆動回路WNが1.3Vの静止電圧まで戻ると、
ビツト・ラインの電圧はビツト駆動回路BLによ
り1.1Vにリセツトされる。貯蔵接合点を放電す
ることにより、１がセルへ書込まれる。
ら4.0Vまで上昇され、これにより正の4.0Vのパ
ルスが接点２２及びPNPトスランジスタ３０のエ
ミツタに印加される。同時に、駆動回路WNは
1.3Vの静止電圧に保たれる。これらの印加電圧
によりPNPトランジスタ３０はオンになり、PNP
のエミツタ・ベース接合を通つて電荷が流れ、こ
れにより貯蔵接合点SNは、0.9Vの放電状態から
3.2Vの充電状態まで充電される。貯蔵接合点SN
が3.2Vに達した後も読出しパルスは4.0Vのまま
なので、トランジスタ３０はオンのままであり、
電荷はPNPトランジスタ３０のコレクタを通つて
流れ、ビツト．ラインを1.1Vから1.2Vに充電す
る。ビツト・ラインのこの電圧変化はビツト・ラ
イン感知増幅器BLにより検出される。PNPトラ
ンジスタのエミツタ・ベース接合間を流れる電荷
は、そのベースへ転送される電荷のPNPトランジ
スタのベータ倍に等しいので、セルはもはやより
小さくできる。このベータ増幅が、検出可能な信
号レベルを認識できることを保証している。この
読出し期間は駆動回路WPを0Vへ戻すことにより
終わる。１の書込み動作はWPを0Vに維持し、回
路のビツト駆動部分BLによりビツト・ラインを
0.8Vにセツトし、WNを1.3Vの静止電圧から0.1V
のレベルまで引き下げ、これによりトランジスタ
３０が導電し、貯蔵接合点SNが0.9Vまでの放電
されるのであるが、以上の動作により始まる。書
込み駆動回路WNが1.3Vの静止電圧まで戻ると、
ビツト・ラインの電圧はビツト駆動回路BLによ
り1.1Vにリセツトされる。貯蔵接合点を放電す
ることにより、１がセルへ書込まれる。
セルにこの１が書込まれると、読出し駆動回路
WPから装置３０のエミツタに4.0Vのパルスを印
加して読出す。一方書込み駆動回路WNは1.3Vの
静止電圧に維持されたままである。再びこれによ
り貯蔵接合点SNは変化させられ、3.2Vに上昇す
る。同時にビツト・ラインBLは1.2Vに変化し始
める。ビツト・ラインのこの0.1Vの変化は、ビ
ツト・ラインの感知増幅器により検出され、１が
貯蔵されていたことを示す。
WPから装置３０のエミツタに4.0Vのパルスを印
加して読出す。一方書込み駆動回路WNは1.3Vの
静止電圧に維持されたままである。再びこれによ
り貯蔵接合点SNは変化させられ、3.2Vに上昇す
る。同時にビツト・ラインBLは1.2Vに変化し始
める。ビツト・ラインのこの0.1Vの変化は、ビ
ツト・ラインの感知増幅器により検出され、１が
貯蔵されていたことを示す。
この読出しパルスは破壊的であり、貯蔵接合点
を3.2Vまで変化させるので、これによりセルに
は０が有効に書込まれる。しかしながら設計を考
えると読出しサイクルに続いて書込みサイクルを
行なう必要がある。この場合、便宜上０書込みと
言われるのだが、読出し駆動回路WPは0Vに維持
され、書込み駆動回路WNは0.1Vまで引き下げら
れる。この場合には、しかしながら、ビツト・ラ
インはビツト駆動回路により0.1Vに維持されて
いるので、NPNトランジスタ３１は導電するの
を妨げられる。そして１読出しサイクルにより前
もつて充電され、3.2Vのままなので、貯蔵接合
点SNの状態は変化しない。NPNトランジスタ３
１がオンにされずしかもうつかり１がセル書込ま
れることのないようにするために、ビツト・ライ
ンを0.1Vまで引き下げる必要がある。書込み駆
動パルスが終わると、ビツト・ラインはBLのビ
ツト駆動回路部分により1.1Vの通常レベルに戻
される。
を3.2Vまで変化させるので、これによりセルに
は０が有効に書込まれる。しかしながら設計を考
えると読出しサイクルに続いて書込みサイクルを
行なう必要がある。この場合、便宜上０書込みと
言われるのだが、読出し駆動回路WPは0Vに維持
され、書込み駆動回路WNは0.1Vまで引き下げら
れる。この場合には、しかしながら、ビツト・ラ
インはビツト駆動回路により0.1Vに維持されて
いるので、NPNトランジスタ３１は導電するの
を妨げられる。そして１読出しサイクルにより前
もつて充電され、3.2Vのままなので、貯蔵接合
点SNの状態は変化しない。NPNトランジスタ３
１がオンにされずしかもうつかり１がセル書込ま
れることのないようにするために、ビツト・ライ
ンを0.1Vまで引き下げる必要がある。書込み駆
動パルスが終わると、ビツト・ラインはBLのビ
ツト駆動回路部分により1.1Vの通常レベルに戻
される。
再び貯蔵されたゼロを読出すために、読出し駆
動回路WPは4.0Vまで上昇される。しかしなが
ら、貯蔵接合点SNは全く充電されているので、
トランジスタ３０はオンにならず、貯蔵接合点の
状態又はビツト・ラインの状態における変化が生
じないことにより、セルの貯蔵接合点には０が貯
蔵されていたことを示すことになる。
動回路WPは4.0Vまで上昇される。しかしなが
ら、貯蔵接合点SNは全く充電されているので、
トランジスタ３０はオンにならず、貯蔵接合点の
状態又はビツト・ラインの状態における変化が生
じないことにより、セルの貯蔵接合点には０が貯
蔵されていたことを示すことになる。
第１図は、本発明により集積回路に形成された
アレイの表面の平面図である。第２図は、第１図
のライン２―２に沿つて切断した第１図のアレイ
の断面図である。第３図は、第１図及び第２図に
示されたアレイの概略ダイヤグラムである。第４
図乃至第９図は、本発明の向上した容量を形成す
る種々の段階を示す。 １０……アレイ、１１……半導体基板、１３ａ
……島状領域、１４……半導体部分、２５……絶
縁物層。
アレイの表面の平面図である。第２図は、第１図
のライン２―２に沿つて切断した第１図のアレイ
の断面図である。第３図は、第１図及び第２図に
示されたアレイの概略ダイヤグラムである。第４
図乃至第９図は、本発明の向上した容量を形成す
る種々の段階を示す。 １０……アレイ、１１……半導体基板、１３ａ
……島状領域、１４……半導体部分、２５……絶
縁物層。
Claims (1)
- 【特許請求の範囲】 １ (a) 第１導電型の半導体基体と、 (b) 上記基体上に互いに離隔する側壁をもつよう
に分離して形成された複数個の第２導電型の島
状の領域と、 (c) 上記各島状領域を取り囲むように上記側壁上
に形成された絶縁物層と、 (d) 上記基体と電気的に接続され上記基体の表面
から上記絶縁物層に接触して上記島状領域の間
に伸び、上記絶縁物層を介して上記島状領域と
でキヤパシタを形成する第１導電型の半導体部
分と、 (e) 上記キヤパシタに電荷を貯蔵するために、上
記第２導電型の島状領域をコレクタとして上記
島状領域内に形成された第１のバイポーラ・ト
ランジスタと、 (f) 上記キヤパシタに貯蔵された電荷の情報を読
み出すために、上記第２導電型の島状領域をベ
ースとして上記島状領域内に形成された第２の
バイポーラ・トランジスタとを含み、 上記絶縁物層が上記第１導電型の半導体部分及
び上記島状領域の側壁を接触して配置した場合に
呈せられる接合領域よりも大きい容量を呈するに
十分な薄い層であることを特徴とするバイポー
ラ・ダイナミツク・メモリセル。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/087,596 US4309716A (en) | 1979-10-22 | 1979-10-22 | Bipolar dynamic memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5666055A JPS5666055A (en) | 1981-06-04 |
| JPS6122471B2 true JPS6122471B2 (ja) | 1986-05-31 |
Family
ID=22206132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9766180A Granted JPS5666055A (en) | 1979-10-22 | 1980-07-18 | Semiconductor array |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4309716A (ja) |
| EP (1) | EP0027565B1 (ja) |
| JP (1) | JPS5666055A (ja) |
| DE (1) | DE3071521D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3174468D1 (en) * | 1980-09-17 | 1986-05-28 | Hitachi Ltd | Semiconductor device and method of manufacturing the same |
| GB2104722B (en) * | 1981-06-25 | 1985-04-24 | Suwa Seikosha Kk | Mos semiconductor device and method of manufacturing the same |
| US4454647A (en) * | 1981-08-27 | 1984-06-19 | International Business Machines Corporation | Isolation for high density integrated circuits |
| US4489341A (en) * | 1982-09-27 | 1984-12-18 | Sprague Electric Company | Merged-transistor switch with extra P-type region |
| US4688069A (en) * | 1984-03-22 | 1987-08-18 | International Business Machines Corporation | Isolation for high density integrated circuits |
| US4526631A (en) * | 1984-06-25 | 1985-07-02 | International Business Machines Corporation | Method for forming a void free isolation pattern utilizing etch and refill techniques |
| US4528047A (en) * | 1984-06-25 | 1985-07-09 | International Business Machines Corporation | Method for forming a void free isolation structure utilizing etch and refill techniques |
| US4556585A (en) * | 1985-01-28 | 1985-12-03 | International Business Machines Corporation | Vertically isolated complementary transistors |
| DE4300986C2 (de) * | 1992-01-17 | 1999-08-26 | Mitsubishi Electric Corp | Halbleitervorrichtung zur Elementisolierung und Herstellungsverfahren derselben |
| US5448102A (en) * | 1993-06-24 | 1995-09-05 | Harris Corporation | Trench isolation stress relief |
| US6004835A (en) * | 1997-04-25 | 1999-12-21 | Micron Technology, Inc. | Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region |
| WO2004036587A1 (fr) * | 2002-10-21 | 2004-04-29 | Victor Nikolaevich Mourachev | Cellule memoire d'un dispositif de stockage dynamique |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3423255A (en) * | 1965-03-31 | 1969-01-21 | Westinghouse Electric Corp | Semiconductor integrated circuits and method of making the same |
| US3729719A (en) * | 1970-11-27 | 1973-04-24 | Ibm | Stored charge storage cell using a non latching scr type device |
| US3861968A (en) * | 1972-06-19 | 1975-01-21 | Ibm | Method of fabricating integrated circuit device structure with complementary elements utilizing selective thermal oxidation and selective epitaxial deposition |
| US3938176A (en) * | 1973-09-24 | 1976-02-10 | Texas Instruments Incorporated | Process for fabricating dielectrically isolated semiconductor components of an integrated circuit |
| US3998673A (en) * | 1974-08-16 | 1976-12-21 | Pel Chow | Method for forming electrically-isolated regions in integrated circuits utilizing selective epitaxial growth |
| US3982266A (en) * | 1974-12-09 | 1976-09-21 | Texas Instruments Incorporated | Integrated injection logic having high inverse current gain |
| US4084174A (en) * | 1976-02-12 | 1978-04-11 | Fairchild Camera And Instrument Corporation | Graduated multiple collector structure for inverted vertical bipolar transistors |
| US4190466A (en) * | 1977-12-22 | 1980-02-26 | International Business Machines Corporation | Method for making a bipolar transistor structure utilizing self-passivating diffusion sources |
| US4181981A (en) * | 1977-12-30 | 1980-01-01 | International Business Machines Corporation | Bipolar two device dynamic memory cell |
-
1979
- 1979-10-22 US US06/087,596 patent/US4309716A/en not_active Expired - Lifetime
-
1980
- 1980-07-18 JP JP9766180A patent/JPS5666055A/ja active Granted
- 1980-09-25 EP EP80105790A patent/EP0027565B1/de not_active Expired
- 1980-09-25 DE DE8080105790T patent/DE3071521D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0027565A3 (en) | 1983-05-25 |
| JPS5666055A (en) | 1981-06-04 |
| DE3071521D1 (en) | 1986-05-07 |
| EP0027565A2 (de) | 1981-04-29 |
| EP0027565B1 (de) | 1986-04-02 |
| US4309716A (en) | 1982-01-05 |
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