JPS607782A - ホール効果装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はホール効尿装置およびその製造方法に関するも
ので、どくに半導体チップ上で集積化しうるボール効実
装置ｄ３よびぞの製造方法に係わるものである。

〔従来の技術〕

ホール効果は磁界中で移動する電荷が導体または半導体
に加えた電流と磁界の強さに比例する［１−レンツ力を
受（〕ることに基くもので、電流の流れている金属また
は半導体を電流と直角な方向の磁界内に置いたとぎ、そ
の拐オニ４内に電流Ｊ３よび磁界の双方に直交づ゛る方
向に電界が発生フる現象である。

伝導に寄与する粒子、すなわち電子や正孔にはたらくロ
ーレンツ力は、これら電流や正孔を材わ１のある面の近
傍に移動さｕＪ、うとづるが、系内に平衡を維持しなｔ
プればならないため、［コーレンツ力に等しい蓄積静電
界による電荷が生じ、その結果材料の両面に電位差すな
わちボール電圧が発生するこのようなホール効果をリニ
アあるいはスイツヂング用の半導体集積回路に用いるこ
とは周知であり、実用のホール効実装置としては感度が
高く、作動温度範囲が広く、機械的応力に対する抵抗が
大きく、かつ寿命が長いこと等が要求される。

〔発明が解決しようとする問題点〕

しかして、ホール効果を用いた発電器、プリアンプ、信
号処理回路、トリガ回路等を同一のチップ上に集積化し
た回路を製作することによりシリコンの低易動度や低感
痕を克服することが、近年におけるシリコン技術の進歩
により可能となっている。（例えば米国特許第４，１４
１，０２６号参照） 第１図に典型的なホール効果素子のトポロジーを示す。

同図においてシリコンホールゼネレータ１０はＰ小型ア
インレーション領域１４に囲まれたＮ型エピタキシ１ノ
ル領域１２により形成されている。これらの領域１２．
１４の上面には二酸化シリコン等の絶縁層が形成され、
この絶縁層に形成された開口部を介して、領域１２の面
内に形成されたＮ十型領域と導体が接触する。これらと
導体はホール効実装置にＪ３ける電流端子ないし出力端
子１６．１８と電圧検出端子２０．２２を形成する。従
って磁界が発生していない場合にはホールゼネレータ１
０は第２図に示ｔ　Ｊ：うな抵抗ブリッジ型の等価回路
となり、理想的なゼネレータではＲ１＝Ｒ２かつＲ３−
Ｒ４であり、このときオフセツｌ−ｉ圧ｖＯ３＝ｖ１−
Ｖ２＝Ｏどなる。他方、二酸化シリコン層の表面電位が
変化するど下層シリコンの抵抗が変化する。たとえばフ
ラットバンド電圧以下のマイナス表面電位はＮ型シリコ
ン面の空乏化を促し、この結果エピタキシャル層におけ
る中性領域の厚みが減少し、抵抗が局部的に増大する結
果となる。逆に表面電位がフラットバンド電圧より高い
と、これが下層のシリコン界面に蓄積して導電度が増大
し、局部的な抵抗の減少を招く。上述のような抵抗の変
化はオフセット電圧に直接的な影響を及ばず。

従来の装置ではオフセット電圧は装置ごとに予測不能の
変化を示し、しかも機械的応力に影響される。またとく
にプラスチックでカプセル化した装置の場合は、温瓜変
化に起因ツる応力も問題である。例えばリニアホール効
果集積回路の出力ドリフトは通常１℃につき４−１０ガ
ウスの入力ど等価である。オフセット電圧がこのにうに
不安定であると、半導体小−ル効実装置の有用性はいち
じるしく制約されてしまう。

〔発明の目的〕

故に本発明の目的は安定でかつ制御のしやすいオフセッ
ト電圧特性を有する小−ル効実装置を提供することにあ
る。

さらに本発明の他の目的は活性ホール素子の表面に面電
位シールド層を右するシリコンホール効実装置を提供す
ることにある。

さらに本発明の他の目的はＰ小型のイオン注入領域を有
するＮ型エピタキシＡフル半導体層内にシリコンホール
索子を形成して、このエピタキシャル半導体層の表面に
おりる面電位の変動を抑止するようにしたボール効実装
置を提供することにある。

〔問題点を解決しようとするための手段〕本発明ににる
ホール効実装置は、例えば１〕型の基板上に例えばＮ型
のエピタキシャル半導体層を形成し、このエピタキシャ
ル半導体層の上面に例えばイオン注入法によりボール素
子の活性領域上に例えばＰ小型の領域を形成りることに
より、該ボール素子の表面をこれらＰ十型領域によって
効果的にシールドして面電位の変動を抑止して、装置４
のオフセラ１−電圧が安定でかつ制御しやすくしたもの
である。このホール効実装置の電流および電圧検出接点
は例えばＮ小型の領域を上記Ｐ十型領域と貫通させて上
記Ｎ小型のエピタキシャル半導体層と接触ざ往ることに
にり構成する。

〔実施例〕

次に図面を参照して本発明の詳細な説明する。

第１図は上記のようなホール効実装置の典型的な例を示
す上面図である。本発明によるホール効実装置は本図に
示す表面１へポロジーと同様なトポロジーとなるように
製作するのが好便である。

第７図に本発明装置の一実施例の完成品の断面を示す。

本図では図示を簡略にづ゛るため、第１図と同等のニレ
メン］・を同一の符号で示しである。

シリコンホール効実装置１０は、１〕型基板２４の上面
に形成されたＮ型エピタキシャル層１２を右づる。基板
２４の上面にはさらに１〕十型領域１４が通常の方法に
より形成され、基板２４の上面に接して活性なホール素
子を形成する層１２の一部をアイソレートしている。こ
のエピタキシャル層１２の上面には比較的博いＰ＋型領
域２６が接して前記ホール素子を被覆し、好ましくは周
囲のアイソレーション領域１４と一部が重なり合ってい
る。該ホール素子の電流ｉＪ３　Ｊ：び電圧検出接点は
領域２６を貴通しかつ下面のエピタキシャル層１２と接
触するＮ十型領域２８，３０Ｊ：り形成される。これら
Ｎ十型領域のうち領域２８は電圧接点であり、領域３０
は電流接点である。ホール素子の上方にはたどえば二酸
化シリコンの絶縁層３２が設けられ、前記Ｎ十型領域２
８．３０に対して開口する開口部が複数個形成である。

この絶縁層３２の上面にはパターン化した。例えばアル
ミニウム等の導電層が形成され、前記領域２８゜３０と
接触することにＪζり完成時のホール効実装置の端子を
形成する。図示の例ではこれら導電層を電流検出端子１
８と電圧検出端子２０により描成しである。

１つ小型のシールド領域２６の効果を第８図に示す。同
図は装置内に発生覆る電位を二酸化シリコンの絶縁層３
２の上面からの距離のｌ’Ａ数として示したもので、曲
線ａ、ｂ、ｃはぞれぞれ該Ｆｊ３２に対づる面電位Ｖａ
　、Ｖｂ　、Ｖｃの電位断面形状を示すものである。図
中領域３４は発生した電位にＪ：るＰ小型層の表面空乏
領域であり、斜線で示Ｊ′領域３６は層２６において面
電位の影響を受けない中性領域であり、また領域３８は
層２６の残余の部分Ｊ３よびＮ小型エピタキシＡｌル層
１２の一部に印加バイアス電圧にＪ：り形成される空乏
領域である。また、曲線４０はホール効果センリ゛の典
型的なポテンシャル断面形状を示ずもので、このセンＩ
すは二酸化シリコンの絶縁層３２の面電位による影響を
受番ノない。

層２６の中性領域３６の幅は層３２−Ｆ面の初期電位に
より変動し、たとえば、電位■ａに対応づる曲線ａの場
合、領域３６の幅は斜線領域の幅であり、従って領域３
６の一端はｖａがゼ１コとなる点ずなわち曲線ａがＸ＠
と交差する点に位置Ｊ−る。

このため、領域３６の幅はより低い面電位Ｖ１）。

Ｖｃの場合には増大し、該幅は曲線１＋、ｃがＸ＠と交
差する点とそれぞれ対応することとなる。

第３図ないし第７図に本発明にＪこるホール効実装置の
各製作工程における構造を示す。このホール効実装置の
製作は、まず基板どして結晶方位が〈１１１〉でかつ比
抵抗が約１０ないし２゜ｏ　ｈ　ａ＋　−ｃ　ｍのＰ型
シリコン基板２４を作成することがら始める。ついで、
この基板２４に比抵抗が約１ないし１０　ｏｈＩＩｌ−
ｃｍのＮ型エピタキシャル半導体層１２を厚みが約５な
いし５０ミクロンとなるように被着する。このように本
例では基板２４をＰ型、エピタキシャル半導体層１２を
Ｎ型としているが、所望ならば基板２４をＮ型、エピタ
キシャル半導体層１２をＰ型としてもよい。ただしＮ型
エピタキシャル半導体層１２は電子易動度が大ぎくてホ
ール感度が高いためＰ型のものにり好ましい。次にエピ
タキシャル半導体層１２の上面に二酸化シリコン層３２
を例えば高’ＩＭ　ｆＩｆｆ化ｄ１化上１、厚みが約７
０００オンゲストロームとなるように形成し、通常のフ
第１−リソグラフィ法にＪ：るパターン形成を行なって
開口部４２を形成して半導体層１２を露出させる。つい
でこ・れら開口部４２を介して硼素等、適当なＰ型不純
物を被着することｔこより領域４４を形成づ゛る。この
ようにして形成された領域４４は熱拡散を行なって第４
図に破線で示１ように基板２４の上面にまで延在づるア
イソレーション領域１４を形成する。この拡散プロセス
中に上記二酸化シリコンは開口部４２内で再成長を行な
う。なお活性ホール領域の形成は接合アイソレーション
法による代りに酸化物アイソレージ」ン法により行なっ
て乙よいが、接合アイソレージ」ン法の方が製作が簡便
である。

第５図に示す−一うに、エピタキシャル半導体層１２の
上面にはアイソレーション領域１４の一部と重なる開口
部４６が形成され、ついでこの領域４６内で酸化物の再
成長を行なわせて厚さ約３０００オンゲストロームとす
ることによりマスフを形成して、引ぎ続くイオン注入工
程にお（プる損傷の可能性を低減させる。次に打込みエ
ネルギ約１１０ｋｅＶ、打込ミ最約１０１３ナイシ１ｏ
１４ａｔｏｍｓ　／ｃｍ２で、例えば硼素のイオンをな
うことによりＰ＋型シールド領域２６を形成し、さらに
第６図に示すように、二酸化シリコン層３２に開口部４
８を形成して）晶度約１０００℃ないし１１００℃で燐
を拡ｆｉｌさせることによって、接合深さ約１ないし５
ミクロン、シート抵抗的２ないＬ／　ｌ　Ｑ　ｏｌｖ−
ｃｍ（７）　Ｎ十型接触領域２８．３０を形成する。形
成された１〕十型シールド領域２６の最終厚さはほぼ０
．５ないし２．０ミクロンとなる。

かくて前記開口部４８内で再成長した二酸化物を除去し
たのち、例えばアルミニウムの蒸着、パターン形成およ
びシンタリングプロセスを行なって導電層１８．２０＜
第７図）を形成することによりボール効実装置が完成す
る。

上記製造方法においてＰ＋型シールド領域２６の不純物
温度はあまり大ぎ、（ホず、Ｎ十型接触領域２８．３０
が該８２６を透通してエピタキシャル半導体層１２と接
触しつる程度とり−るのが肝要である。さらに、アバラ
ンシェ降伏電圧は同一のチップ上の関連回路ににり要求
されるＪ：りも高くする必要がある。またＰ＋型シール
ド領域２６の表面濃度はＭＯ８反転Ｐｉｌ値電１■がホ
ール動作電圧より高く、従ってＰ＋型層の反転が生じな
いような値とし、一方、該層２６の不純物製電はあまり
小さくｕ゛ずに、上述のように二酸化シリコン層３２の
面電位の変動を効果的に抑止づるＪζうにすることが重
要である。

なｄ５、上に述べた本発明にＪζる小−ル効実装置の製
造方法は、ホール素子の製作と同時に関連装置や回路群
の製作を行なって、完全に集積化されたホール効果型セ
ンザやボール効果型スイッチ回路を製造するように実施
してもよいことはいうまでもない。

〔発明の効果〕

本発明によるホール効実装置においては上記のように、
例えば［〕型の基板上にＮ型のエピタキシャル半導体層
を形成し、このエピタキシャル半導体層の上面に例えば
イオン注入法により小−ル素子の活性領域上に例えばＰ
＋型の領域を形成することにより、該ホール素子の表面
をこれらＰ＋型領域によって効果的にシールドしで面電
位の変動を１０１止Ｊ゛るようにしたので、装置のオフ
ゼツ１〜電圧が安定でかつ制御しやづいという効果があ
る。

【図面の簡単な説明】

第１図は公知のホール効実装胃を示す平面図、第２図は
第１図に示した装置の抵抗モデルを示り一概略図、第３
図ないし第７図は本発明によるホール効実装置の各製作
工程にＪ３りる構造を示り゛断面図、第８図は装置表面
からの距離の関数としての電位を示すことにより、発生
電位を低減覆るシールド層の効果を説明したグラフであ
る。 １２・・・Ｎ型エピタキシＶル半導体層、１４・・・Ｐ
＋型領域、 １８．２０・・・導電層、 ２４・・・Ｐ型基板、 ２６・・・Ｐ＋型領域、 ２８・・・Ｎ十型領域（電圧検出接点）、３０・・・Ｎ
十型領域（電流検出接点）、３２・・・二酸化シリコン
１４（絶縁層）。 代理人　浅　利　皓 Ｆｌ′ｇ、　／ Ｆ々、２ Ｆｌ″ｇ３ Ｆ７ｇ、４ Ｆｉｇ、５

Claims (1)

1. 【特許請求の範囲】 （１）　第１の伝導型を有す゛る半導体基板と、前記第
   １の伝導型とは逆の第２の伝導型を有しかつ前記基板の
   上面に接する半導体層ど、この半導体層内に形成されか
   つその上面から前記半導体基板の上面に延在するととも
   に、前記半導体層の第１の領域を囲繞するアイソレーシ
   ョン領域と、前記第１の領域内に形成されて、該領域の
   上面下方に所定深さ延在しかつ前記第１の伝導型を有づ
   る第２の領域と、前記第２の領域内にたがいに相隔でて
   形成され、かつ前記第２の１八尋型を有する複数の第３
   の領域とからなり、これら第３の領域が前記第２の領域
   の下面下方に延在して前記半導体層の第１の領域ど接触
   するとともに、装置の電流および電圧検出接点を形成す
   るようにしたことを特徴とする集積ホール効果装置。 （２）　前記アイソレーション領域はこれを前記第１の
   伝導型を有する領域としたことを特徴とする特許請求範
   囲第１項記載の集槓小−ル効果駅首。 （３）　前記第２の領域が前記半導体層の第１の領域を
   完全に覆うようにしたことを特徴とする特〃［請求範囲
   第２項記載の集積ホール効実装置。 （４）　前記半導体基板の伝動型をＰ型とし、前記半導
   体層の伝動型をＮ型とし、前記アイソレーションおよび
   前記第２の伝導型領域をＰ＋型とし、前記第３の領域の
   伝導型をＮ小型としたことを特徴とする特許請求範囲第
   ３項記載の集積ホール効実装置。 （５）　第１の伝導型を有する半う９体基根と、前記第
   １の伝導型とは逆の第２の伝導型を右しかつ前記基板の
   上面に接づる半導体層と、この半導体層内に形成されか
   つその上面から前記半導体基板の上面に延在するととも
   に、前記第１の伝導型を有づる第１の領域と、この第１
   の領域により囲繞され、前記半導体層内に形成されかつ
   アイソレーションされた第２の領域と、この第２の領域
   の上面に形成され前記第１の伝導型を有づる第３の領域
   と、該第３の領域内にたがいに相隔てて形成されかつ前
   記第２の伝導型を右づる複数の第４の領域とからなり、
   これら第４の領域が前記第３の領域の下面下方に延在し
   て前記第２の領域に接触するとともに、装置の電流およ
   び電圧検出接点を形成Ｊるようにしたことを特徴とする
   集積ホール効果装置。 （６）　前記第３の領域が前記第２の領域を完全に覆う
   ようにしたことを特徴とする特許請求範囲第５項記載の
   集積ホール効実装置。 （１）　前記半導体基板の伝導型をＰ型とし、前記半導
   体層の伝導型をＮ型とし、前記第１および第３の伝導型
   領域をＰ小型とし、前記第４の領域の伝導型をＮ小型と
   したことを特徴とする特許請求範囲第６項記載の集積ボ
   ール効実装置。 （８）　第１の伝導型を有する半導体基板および第１の
   伝導型とは逆の第２の伝導型を有しかつ前記基板の上面
   に接するエピタキシャル半導体層を形成し、さらにこの
   半導体層内に前記基板の上面に延在する第１の領域を形
   成することにより前記エピタキシャル半導体層のアイソ
   レートされた第２の領域を形成づるとともに、前記第１
   の伝導型を有する第３の領域を前記第２の領域の上面に
   形成し、該第３の領域内にたがいに相隔て゛Ｃ形成され
   、かつ前記第２の伝導型を有り−る複数の第４の領域を
   形成し、これら第４の領域が前記第２の領域の下面下方
   に延在して前記第２の領域と接触するようにしたことを
   特徴とする集積ボール効実装置の製造方法。 （９）　前記第１の領域を形成するに際して、前記エピ
   タキシャル半導体層の上面に接づるパターン化マスク層
   を形成したのち、このパターン化マスク層を介して前記
   エピタキシャル半導体層をドープすることにより、前記
   第１の伝導型を有づ゛る第１の領域を形成し、かつこの
   第１の領域が前記エピタキシャル半導体層の上面から前
   記ｌｉの上面に延在するようにさばたことを特徴とする
   特許請求範囲第８項記載の集積ホール効実装置。 （１０）前記第１の領域を形成するに際して、前記エピ
   タキシャル半導体層の上面に接するパターン化マスク層
   を形成して前記１２の領域および前記第１の領域の一部
   を露出させ、この露出領域をドープづ−ることにより、
   前記第１の伝導型を有づる第３の領域を形成し、かつこ
   の第３の領域が前記第２の領域の下面下方に所定深さ延
   在するにうにさμ°たことを特徴とする特許請求範囲第
   ９項記載の集積ホール効実装置。 （１１）前記露出領域上に比較的薄い絶縁層を形成し、
   この絶縁層を介してドーパントを注入したことを特徴と
   する特ｎ請求範囲第１０項記載の集積ホール効実装置。 （１２）前記エピタキシャル半導体層の上面に接するパ
   ターン化絶縁層を形成して前記複数の第４の領域を露出
   させ、この絶縁層の上面に接するパターン化伝導層を形
   成して前記第４の領域と接触さゼるようにしたことを特
   徴とする特許請求範囲第８項記載の集積ホール効実装置
   。