JP2001320107A - ホール素子 - Google Patents
ホール素子Info
- Publication number
- JP2001320107A JP2001320107A JP2000142315A JP2000142315A JP2001320107A JP 2001320107 A JP2001320107 A JP 2001320107A JP 2000142315 A JP2000142315 A JP 2000142315A JP 2000142315 A JP2000142315 A JP 2000142315A JP 2001320107 A JP2001320107 A JP 2001320107A
- Authority
- JP
- Japan
- Prior art keywords
- type region
- hall element
- carrier concentration
- electrode
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】
【課題】 製造工程を短縮できる低価格なホール素子を
提供する。 【解決手段】 基板１上にｎ型半導体からなる感磁部が
形成され、この感磁部２上に電極３が形成されたホール
素子において、上記感磁部２を上下２層で構成すると共
に、上層４を上記ｎ型半導体の表面に形成される空乏層
よりも薄く、かつ下層よりも高キャリア濃度で形成す
る。
提供する。 【解決手段】 基板１上にｎ型半導体からなる感磁部が
形成され、この感磁部２上に電極３が形成されたホール
素子において、上記感磁部２を上下２層で構成すると共
に、上層４を上記ｎ型半導体の表面に形成される空乏層
よりも薄く、かつ下層よりも高キャリア濃度で形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、磁気信号を電気信
号に変換するホール素子に係り、特にＧａＡｓ、ＩｎＡ
ｓ、ＩｎＳｂ等のｎ型半導体で形成されたホール素子に
関するものである。
号に変換するホール素子に係り、特にＧａＡｓ、ＩｎＡ
ｓ、ＩｎＳｂ等のｎ型半導体で形成されたホール素子に
関するものである。
【０００２】
【従来の技術】ホール素子は、主にブラシレスＤＣモー
タの回転制御用センサとして使用されている。
タの回転制御用センサとして使用されている。
【０００３】近年、ブラシレスＤＣモータは、フロッピ
ー（登録商標）ディスク、コンパクトディスク等の駆動
装置に採用され、その市場が急速に拡大しつつある。こ
れに伴い、ホール素子には、より一層の低価格化と性能
向上が強く要求されている。
ー（登録商標）ディスク、コンパクトディスク等の駆動
装置に採用され、その市場が急速に拡大しつつある。こ
れに伴い、ホール素子には、より一層の低価格化と性能
向上が強く要求されている。
【０００４】また、最近では、ホール素子を用いた電流
計や、電力量計も開発が進められており、低価格に加え
て、高い信頼性も要求されている。
計や、電力量計も開発が進められており、低価格に加え
て、高い信頼性も要求されている。
【０００５】ここで、ホール素子の動作原理について簡
単に説明する。
単に説明する。
【０００６】一般的なホール素子は、図６に示すよう
に、基板２１上に形成され磁気信号を電気信号に変換す
る感磁部と、この感磁部に電流を流す電源端子２個及び
電気信号を取り出す信号端子２個の計４個の電極２３と
で構成される。
に、基板２１上に形成され磁気信号を電気信号に変換す
る感磁部と、この感磁部に電流を流す電源端子２個及び
電気信号を取り出す信号端子２個の計４個の電極２３と
で構成される。
【０００７】感磁部は、略十字形平面形状のｎ型領域２
２を有し、この十字形の４つの端部に上述した電極２３
が形成されている。また、感磁部は、基板２１とは電気
的に絶縁されている。
２を有し、この十字形の４つの端部に上述した電極２３
が形成されている。また、感磁部は、基板２１とは電気
的に絶縁されている。
【０００８】このホール素子は、これら対向する電源端
子２３間に電流を流した状態で、感磁部の表面に垂直な
磁束が印加されると、信号端子２３間にホール電圧（Ｖ
ｈ）が発生する。このＶｈは下記数１式で表すことがで
きる。
子２３間に電流を流した状態で、感磁部の表面に垂直な
磁束が印加されると、信号端子２３間にホール電圧（Ｖ
ｈ）が発生する。このＶｈは下記数１式で表すことがで
きる。
【０００９】
【数１】 Ｖｈ＝ｋ・Ｉ・Ｂ （但し、ｋ：積感度、Ｉ：電流、Ｂ：磁束密度。） 積感度ｋは、電子移動度に強く依存し、この値が高いほ
ど大きなホール電圧が得られる。従って、ホール素子材
料としては、電子移動度が高いＧａＡｓ、ＩｎＡｓ、Ｉ
ｎＳｂ等の化合物半導体が用いられている。また、同一
材料で高い電子移動度を得るためには、感磁部のキャリ
ア濃度を低くした方が有利である。
ど大きなホール電圧が得られる。従って、ホール素子材
料としては、電子移動度が高いＧａＡｓ、ＩｎＡｓ、Ｉ
ｎＳｂ等の化合物半導体が用いられている。また、同一
材料で高い電子移動度を得るためには、感磁部のキャリ
ア濃度を低くした方が有利である。
【００１０】図７、図９に、ＧａＡｓで形成された従来
の一般的なホール素子の断面図を示す。
の一般的なホール素子の断面図を示す。
【００１１】図７は、感磁部をイオン打ち込み法で形成
したホール素子であり、図９は、感磁部をエピタキシャ
ル成長法で形成したホール素子である。
したホール素子であり、図９は、感磁部をエピタキシャ
ル成長法で形成したホール素子である。
【００１２】図７に示すように、感磁部をイオン打ち込
み法で形成したホール素子は、半絶縁性ＧａＡｓ基板２
１の表面に感磁部が埋め込まれて形成されており、その
感磁部上に電極２３が形成されていると共にこの電極２
３以外の表面は絶縁性保護膜２５で覆われている。そし
て、感磁部の電極２３と接触する部分にはキャリア濃度
が高いｎ+ 型領域２４が形成されており、それ以外の部
分にはキャリア濃度が低いｎ型領域２２が形成されてい
る。
み法で形成したホール素子は、半絶縁性ＧａＡｓ基板２
１の表面に感磁部が埋め込まれて形成されており、その
感磁部上に電極２３が形成されていると共にこの電極２
３以外の表面は絶縁性保護膜２５で覆われている。そし
て、感磁部の電極２３と接触する部分にはキャリア濃度
が高いｎ+ 型領域２４が形成されており、それ以外の部
分にはキャリア濃度が低いｎ型領域２２が形成されてい
る。
【００１３】また、図９に示すように、感磁部をエピタ
キシャル成長法で形成したホール素子は、半絶縁性Ｇａ
Ａｓ基板３１上に感磁部としてのｎ型領域３２がエピタ
キシャル成長されており、そのｎ型領域３２上の一部に
ｎ+ 型領域３４を挟んで電極３３が形成されている。そ
して、この電極３３以外の表面は絶縁性保護膜３５で覆
われている。
キシャル成長法で形成したホール素子は、半絶縁性Ｇａ
Ａｓ基板３１上に感磁部としてのｎ型領域３２がエピタ
キシャル成長されており、そのｎ型領域３２上の一部に
ｎ+ 型領域３４を挟んで電極３３が形成されている。そ
して、この電極３３以外の表面は絶縁性保護膜３５で覆
われている。
【００１４】これら図７、図９に示したホール素子の感
磁部であるｎ型領域２２，３２のキャリア濃度は、２×
１０17個ｃｍ-3以下の低キャリア濃度にするのが一般的
である。これは、キャリア濃度がこれよりも高くなる
と、電子移動度の低下が顕著になり、高いホール電圧が
得られなくなるためである。
磁部であるｎ型領域２２，３２のキャリア濃度は、２×
１０17個ｃｍ-3以下の低キャリア濃度にするのが一般的
である。これは、キャリア濃度がこれよりも高くなる
と、電子移動度の低下が顕著になり、高いホール電圧が
得られなくなるためである。
【００１５】しかし、このような比較的低キャリア濃度
のｎ型領域２２，３２上に電極２３，３３を形成する
と、電極−半導体領域界面の接触抵抗が高くなり、極端
な場合には整流性を呈するようになる。
のｎ型領域２２，３２上に電極２３，３３を形成する
と、電極−半導体領域界面の接触抵抗が高くなり、極端
な場合には整流性を呈するようになる。
【００１６】このため、図７、図９に示したように、感
磁部の電極直下の部分（電極と接触する部分）には、キ
ャリア濃度の高いｎ+ 型領域（ｎ+ 型ＧａＡｓ）２４，
３４を設けるのが一般的である。そして、このｎ+ 型領
域２４，３４のキャリア濃度を１×１０18個ｃｍ-3以上
とすることにより、５×１０-6Ωｃｍ2 以下の低い接触
比抵抗が実現できる。
磁部の電極直下の部分（電極と接触する部分）には、キ
ャリア濃度の高いｎ+ 型領域（ｎ+ 型ＧａＡｓ）２４，
３４を設けるのが一般的である。そして、このｎ+ 型領
域２４，３４のキャリア濃度を１×１０18個ｃｍ-3以上
とすることにより、５×１０-6Ωｃｍ2 以下の低い接触
比抵抗が実現できる。
【００１７】これらのことから、従来のＧａＡｓホール
素子では、電子移動度を高くすると共に電極２３，３３
との接触比抵抗を低くするために、感磁部の電極直下の
部分のみにｎ+ 型領域２４，３４を設けていた。
素子では、電子移動度を高くすると共に電極２３，３３
との接触比抵抗を低くするために、感磁部の電極直下の
部分のみにｎ+ 型領域２４，３４を設けていた。
【００１８】
【発明が解決しようとする課題】しかしながら、イオン
打ち込み法によりｎ型領域２２及びｎ+ 型領域２４を形
成する場合、例えば、図８（ａ）に示すように、第一の
フォトレジストパターン２６を形成し、これをマスクと
してｎ+ 型領域２４を形成する。そして、第一のフォト
レジストパターン２６を除去した後、図８（ｂ）に示す
ように、第二のフォトレジストパターン２７を形成し、
これをマスクとしてｎ型領域２２を形成していた。すな
わち、ｎ型領域２２のレジストパターン２６とｎ+ 型領
域２４のレジストパターン２７とが異なるため、イオン
打ち込み用のマスクを２回形成する必要があった。
打ち込み法によりｎ型領域２２及びｎ+ 型領域２４を形
成する場合、例えば、図８（ａ）に示すように、第一の
フォトレジストパターン２６を形成し、これをマスクと
してｎ+ 型領域２４を形成する。そして、第一のフォト
レジストパターン２６を除去した後、図８（ｂ）に示す
ように、第二のフォトレジストパターン２７を形成し、
これをマスクとしてｎ型領域２２を形成していた。すな
わち、ｎ型領域２２のレジストパターン２６とｎ+ 型領
域２４のレジストパターン２７とが異なるため、イオン
打ち込み用のマスクを２回形成する必要があった。
【００１９】また、エピタキシャル成長法によりｎ型領
域３２及びｎ+ 型領域３４を形成する場合についても同
様のことが言える。すなわち、図１０（ａ）に示すよう
に、第一のフォトレジストパターン３６を形成し、これ
をマスクとしてｎ+ 型領域３４の不要部分を選択的に除
去する。そして、第一のフォトレジストパターン３６を
除去した後、図１０（ｂ）に示すように、第二のフォト
レジストパターン３７を形成し、これをマスクとしてｎ
型領域３２をエッチングにより形成していた。
域３２及びｎ+ 型領域３４を形成する場合についても同
様のことが言える。すなわち、図１０（ａ）に示すよう
に、第一のフォトレジストパターン３６を形成し、これ
をマスクとしてｎ+ 型領域３４の不要部分を選択的に除
去する。そして、第一のフォトレジストパターン３６を
除去した後、図１０（ｂ）に示すように、第二のフォト
レジストパターン３７を形成し、これをマスクとしてｎ
型領域３２をエッチングにより形成していた。
【００２０】このため、ホール素子の製造コスト低減の
ためには製造工程の短縮が不可欠であるにもかかわら
ず、従来のＧａＡｓホール素子のような構造では、ｎ型
領域２２，３２及びｎ+ 型領域２４，３４を形成するた
めには２回のフォトレジスト工程が必要であり、このフ
ォトレジスト工程が製造工程短縮における阻害要因にな
っていた。
ためには製造工程の短縮が不可欠であるにもかかわら
ず、従来のＧａＡｓホール素子のような構造では、ｎ型
領域２２，３２及びｎ+ 型領域２４，３４を形成するた
めには２回のフォトレジスト工程が必要であり、このフ
ォトレジスト工程が製造工程短縮における阻害要因にな
っていた。
【００２１】そこで、本発明の目的は、製造工程を短縮
できる低価格なホール素子を提供することにある。
できる低価格なホール素子を提供することにある。
【００２２】
【課題を解決するための手段】上記課題を解決するため
に請求項１の発明は、基板上にｎ型半導体からなる感磁
部が形成され、この感磁部上に電極が形成されたホール
素子において、上記感磁部は上下２層で形成されている
と共に、上層が上記ｎ型半導体の表面に形成される空乏
層よりも薄く、かつ下層よりも高キャリア濃度であるも
のである。
に請求項１の発明は、基板上にｎ型半導体からなる感磁
部が形成され、この感磁部上に電極が形成されたホール
素子において、上記感磁部は上下２層で形成されている
と共に、上層が上記ｎ型半導体の表面に形成される空乏
層よりも薄く、かつ下層よりも高キャリア濃度であるも
のである。
【００２３】請求項２の発明は、上記ｎ型半導体はＧａ
Ａｓであるものである。
Ａｓであるものである。
【００２４】請求項３の発明は、上記上層のキャリア濃
度は１×１０18個ｃｍ-3以上７×１０18個ｃｍ-3以下で
あるものである。
度は１×１０18個ｃｍ-3以上７×１０18個ｃｍ-3以下で
あるものである。
【００２５】請求項４の発明は、上記上層は、厚さが１
２ｎｍ以下であるものである。
２ｎｍ以下であるものである。
【００２６】すなわち、本発明は、ＧａＡｓホール素子
において、感磁部を高キャリア濃度のｎ+ 型領域と、こ
のｎ+ 型領域の下に設けられた低キャリア濃度のｎ型領
域とで構成する。この場合、ｎ+ 型領域のキャリア濃度
は１×１０18個ｃｍ-3以上７×１０18個ｃｍ-3以下と
し、厚さを１２ｎｍ以下と薄くする。
において、感磁部を高キャリア濃度のｎ+ 型領域と、こ
のｎ+ 型領域の下に設けられた低キャリア濃度のｎ型領
域とで構成する。この場合、ｎ+ 型領域のキャリア濃度
は１×１０18個ｃｍ-3以上７×１０18個ｃｍ-3以下と
し、厚さを１２ｎｍ以下と薄くする。
【００２７】上記構成によれば、ｎ型領域とｎ+ 型領域
とが同じ形状なので、１回のフォトレジスト工程でこれ
らのｎ型領域とｎ+ 型領域を形成できる。これにより、
従来よりも製造工程が短縮される。
とが同じ形状なので、１回のフォトレジスト工程でこれ
らのｎ型領域とｎ+ 型領域を形成できる。これにより、
従来よりも製造工程が短縮される。
【００２８】さらに、ｎ型領域と電極との間にキャリア
濃度が１×１０18個ｃｍ-3以上のｎ+ 型領域を設けるこ
とにより、感磁部と電極との接触比抵抗をｎ+ 型領域の
厚さによらず５×１０-6Ωｃｍ2 以下と低くできる。こ
の場合、ホール素子の電源端子間に電圧を印加すると、
全ての電子はｎ型領域を移動する。従って、磁気感度は
ｎ型領域で決定され、ｎ+ 型領域の影響を受けない。
濃度が１×１０18個ｃｍ-3以上のｎ+ 型領域を設けるこ
とにより、感磁部と電極との接触比抵抗をｎ+ 型領域の
厚さによらず５×１０-6Ωｃｍ2 以下と低くできる。こ
の場合、ホール素子の電源端子間に電圧を印加すると、
全ての電子はｎ型領域を移動する。従って、磁気感度は
ｎ型領域で決定され、ｎ+ 型領域の影響を受けない。
【００２９】また、ｎ型半導体の表面に形成される空乏
層の深さは、表面電位とキャリア濃度に依存する。Ｇａ
Ａｓは表面準位密度が高く、表面におけるフェルミレベ
ルは、バンドギャップ中、伝導帯からほぼ０．８ｅＶの
位置に固定される。一方、エピタキシャル成長法または
イオン打ち込み法で得られるｎ型領域のキャリア濃度の
上限は７×１０18個ｃｍ-3程度である。ｎ+ 型領域のキ
ャリア濃度が１×１０18個ｃｍ-3〜７×１０18個ｃｍ-3
の場合、表面空乏層の厚さは３４ｎｍ〜１３ｎｍの範囲
である。従って、ｎ+ 型領域の厚さを１２ｎｍ以下にす
れば、ｎ+ 型領域を全て空乏化させることができる。
層の深さは、表面電位とキャリア濃度に依存する。Ｇａ
Ａｓは表面準位密度が高く、表面におけるフェルミレベ
ルは、バンドギャップ中、伝導帯からほぼ０．８ｅＶの
位置に固定される。一方、エピタキシャル成長法または
イオン打ち込み法で得られるｎ型領域のキャリア濃度の
上限は７×１０18個ｃｍ-3程度である。ｎ+ 型領域のキ
ャリア濃度が１×１０18個ｃｍ-3〜７×１０18個ｃｍ-3
の場合、表面空乏層の厚さは３４ｎｍ〜１３ｎｍの範囲
である。従って、ｎ+ 型領域の厚さを１２ｎｍ以下にす
れば、ｎ+ 型領域を全て空乏化させることができる。
【００３０】
【発明の実施の形態】次に、本発明の好適一実施の形態
を添付図面に基づいて詳述する。
を添付図面に基づいて詳述する。
【００３１】図３に本発明にかかるホール素子の概略図
を示す。
を示す。
【００３２】図３に示すように、本発明にかかるホール
素子は、半絶縁性ＧａＡｓ基板１上に形成され磁気信号
を電気信号に変換する感磁部と、この感磁部に電流を流
すと共に電気信号を取り出す電極とから主に構成されて
いる。
素子は、半絶縁性ＧａＡｓ基板１上に形成され磁気信号
を電気信号に変換する感磁部と、この感磁部に電流を流
すと共に電気信号を取り出す電極とから主に構成されて
いる。
【００３３】感磁部は、略十字形平面形状のｎ型領域２
を有し、この十字形の４つの端部の内の対向する２か所
に電流を流すための一対の電源端子（電極）３ｄが形成
されており、これらの電源端子３ｄと直角に交差する２
か所に電気信号を取り出すための信号端子（電極）３ｓ
が形成されている。また、感磁部はＧａＡｓからなり、
基板１とは電気的に絶縁されている。
を有し、この十字形の４つの端部の内の対向する２か所
に電流を流すための一対の電源端子（電極）３ｄが形成
されており、これらの電源端子３ｄと直角に交差する２
か所に電気信号を取り出すための信号端子（電極）３ｓ
が形成されている。また、感磁部はＧａＡｓからなり、
基板１とは電気的に絶縁されている。
【００３４】このホール素子は、電源端子３ｄ間に電流
を流した状態で、感磁部の表面に垂直な磁束が印加され
ると、信号端子３ｓ間にホール電圧（Ｖｈ）が発生す
る。このＶｈは下記数１式で表すことができる。
を流した状態で、感磁部の表面に垂直な磁束が印加され
ると、信号端子３ｓ間にホール電圧（Ｖｈ）が発生す
る。このＶｈは下記数１式で表すことができる。
【００３５】
【数１】 Ｖｈ＝ｋ・Ｉ・Ｂ （但し、ｋ：積感度、Ｉ：電流、Ｂ：磁束密度。） 図１にこのホール素子のＡ−Ａ線矢示断面図を示す。
【００３６】図１に示すように、半絶縁性ＧａＡｓ基板
１上に形成された感磁部は、エピタキシャル成長された
上下２層のＧａＡｓ層から構成されており、下層は厚さ
５００ｎｍでキャリア濃度が５×１０16個ｃｍ-3のｎ型
領域２からなり、上層は厚さ１０ｎｍでキャリア濃度が
３×１０18個ｃｍ-3のｎ+ 型領域４からなる。
１上に形成された感磁部は、エピタキシャル成長された
上下２層のＧａＡｓ層から構成されており、下層は厚さ
５００ｎｍでキャリア濃度が５×１０16個ｃｍ-3のｎ型
領域２からなり、上層は厚さ１０ｎｍでキャリア濃度が
３×１０18個ｃｍ-3のｎ+ 型領域４からなる。
【００３７】そして、上層のｎ+ 型領域２上の一部に上
述した電極３が形成されている。さらに、この電極３以
外の表面は絶縁性保護膜５で覆われている。
述した電極３が形成されている。さらに、この電極３以
外の表面は絶縁性保護膜５で覆われている。
【００３８】このＧａＡｓからなるｎ+ 型領域４のキャ
リア濃度は、その上に形成される電極３との接触比抵抗
に影響する。
リア濃度は、その上に形成される電極３との接触比抵抗
に影響する。
【００３９】図５にｎ+ 型領域のキャリア濃度に対する
電極との接触比抵抗の関係を示す。
電極との接触比抵抗の関係を示す。
【００４０】図５に示すように、電極との接触比抵抗を
示す曲線ｒは、ｎ+ 型領域のキャリア濃度がおよそ１×
１０18個ｃｍ-3以上７×１０18個ｃｍ-3以下で、実用的
な５×１０-6Ωｃｍ2 以下の低い接触比抵抗となってい
る。
示す曲線ｒは、ｎ+ 型領域のキャリア濃度がおよそ１×
１０18個ｃｍ-3以上７×１０18個ｃｍ-3以下で、実用的
な５×１０-6Ωｃｍ2 以下の低い接触比抵抗となってい
る。
【００４１】このことから、ｎ+ 型領域のキャリア濃度
を１×１０18個ｃｍ-3以上７×１０18個ｃｍ-3以下に形
成すれば良いことが分かる。
を１×１０18個ｃｍ-3以上７×１０18個ｃｍ-3以下に形
成すれば良いことが分かる。
【００４２】また、ｎ+ 型領域の厚さは、全て空乏層と
なる厚さに形成されている。
なる厚さに形成されている。
【００４３】図４にＧａＡｓからなるｎ+ 型領域のキャ
リア濃度に対する表面空乏層の深さの関係を示す。
リア濃度に対する表面空乏層の深さの関係を示す。
【００４４】図４に示すように、表面空乏層深さを示す
曲線ｄは、ｎ+ 型領域のキャリア濃度が１×１０18個ｃ
ｍ-3から７×１０18個ｃｍ-3まで増加するに従って３４
ｎｍから１３ｎｍまで反比例的に減少する。
曲線ｄは、ｎ+ 型領域のキャリア濃度が１×１０18個ｃ
ｍ-3から７×１０18個ｃｍ-3まで増加するに従って３４
ｎｍから１３ｎｍまで反比例的に減少する。
【００４５】この曲線ｄにより、ｎ+ 型領域を全て空乏
化させるには、厚さを１２ｎｍ以下に形成すれば良いこ
とが分かる。尚、空乏層の厚さは、表面に保護膜を形成
しても変化はなかった。
化させるには、厚さを１２ｎｍ以下に形成すれば良いこ
とが分かる。尚、空乏層の厚さは、表面に保護膜を形成
しても変化はなかった。
【００４６】次に、このホール素子の製造方法を説明す
る。
る。
【００４７】図１に示したホール素子を製造するに際し
ては、半絶縁性ＧａＡｓ基板１上に、キャリア濃度を２
×１０17個ｃｍ-3以下（５×１０16個ｃｍ-3）にしてｎ
型領域２を厚さ５００ｎｍでエピタキシャル成長させた
後、このｎ型領域２上に、キャリア濃度を１×１０18個
ｃｍ-3以上（３×１０18個ｃｍ-3）にしてｎ+ 型領域４
を厚さ１２ｎｍ以下（１０ｎｍ）でエピタキシャル成長
させる。そして、そのｎ+ 型領域４上にフォトレジスト
パターンを形成し、エピタキシャル層をエッチングして
十字形平面状の感磁部を形成する。さらに、感磁部の４
つの端部に電極３を形成し、最後に、電極３以外の表面
を絶縁性保護膜５で覆う。
ては、半絶縁性ＧａＡｓ基板１上に、キャリア濃度を２
×１０17個ｃｍ-3以下（５×１０16個ｃｍ-3）にしてｎ
型領域２を厚さ５００ｎｍでエピタキシャル成長させた
後、このｎ型領域２上に、キャリア濃度を１×１０18個
ｃｍ-3以上（３×１０18個ｃｍ-3）にしてｎ+ 型領域４
を厚さ１２ｎｍ以下（１０ｎｍ）でエピタキシャル成長
させる。そして、そのｎ+ 型領域４上にフォトレジスト
パターンを形成し、エピタキシャル層をエッチングして
十字形平面状の感磁部を形成する。さらに、感磁部の４
つの端部に電極３を形成し、最後に、電極３以外の表面
を絶縁性保護膜５で覆う。
【００４８】このように、本発明は、ｎ型領域とｎ+ 型
領域とが同じ形状であり、感磁部の電極直下以外のｎ+
型領域４を除去する必要がないことから、フォトレジス
ト工程を１回しか行わない簡単なプロセスによる素子製
造を実現できる。
領域とが同じ形状であり、感磁部の電極直下以外のｎ+
型領域４を除去する必要がないことから、フォトレジス
ト工程を１回しか行わない簡単なプロセスによる素子製
造を実現できる。
【００４９】このことから、本発明は、製造工程が従来
に比べて大幅に簡略化できるため、製造歩留りを高くす
ることができ、また、製造コストの大幅な低減を図るこ
とが可能になる。
に比べて大幅に簡略化できるため、製造歩留りを高くす
ることができ、また、製造コストの大幅な低減を図るこ
とが可能になる。
【００５０】次に、作用を説明する。
【００５１】ｎ+ 型領域４のキャリア濃度が１×１０18
個ｃｍ-3以上であることから、電極３ｄ，３ｓとの接触
比抵抗がｎ+ 型領域４の厚さによらず５×１０-6Ωｃｍ
2 以下と低くなる。さらに、ｎ+ 型領域４の厚さが１２
ｎｍ以下であり、全て空乏化しているので、ホール素子
の電源端子３ｄ間に電圧を印加して電流Ｉを流し、感磁
部と垂直に磁束を磁束密度Ｂで印加すると、ホール素子
の電源端子３ｄ間の全ての電子は、ｎ+ 型領域４を通り
抜けて、ｎ型領域２を移動する。従って、磁気感度はｎ
型領域２で決定され、ｎ+ 型領域４の影響を受けない。
すなわち、本発明は、電極直下以外のｎ+ 型領域４を除
去しなくても、電流がｎ型領域２を流れるので、電子移
動度が低下せず、ホール素子の磁気感度が低下しない。
個ｃｍ-3以上であることから、電極３ｄ，３ｓとの接触
比抵抗がｎ+ 型領域４の厚さによらず５×１０-6Ωｃｍ
2 以下と低くなる。さらに、ｎ+ 型領域４の厚さが１２
ｎｍ以下であり、全て空乏化しているので、ホール素子
の電源端子３ｄ間に電圧を印加して電流Ｉを流し、感磁
部と垂直に磁束を磁束密度Ｂで印加すると、ホール素子
の電源端子３ｄ間の全ての電子は、ｎ+ 型領域４を通り
抜けて、ｎ型領域２を移動する。従って、磁気感度はｎ
型領域２で決定され、ｎ+ 型領域４の影響を受けない。
すなわち、本発明は、電極直下以外のｎ+ 型領域４を除
去しなくても、電流がｎ型領域２を流れるので、電子移
動度が低下せず、ホール素子の磁気感度が低下しない。
【００５２】そして、ｎ型領域２を移動する電子は、磁
界によって軌道が曲げられ、磁界のの大きさに応じて信
号端子３ｓ間を移動する。これにより、信号端子３ｓ間
にホール電圧Ｖｈが発生する。
界によって軌道が曲げられ、磁界のの大きさに応じて信
号端子３ｓ間を移動する。これにより、信号端子３ｓ間
にホール電圧Ｖｈが発生する。
【００５３】このホール素子で発生したホール電圧Ｖｈ
を、従来のホール素子で発生したホール電圧と比較した
結果、本発明にかかるホール素子は、従来構造のホール
素子と同等の性能を得ることができた。
を、従来のホール素子で発生したホール電圧と比較した
結果、本発明にかかるホール素子は、従来構造のホール
素子と同等の性能を得ることができた。
【００５４】次に、本発明の他の実施の形態を説明す
る。
る。
【００５５】図２にイオン打ち込み法で製造したホール
素子の断面図を示す。
素子の断面図を示す。
【００５６】図２に示すように、イオン打ち込み法で形
成したホール素子は、半絶縁性ＧａＡｓ基板１１の表面
に感磁部が埋め込まれ、その感磁部上に電極１３が形成
されていると共にこの電極１３以外の表面は絶縁性保護
膜１５で覆われており、表面が平坦に形成されている。
成したホール素子は、半絶縁性ＧａＡｓ基板１１の表面
に感磁部が埋め込まれ、その感磁部上に電極１３が形成
されていると共にこの電極１３以外の表面は絶縁性保護
膜１５で覆われており、表面が平坦に形成されている。
【００５７】そして、感磁部は、上下２層のＧａＡｓ層
から構成されており、下層はキャリア濃度が５×１０16
個ｃｍ-3で厚さ５００ｎｍのｎ型領域１２からなり、上
層はキャリア濃度が３×１０18個ｃｍ-3で厚さ１０ｎｍ
のｎ+ 型領域１４からなる。
から構成されており、下層はキャリア濃度が５×１０16
個ｃｍ-3で厚さ５００ｎｍのｎ型領域１２からなり、上
層はキャリア濃度が３×１０18個ｃｍ-3で厚さ１０ｎｍ
のｎ+ 型領域１４からなる。
【００５８】図２に示したホール素子を製造するに際し
ては、半絶縁性ＧａＡｓ基板１１上にフォトレジストパ
ターンを形成し、これをマスクにしてキャリア濃度が２
×１０17個ｃｍ-3以下（３×１０18個ｃｍ-3）となるよ
うにイオン打ち込みしてｎ型領域１２を形成する。さら
に、このｎ型領域１２上に、キャリア濃度を１×１０18
個ｃｍ-3以上（３×１０18個ｃｍ-3）でイオン打ち込み
して厚さ１０ｎｍのｎ+ 型領域１４を形成して、十字形
平面状の感磁部を形成する。さらに、感磁部の４つの端
部に電極１３を形成し、最後に、電極１３以外の表面を
絶縁性保護膜１５で覆う。
ては、半絶縁性ＧａＡｓ基板１１上にフォトレジストパ
ターンを形成し、これをマスクにしてキャリア濃度が２
×１０17個ｃｍ-3以下（３×１０18個ｃｍ-3）となるよ
うにイオン打ち込みしてｎ型領域１２を形成する。さら
に、このｎ型領域１２上に、キャリア濃度を１×１０18
個ｃｍ-3以上（３×１０18個ｃｍ-3）でイオン打ち込み
して厚さ１０ｎｍのｎ+ 型領域１４を形成して、十字形
平面状の感磁部を形成する。さらに、感磁部の４つの端
部に電極１３を形成し、最後に、電極１３以外の表面を
絶縁性保護膜１５で覆う。
【００５９】このように、図２に示したホール素子も、
本実施の形態で説明したホール素子と同様に、ｎ型領域
１２とｎ+ 型領域１４とが同じ形状であり、感磁部の電
極直下以外のｎ+ 型領域１４を除去する必要がないこと
から、フォトレジスト工程を１回しか行わない簡単なプ
ロセスによる素子製造が実現される。
本実施の形態で説明したホール素子と同様に、ｎ型領域
１２とｎ+ 型領域１４とが同じ形状であり、感磁部の電
極直下以外のｎ+ 型領域１４を除去する必要がないこと
から、フォトレジスト工程を１回しか行わない簡単なプ
ロセスによる素子製造が実現される。
【００６０】これにより、製造歩留りを高くすることが
でき、また、製造コストの大幅な低減を図ることが可能
になる。
でき、また、製造コストの大幅な低減を図ることが可能
になる。
【００６１】また、このホール素子についても電源端子
間に電流Ｉを流し、感磁部と垂直に磁束を磁束密度Ｂで
印加して従来のホール素子との性能を比較した結果、図
７に示した従来構造のホール素子と同等の性能を得るこ
とができた。
間に電流Ｉを流し、感磁部と垂直に磁束を磁束密度Ｂで
印加して従来のホール素子との性能を比較した結果、図
７に示した従来構造のホール素子と同等の性能を得るこ
とができた。
【００６２】尚、本実施の形態では感磁部をＧａＡｓで
形成したが、ＩｎＡｓ、ＩｎＳｂ等のｎ型半導体で形成
しても良いことは言うまでもない。ＩｎＡｓやＩｎＳｂ
を用いる場合、それぞれのｎ+ 領域のキャリア濃度と、
そのキャリア濃度に対する表面空乏層深さを求め、ｎ+
型領域が空乏化する厚さでそのｎ+ 型領域を形成すれば
よい。
形成したが、ＩｎＡｓ、ＩｎＳｂ等のｎ型半導体で形成
しても良いことは言うまでもない。ＩｎＡｓやＩｎＳｂ
を用いる場合、それぞれのｎ+ 領域のキャリア濃度と、
そのキャリア濃度に対する表面空乏層深さを求め、ｎ+
型領域が空乏化する厚さでそのｎ+ 型領域を形成すれば
よい。
【００６３】
【発明の効果】以上要するに本発明によれば、従来に比
べて製造工程を大幅に簡略化できる。
べて製造工程を大幅に簡略化できる。
【００６４】このため、製造歩留りを高くすることがで
き、また、製造コストの大幅な低減を図ることが可能に
なる。
き、また、製造コストの大幅な低減を図ることが可能に
なる。
【図１】本発明の一実施の形態を示すホール素子の断面
図である。
図である。
【図２】本発明の他の実施の形態を示すホール素子の断
面図である。
面図である。
【図３】本発明にかかるホール素子の動作説明図であ
る。
る。
【図４】ＧａＡｓのキャリア濃度に対する表面空乏層深
さを示す図である。
さを示す図である。
【図５】ＧａＡｓのキャリア濃度に対するその上に形成
された電極との接触比抵抗を示す図である。
された電極との接触比抵抗を示す図である。
【図６】従来のホール素子の動作説明図である。
【図７】従来のホール素子の断面図である。
【図８】図７のホール素子のｎ型領域及びｎ+ 型領域を
形成する工程を説明するための流れ図である。
形成する工程を説明するための流れ図である。
【図９】従来のホール素子の断面図である。
【図１０】図９のホール素子のｎ型領域及びｎ+ 型領域
を形成する工程を説明するための流れ図である。
を形成する工程を説明するための流れ図である。
１ 基板（半絶縁性基板） ２ ｎ型領域（感磁部） ３ 電極 ４ ｎ+ 型領域 ５ 絶縁性保護膜
Claims (4)
- 【請求項１】 基板上にｎ型半導体からなる感磁部が形
成され、該感磁部上に電極が形成されたホール素子にお
いて、上記感磁部は上下２層で形成されていると共に、
上層が上記ｎ型半導体の表面に形成される空乏層よりも
薄く、かつ下層よりも高キャリア濃度であることを特徴
とするホール素子。 - 【請求項２】 上記ｎ型半導体はＧａＡｓである請求項
１に記載のホール素子。 - 【請求項３】 上記上層のキャリア濃度は１×１０18個
ｃｍ-3以上７×１０18個ｃｍ-3以下である請求項２に記
載のホール素子。 - 【請求項４】 上記上層は、厚さが１２ｎｍ以下である
請求項３に記載のホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142315A JP2001320107A (ja) | 2000-05-10 | 2000-05-10 | ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000142315A JP2001320107A (ja) | 2000-05-10 | 2000-05-10 | ホール素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001320107A true JP2001320107A (ja) | 2001-11-16 |
Family
ID=18649306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000142315A Pending JP2001320107A (ja) | 2000-05-10 | 2000-05-10 | ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001320107A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066582A (ja) * | 2006-09-08 | 2008-03-21 | Asahi Kasei Electronics Co Ltd | ホール素子 |
| CN100383993C (zh) * | 2002-04-05 | 2008-04-23 | 北京华源科半光电子科技有限责任公司 | 高线性度砷化镓霍尔器件的制备工艺 |
| CN106784301A (zh) * | 2016-12-27 | 2017-05-31 | 陕西科技大学 | 一种高稳定霍尔元件及其制备方法 |
-
2000
- 2000-05-10 JP JP2000142315A patent/JP2001320107A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100383993C (zh) * | 2002-04-05 | 2008-04-23 | 北京华源科半光电子科技有限责任公司 | 高线性度砷化镓霍尔器件的制备工艺 |
| JP2008066582A (ja) * | 2006-09-08 | 2008-03-21 | Asahi Kasei Electronics Co Ltd | ホール素子 |
| CN106784301A (zh) * | 2016-12-27 | 2017-05-31 | 陕西科技大学 | 一种高稳定霍尔元件及其制备方法 |
| CN106784301B (zh) * | 2016-12-27 | 2019-04-23 | 陕西科技大学 | 一种高稳定霍尔元件及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4939456A (en) | Position sensor including a thin film indium arsenide magnetoresistor on a permanent magnet | |
| CN101273459B (zh) | 半导体纳米线晶体管 | |
| US9236474B2 (en) | Method to form strained channel in thin box SOI structures by elastic strain relaxation of the substrate | |
| CN103915484B (zh) | 具有被改造以用于背栅偏置的沟道芯部的场效应晶体管及制作方法 | |
| US4978938A (en) | Magnetoresistor | |
| JP2005327859A (ja) | 磁気抵抗素子及び回転検出器 | |
| JP2001320107A (ja) | ホール素子 | |
| JP2008507838A (ja) | 半導体装置及び半導体装置の製造方法 | |
| EP0375107B1 (en) | Improved magnetoresistors | |
| EP0357199B1 (en) | Improved position sensor | |
| JPH058597B2 (ja) | ||
| JP5424469B2 (ja) | 磁気抵抗素子 | |
| JP2000138403A (ja) | 薄膜磁気センサ― | |
| JPH11186631A (ja) | ホ−ル素子、半導体装置及び回転機構を有する電子装置 | |
| JPH0870146A (ja) | 磁気センサ | |
| JP3332417B2 (ja) | ホール素子及びその製造方法 | |
| JPH10125973A (ja) | ＧａＡｓホール素子及びその製造方法 | |
| JPH11251657A (ja) | 磁気センサ及びその製造方法 | |
| JP3161610B2 (ja) | ホール素子の製造方法 | |
| JPH0297075A (ja) | ヘテロ接合磁気センサ | |
| JP2546921B2 (ja) | 磁気抵抗素子 | |
| WO2014199144A1 (en) | Magneto-resistive field effect transistor | |
| JPH10326921A (ja) | 半導体薄膜磁気抵抗素子の製造方法 | |
| JPH04241465A (ja) | 電界効果型半導体装置の製造方法 | |
| JPH07162058A (ja) | ヘテロ接合ホール素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050617 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080902 |