JPS6037994B2 - 電子ビ−ムでアドレスできるメモリ用の埋込み接合金属−絶縁体−半導体メモリコンデンサ・タ−ゲツト構造体およびそれを用いてデ−タの記録と読出しを行う方法 - Google Patents

Description

【発明の詳細な説明】 本発明は電子ビームでアクセスするメモリのターゲット
素子として使用する新規かつ改良した埋め込み接合金属
−絶縁体一半導体メモリコンデンサ素子と、この素子を
メモリ装置に使用する方法とに関する。

コンピュータの主メモリすなわち周辺メモリとして用い
るための電子ビームでアドレスできるメモリは、何年に
もわたって研究の対象であった。

メモリ素子ターゲットとして金属‐絶縁体一半導体メモ
リコンデンサ構造を用いて、電子ビームでアドレスでき
る動作可能なメモリの一例がアプライド・フイジツクス
・レタース（Ａｐｐｌｉｅｄｐｈｙｓｉｃｓ比ｔｔｅ岱
），１９７０年２月号（第１６巻第４号）、１４７〜１
４９ページ掲載の「ＭＯＳコンデンサにおける蓄積電荷
の電子ビームによる検出（Ｅｌｅｃｔｒｏｎ 茂ａｍ
ＤｅｔｅｃｔｉｏｎｏｆＣｈａｒ鉾 Ｓｔｏｒａｇｅｉ
ｎＭＯＳＣａｐａｃｉｔｏｒｓ）」と題する論文に初め
て現われている。

また、米国特許第３７３６５７１，３８８６５３０号に
も開示されている。電子ビームプローブによる電子の注
入によって内部に逆電流が叢起されるｐｎ接合を有する
多層半導体を用いる、電子ビームでアドレスできるメモ
リが米国特許第３５５００９４ ，３７６１８９５号と
、ｌＥＥＥ 会 報（ＰｒｏｃｅｅｄｉｎｇｓｏｆｌＥ
ＥＥ）第６窃蓋第８号（１９７５年８月号）、１２３０
〜１２３９ページ所載の「電子ビームでアクセスされる
半導体不揮発性マスメモリ（ＡＳｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｅｌｅｃｔｒｉｃ
ＢＥａｍＡｃｃｅｓｓｅｄＭｏｓｓＭｅｍｏｒｙ）」と
題する論文に示されている。

この電子ビームでアドレスできる、多層半導体ターゲッ
ト構造の組込まれたメモリは、すべて金属−絶縁体一半
導体メモリターゲット構造を用いている。

これは逆導電形の２つかそれ以上の半導体層にアクセス
するための外部電気接続と、動作中に適当なバイアスを
与えるための導電性上部層とを必要とする。ｐｎ接合を
形成する２つかそれ以上の異なる導電形の半導体層を有
する容量形議出し金属−絶縁体一半導体ターゲット構造
において３個かそれ以上の端子を採用している、電子ビ
ームでアクセスできるメモ川こおける前記のような要求
を克服するために本発明は行われたものである。従って
、本発明の目的は、電子ビームでアクセスできるメモリ
のターゲット素子として使用するための新規かつ改良し
た埋込み接合金属−絶縁体一半導体メモリコンデンサ構
造と、そのターゲット構造をコンピュータのメモリ装置
に使用する方法とを提供することである。

本発明の他の目的は、構造が比較的簡単で製作コストの
低い上記のような新規かつ改良したターゲット構造を提
供することである。

本発明の別の目的は、高性能で信頼度が高く、中央処理
装置や、メモリをアクセスするその他の制御ユニットか
らの命令や質問に対する応答時間がマイクロ秒のオーダ
である高速メモリ動作が可能な新規かつ改良したメモリ
素子ターゲット構造を提供することである。

本発明の更に別の目的は、メモリ装直に用いられる各タ
ーゲット構造に対して多数のバイアス電源や、２つ以上
の端子接続点を必要とせず、構造と動作が簡単な前記し
たような埋込み接合ターゲット構造を提供することであ
る。

本発明は、接合の電子なだれ降伏または高濃度にドープ
された領域への到達（ｒｅａｃｈｔｔｒｕｇｈ）により
、検出器の周囲に生ずる逆バイアス爵位の大きさを自動
的に制限して、絶縁層にまたがる直接の電気的アクセス
バイアス付与を必要とすることないこ、書込みおよび講
出しの動作中に絶縁体と接合とに適切なバイアスを与え
るようにして構造が作られるために、応答時間をほとん
ど長くすることないこ前記した各種の利点を提供するも
のである。

本発明の実施に際しては、新規な埋込み接合金属−絶縁
体一半導体コンデンサターゲット構造が電子ビームでア
ドレスできるメモリのために与えられ、かつ従来達成で
きなかったそのメモリの新規な動作方法を利用できるよ
うにする。

本発明のメモリコンデンサターゲット構造は、１個所か
それ以上の異なるドーピング領域よりなり、複雑この変
化する平らな結晶半導体基板を有する。

この基板の裏面には高導電性のフィルムが形成され、表
面には平らなＮ形半導体層が形成される。このＮ形層と
基板とでＮ／ＰまたはＮ／１／Ｐ（１は真性または近似
真性を意味する）接合が形成される。ここで説明する全
ての実施例はＮ／Ｐ接合またはＮノ１／Ｐ接合を採用す
る。説明はＮ／１／Ｐ接合を基にして行うが、１層の存
在は随意であると考えるべきである。１層は主として接
合容量を希望の設計値に合わせるために用いられる。

Ｎ層の上に絶縁層が設けられ、その上に導電層が形成さ
れる。この導電層はそれに直接の電気的接続を行うため
の手段を有する。基板の裏面の導電性フィルムは基板に
対して低抵抗オーミック接触を行い、外部と直接に電気
的接続を行うための手段も設けられる。Ｎ／１／Ｐ接合
の周辺部は絶縁体層の上に付着される局部導電層によっ
て覆われる。この層は入射電子ビームを大幅に減衰させ
る。この導電性の減衰リングは前記導電層と一体に形成
することもできれば、導電層の周囲を囲むように、ただ
し導電層から物理的に分離させて作ることもできる。後
者の場合には、周囲の減衰リングと囲まれくいる導電層
とに電気的アクセス手段が設けられる。基板の上に付着
されたＮ形半導体層への外部からの直接後続電気的アク
セスを完全に封じるために封止要素が設けられ、コンデ
ンサ構造の接点に加えられた電位が変化した時に関連す
る接合に生ずる逆極性の電位差の大きさを制限するため
の手段がコンデンサ構造体の中に設けられる。本発明の
一実施例では、逆極性の電位の大きさを制限するための
要素と、Ｎ形半導体層へ外部からの電気的接続が直接行
われることを完全に防ぐための要素とは、周辺に配置さ
れる高濃度にドーブされたＰ形半導体領域と、基板上の
Ｎ形層と周辺に配置されたＰ形半導体の内部緑部とを完
全に覆う絶縁層とを有する。周辺を囲むＰ形層はＮ形層
に対して金属接合をするとともに、Ｐ形基板内へある深
さで延びる。この金属接合は希望値の逆極性電位差でな
だれダイオードすなわちツェナーダイオードの作用を行
うように作られる。後者の実施例を周辺なだれ繁子と呼
ぶことにする。

この場合と、このすぐ後で説明する場合には、平らな半
導体基板はＰ形基体と、その上に形成された真性半導体
層とで構成される。あるいは、基板は、希望する値の逆
極性電位差において、主体のＮ／１／Ｐ接合内の選択さ
れた領域で電子なだれ降伏を行わせるように作ることが
できる。この素子をトピカル電子なだれ素子（のｐｉｃ
ａｌａｖａｌａｎｃｈｅｄｅｖｉｃｅ）と名づけること
にする。

このトピカル電子なだれ素子のＮ形上部層の周辺は、Ｐ
形基板層に達する高濃度Ｐ形領域によって囲むこともで
きれば、基板のＰ形層に入り込むエッチングされた後方
傾斜面により囲むこともできる。後者のケースでは、Ｎ
形上部層と隣接する真性半導体層は、平らな基板のＰ形
基体の上にメサ部を形成する。メサで分離されたトピカ
ル電子なだれ素子の場合には、絶縁層がメサと、メサの
側壁とメサの側壁から外方へ延びるＰ形表面の内側縁部
とを完全に覆う。リーチ・スルー（ｒｅａｃｈｔｈｒｏ
ｕｇｈ）素子と名づけられる別の実施例では、平らな半
導体基板はＰ形層の上の真性層よりなり、このＰ形層は
Ｎ層を覆う。

基板を覆うＮ形層の分離は、トピカル電子なだれ素子に
ついて述べた手段のいずれかで行うことができる。Ｎ形
層の周辺は基板内のＰ形層に入り込むＰ形領域で囲むこ
とができ、またはＮ形層はメサとして分離できる。この
メサの側壁は基板内のＰ形層の中へ延びる。これらの場
合は、１番上の絶縁層がＮ形層を完全におおつて、囲ん
でいるＰ形領域またはメサの側壁の上を外方へ延び、Ｐ
形基板層はそこから外方へ延びる。基板のＰ形とＮ形の
領域への別々の電気的接近手段を採用することにより、
リーチスルー効果の付加的な制御を行うことができるが
、素子の好適な実施例は下側の接合を「ソフト」にする
やり方で作られる。すなわち、この接合は目立つほどの
整流性は持たない。接合を構成する材料の機械的な塑性
ひずみ、または基板のＮ領域からＰ領域へのたとえばア
ルミニウムによる簡単な金属ブリッジがこれを行う。以
下、図面を参照して本発明を詳細に説明する。

第１図に示す金属−絶縁体一半導体メモリコンデンサタ
ーゲット構造は、米国特許第３７３６５７１，３８８６
５３び或こ開示されている大面積ＭＯＳメモリターゲッ
ト構造とほとんど同様にして、情報を２進形で貯えるた
めに用いることができる。

貯えられた２進情報は、情報が貯えられている部分を走
査する電子ビームを用いて読出すことができる。この素
子はアナログの形で情報の読出し、書込みを行うことも
できる。電子ビームでアドレスできるメモリのＭＯＳメ
モリコンデンサターゲツト構造における情報の記録、消
去、議出しなどに含まれる物理的機構の詳しい説明につ
いては前記米国特許を参照されたい。これを簡単に説明
すれば、データは金属−絶縁体一半導体メモリコンデン
サターゲットの絶縁体内に誘導される電荷パターンの形
で貯えられる。電子ビームがターゲット構造の中に入射
し、絶縁体層の上側の導電層（ゲートと呼ぶ）に十分な
大きさのバイアスが与えられると、その絶縁層の電子ビ
ームが入射した領域内で過渡現象で誘起されたかなりの
導電度を示す。二酸化シリコン中に生じる電子は正孔よ
りもはるかに動きやすく、かつ絶縁層の両側の層は電子
の良好な注入体ではないから、絶縁層のうち、シリコン
がより負電位であれば、シリコンとの界面近く、あるい
はゲートがより負電位であれば、ゲートの近くの部分に
正電荷が発生しやすい。再び電子ビームを照射しなけれ
ば、前記のようにして発生された電荷パターンは何年も
持続できる。データブロックの書込み（以後書込み動作
という）は、直径が約３ミクロンにいまられた約１０Ｋ
ｅＶの電子ビームをメモリコンデンサの表面上の線に沿
って走査することにより行われる。このようにして走査
する間に、充電させせたし、場所を正ゲートバイアス（
約４０Ｖ）をかけた状態で選択的に照射する。これに続
いて、ゲートに負のゲートバイアス（約一３０Ｖ）を加
えつつ、同じ線に沿って、放電させる（消去）べき場所
にだけ選択的に電子ビームを照射する。書込み動作中は
半導体層の中で何が起るかについてはほとんど無視して
いる。しかし、ゲートが正の時は、印加された電圧のか
なりの部分（おそらくは５〜２Ｗ）が第１図に示すよう
な素子の埋込み接合の間に現われることになる。書込み
動作中は、読出しは−５〜十２０Ｖの一定の論出しバイ
アスをゲートにかけながら同じ電子ビームで行われる。

議出し動作中に電子ビームがデータビット場所に沿って
走査されると、電子ビームによって譲起された逆電流が
、書込みサィクル中に充電された場所の下側の逆バイア
スされているＰＮ接合の両端間に生じ、書込みサイクル
中に選択的に放電されたビット場所の下側には電流はほ
とんど、あるいは全く生じない。この電子ビームにより
譲超された逆接合電流は酸化物絶縁体を介して容量結合
され、素子の負荷端子間に現われる。第１図のメモリコ
ンデンサは金属または半導体の導電層１により構成され
る。

この層は、川 部ｅＶかそれ以上のェネルギの電子の透
過をわずかに妨げるほど十分に薄い。

｛ｉｉ’ 絶縁層２によく付着する。

御 絶縁層２と共有しているインタフェースに−様な電
位を与える。

‘Ｍ 真空中でその機械および電気的な性質を保て〕。

Ｍ 厚さは５〜５００ナノメータで、なるべく耐火性の
金属で構成する。導電層１の下に絶縁層２が設けられる
。

この絶縁層２はなるべく二酸化シリコンで作る。これは
通常は電気絶縁体であるが、電子ビームを照射されると
その厚さ方向へ電荷の輸送を行うことができる。この層
２は後で電子ビームが更に照射されるまでは、電子ビー
ムの照射で生じさせられた内部電荷分布を各場所で維持
できなければならない。この層２の厚さは５０〜１００
０ナノメータであるが、導電ゲートーを貫通してきた舷
ｅＶがそれ以上のエネルギーの電子ビームを、その下の
半導体層３の中まである程度透過させるこができるほど
十分に薄くなければならない。半導体層３は室温程度の
温度ではＮ形導亀性を示す層である。

この層３の厚さは５０〜５０００ナノメータで、０．０
０５〜１０オーム・センチメートルの電気抵抗を示す。
Ｎ形半導体埋込み層３は絶縁届２の種々の場所に局部的
に貯えられている電荷の作用を受けることが重要である
。また、層３はその下のシリコン半導体基板と金属イン
タフェースを共有すること、および層３と基板がバィポ
ーラ半導体接合を形成することも重要である。本発明の
好適な実施例では、層４が含まれる。

この層４は使用するか杏かは随意であるが、厚さが２ミ
クロンでＮ形またはＰ形の抵抗が非常に商い半導体（以
下｛真性｝と呼ぶ）の層である。この層４を用いれば、
層４は基板の１番上の層とみなされ、層５は半導体基板
の残りの部分を表す。真性層４を使用することは好まし
いが、実際の素子では、層３と５を直接に接触させてバ
ィポーラ接合を形成して素子を作っている。第１図に示
すように、層５は一様にドープされたＰ形半導体層と考
えることができ、その厚さは１５０〜４００ナノメータ
、抵抗率は０．０１〜５００オーム・センチメートル（
Ｑ・肌）である。

層５は第１図に示すものよりも複雑であるが、半導体基
板の最も上の層（たとえば層５）はＰ形のまま保たれる
。この素子に貯えられているータの議出し中は、このＰ
形層５は、電子の照射により層３の中で発生され、かつ
層４を通って層５の中に入る正孔（ｈｏｌｅｓ）を捕集
する機能を果す。層３，４，５は「埋込み接合（ｂｍｉ
ｅｄＷｎｃｔｉｏｎ）」と呼ぶことにする整流検出接合
（ｒｅｃｔｉｆｙｉｎｇｄｅにｃｔｉｏｎＷｎｃｔｉｏ
ｎ〉を構成する。この構造はメモリコンデンサ構造の底
に形成される導電層６により完成される。

この層６の厚さ５０ナノメータから５ミクロンである。
リード７，８が導電層１，６にそれぞれ固定されて、書
込み動作と読出し動作中に適当なバイアス電位を与える
とともに、この構造の中に貯えられているデータを示す
データ出力信号をとり出すために用いる。第１図に示す
メモリコンデンサ構造が実際のメモリで使用される場合
はまず最初にデー外ま素子の上部の平らな表面の全面に
貯えられると仮定する。

新しいデ−夕をその表面のある場所（一般に電子ビーム
の直径またはその２倍すなわち３〜５ミクロンの幅の帯
状部分）に貯えるために、メモリコンデンサ構造を電子
ビームで２回処理する書込みサイクルを行う。第１回の
照射は、１」−ド７を介してゲートにリード８に対して
２０ボルト程度の正バイアス電圧を印加した状態で、電
流または位置を変調した電子ビー−ムでデータブロック
が貯えられる帯状部分に沿って走査することによって行
われる。この処理の作用は絶縁層２の中に以前に貯えら
れたデータ電荷パターンの部分を除去し、絶縁層２の蓄
積領域を選択的に充電することである。２回目の照射は
貯えるべきデータの逆数に従って変調された電子ビーム
を用いて、前記場所に沿って走査することによって行わ
れらる。

しかしこの走査では１回目の走査において選択されなか
った場所にリード８に対して２Ｗ程度の負バイアスをリ
ード７（ゲート）を介してかけて電子ビームを照射する
。ここで簡単に説明したデータ蓄積技術は、正一負書込
みサイクルと呼ぶことにする。負−正書込みサイクルと
呼ばれる別の完全に正当な書込みサイクルは上記埋込み
技術と全く同様な照射技術を採用するが、基板のリード
８に対してゲートリード７に与えられるバイアス電圧の
極性が前とは逆である。データの謙出し‘ま、第４図に
示すようにまずゲートに−２０Ｖの電圧を１〜３０マイ
クロセカンドの間だけ与え、それからフライバィ（ＦＬ
ＹＢＹ）バイアス電圧を１〜３０マイクロセカンドの間
だけ与え、最後に読出し電圧を与えることによって行わ
れる。

この操作は、１９７６王１０月４印こ出願された米国特
許出願第７２９２７４号に開示されている深いデプリー
ション議出し技術（ｄｅｅｐ ｄｅｐｌｅｔｉｏｎｒｅ
ａｏｄｕｔｔｅｃｈｎｉｑｕｅ）を利用するために行わ
れる。フライ／ゞィ・バイアスは深いデプリーション議
出しの利益をこうむるために負パルスに加えて要求され
るものであって、先に加えられた負パルスからの回復を
強めるために選択されるが、基板リード８に対してゲー
トー（リード７）で測定して−５〜十３０Ｖある読出電
圧と等しいか、それよりも正である。読出し電圧が印加
されると、接合は深いデプリーションを保つ。すなわち
、第４Ｂ図に示すデプリーション層は熱力学的平衡が適
用される場合よりも厚い。しかし、このデプリーション
層は議出し期間中に電子なだれを支持するほど厚くはな
い。論出し電圧が加えられてからまもなくして、読出す
べき希望の情報を貯えているデータブロックに沿って走
査が急速に行われる。この議出し走査中にリード７，８
に流れ込む電流は、書込みサイクル中に絶縁層２に貯え
られた電荷の作用で変調される。読出し走査中に観察さ
れるこの変調は、読出されているブロックに前に貯えら
れているデータ（情報）を表す符号化された形をとる。
次に、第４，４Ｂ図を参照して議出し動作の理論につい
て説明する。

十分に細い謙出し電子ビームは変調されておらず、従っ
て盤込みＮ形半導体層の中に電子−正孔対をほぼ一定の
速さで発生する。発生された正孔は非平衡キャリヤであ
って、それらの消長は次の３つのうちのいずれか１つを
たどる。‘１ー 逆バイアスされた接合により補集され
る、■ 絶縁体と半導体との境界面における瓶集による
電子との再結合、‘３’ バルクＮ形シリコン層内での
バルク再結合中心における再結合。

このうち３番目の再結合はメモリコンデンサ構造の製造
で用いられる典型的な薄いＮ形層に対しては無視できる
。

放電して場所の下側の領域では、２番目の消長すなわち
境界面での再結合と瓶集によって、検出される接合電流
が減少する。しかし、充電された場所の下では、酸化物
絶縁体層の中に貯えられている電荷はＮ層の中に電子の
境界画累積層を生じて正孔を反射する電界を発生するか
ら、第４Ｂ図に示すように埋込み層により瓶集される電
流が増加する。Ｎ層３とその下の１層４の中に発生され
た電子はＮ層３の中での多数電子キャリャ濃度に寄与し
、Ｎ層３が非常に高い側面電気抵抗を持つか、Ｎ層３の
中で発生された電子濃度が平衡電子濃度と匹敵するか、
それよりも高くなければ、何らの作用も及ぼさない。第
１図を参照して説明した埋込み接合金属−絶縁体一半導
体メモリコンデンサ構造は、高性能、高信頼度および高
速動作のために実際に必要なある種の特長を有しない。
最初の最も重要な特長の１つは、講出しバイアスを印加
した後で、かつ議出し動作を開始した時に、上側のＮ層
の周辺を逆接合電流が全く流れないか、非常に少量しか
流れないようにするために、そのＮ層を囲むようにする
ことである。そのような周辺逆電流を実用上できるだけ
小さくするための処置が講じられないと、その電流が読
出しサイクル中に希望の出力データ信号を覆い隠したり
、追い出したりすることが起り得る。従って、信号対雑
音比を高くするためには、このＮ層を囲んで議出し走査
中の綾部洩れ電流を制限するための何らかの処置を講ず
る必要がある。第２図はそのような綾部逆電流を防ぐ手
段を有する本発明のメモリコンデンサ構造の一実施例の
断面図である。

この第２図に示す素子は周囲電子なだれ素子である。第
２．２Ａ，２８図に示すように、Ｎ層を囲んで他の部分
から分離し、外部の洩れ電流がＮ層に接近することを阻
止する、高濃度にドープされたＰ形領域９を設けること
によつて周辺電流を抑制できる。高濃度にドープされた
Ｐ形領域はＰ層５と混合して、Ｎ層３を完全に囲み、か
つ分離するようにＮ層３と酸化物絶縁体層２との境界面
を形成する。このようにすることによって、素子の周辺
部に流れる逆電流が非常に小さく、バィポーラＮ／１／
Ｐにまたがって得られる逆バイアスによって謙出し走査
を行うことができる。前記したように、層４を用いるこ
とは必ずしも必要ではないが、この層４は接合容量を４
・さくする機能を有する。

第２Ａ図は第２図に示す素子の平面図、第２Ｂ図は第２
図に示す周辺電子なだれ素子の変形例の断面図で、この
変形例では埋込み層３は１層４を介在させるとないこＰ
層５と直接に接し、ゲート１は層１１から電気的に分離
される。議出しサイクル中にバイポーラ接合に逆バイア
スを誘起するために必要な予備バイアス条件については
先に説明した。

この逆バイアス条件誘起の機能は、Ｎ形領域内に入り込
んだ電子ビームによってその領域内で発生された正孔を
下側のＰ形領域がよく捕えるようにすることと、議出し
走査中にＮ／１／Ｐ検出接合に当る変調された正孔の東
により伝えられる信号に内部電力利得を与えさせること
である（これについては前記米国特許出願第７２９２７
４号に詳しく記述されている）。予備読出し準備バイア
ス動作からの尽遠な復帰は、高度にドーブした周辺Ｐ形
領域９と、その領域９とＮ層３とで形成されるバィポー
ラ接合ＰＮ接合とを、通常のツヱナー・ダイオードのよ
うにして（キャリヤのトンネル効果または電子なだれに
より）導適するように作ることによって確実に行われる
。すなわち、逆電圧がある特定の設計値（たとえば１０
Ｖ）を超えると、その接合は導速度が非常に高くなるが
、設計値より低い逆バイアス値では逆電流は無視できる
ほど４・さし、。「ッェナ−」特徴も埋込み動作には重
要である。

ゲートーにリード７を通じて正バイアスを与える場合に
は、電子ビームを照射した時に充母状態を急速に生じさ
せるために、酸化物絶縁届２にそのバイアス電圧の大部
分をかけることが望ましい。Ｎ層３とＰ層５との間に形
成されて層２の下にあるＮ／１／Ｐバィポーラ接合、ま
たはＮ層３と周辺のＰ形領域９との間に形成されたＰＮ
接合とが、前記したような電子なだれ特性を持つもので
はなくて理想的なものだとすると、正電圧のうちのほん
の一部が絶縁層２にかかるだけである。このことは書込
み中に酸化物絶縁層内に電荷を適切に貯える能力と、書
込みの速さとメモリの全体としての性能に悪影響を及ぼ
す。第２図の層１０と第２Ｂ図の層１１とは導電性物質
で作られ、ターゲットに達する５〜１雌ｅＶの電子を大
幅に減衰させるのに十分な厚さを有する層である。

これ．らのビーム停止層は絶縁層２のうち、領域９から
層３への遷移部の上にある部分を電子ビームから保護す
ることにより、接合の特性が雷子ビ−ムにより劣化させ
られることを少なくする。接点リード１２により層１１
に的加される電位は、書込みと議出しの場合の電子ビー
ムの照射中にリード７に与えられる電位に非常に近い値
であるように選択して、ゲート１またはビーム停止リン
グ１１から発生されてリング１１またはゲート１にそれ
ぞれ終端する静電界のために、入射電子ビームの入射位
置が狂わないようにする。第３図は第２図に示すメモリ
コンデンサ構造の等価回路で、素子の回路特性を正確に
示す。この回路図から、層３，４，５によって構成され
ている大きな中央部分Ｎソ１／Ｐ接合はリード・ダイオ
ードを構成することがわかる。リード・ダイオードは大
きな逆電圧（約１００Ｖ）が印加された時に、非常に僅
かな電流を流す。高濃度にドープミれたＰ形領域９とＮ
層３の側綾部との接触で形成されたＰＮ接合は、周辺電
子なだれダイオードを構成する。このダイオードは層３
，５の擬似中性導電領域の間に形成された接合容量の両
端間に発生することがある電圧を制限する。酸化物絶縁
層の容量はゲートとＮ層間の容量として示され、かつ１
つの接合容量と２個のダイオードとの並列組合せに直列
接続される。この等価回路から、負のゲートバイアスを
加えた後は、正へ向うゲートバイアスがフライバイ・／
・ゞィアス電圧のレベルに移行した直後に大きな電流が
流れること、およびその電流は議出し電圧が加えられて
論出し電子ビームによる走査が開始される以前に十分落
ちつくことができるようにしなければならない。そうし
ないと接合の持続される電子なだれに伴う回路／ィズが
議出し出力信号を損うことになる。このバイアス動作順
序を第４図に示し、この動作に応じてアクセスリード７
，８に流れる電流を第４Ａ図に示す。議出し走査は第４
，４Ａ図の時刻Ｔ４で開始される。電子なだれ素子はフ
ライノゞィ期間が経過しても、第４Ａ図に示すように依
然として行われているが、読出し電圧への遷移時に起る
負へ向うゲート電位の変化が盤込み接合にかかっている
逆電圧を、電子なだれ過程を停止させるのに十分なほど
低下させる。しかし、埋込み接合は逆接合バイアスを得
ている。第２図に示されている埋込み接合金属−絶縁体
一半導体メモリコンデンサ構造は、半導体素子製造の分
野で確立されている酔多くの方法で製造できる。たとえ
ば、Ｐ形シリコンウェーハ５の上に近似真性半導体層４
が付着されている基板から出発するものとすると、１つ
の方法は、りん、ひ素またはアンチモンの拡散またはイ
オン打込みによって、半導体基板の１番上にＮ形半導体
層３をまず形成することである。あるいは、いわゆるェ
ピタキシャル層の化学葵着によって、Ｎ形結晶半導体層
３を基板上に形成できる。次にホウ素が高濃度にドーブ
されたＰ形「窓枠」９すなわち周辺領域９を、Ｐ形不純
物（通常はホウ素）を適当なマスキング層の開□部を通
じて熱付着（ｔｈｅｍａｉｄｅｐｏｓｉｔｉｏｎ）およ
び熱ドライブすることにより、あるいはマスキング層の
関口部を通じてイオンを打ち込むことにより作ることが
できる。次にマスキング層を除いてから、Ｎ形半導体層
３の表面に形成された活性酸化物絶縁体層２と、窓枠層
９とを高温（たとえば１１７５℃）の酸化雰囲気中に入
れる。この操作の後で、確立されている蒸着技術により
酸化物絶縁体層２の上に薄い導電層１を付着させる。そ
の後で、適当なホトリングラフ技術によって、薄い導電
導１の中に導電性ゲートの島を形成する。同様に、層１
０または１１を付着させ、ホトリングラフ技術によって
形をととのえる。それから菱側の絶縁層を除去し、Ｐ形
基板５の下側に形成されている金属層６を基板リード８
への電気接点として機能させる。高濃度にドープされた
周辺半導体領域９によって達成された電子なだれダイオ
ード効果についの以上の説明から、本発明は適当なメモ
リコンデンサ構造体において第２の重要で、非常に望ま
しい特徴を与えるものであることがわかるであろう。

実際の高速メモリ動作のために望ましいこの第２の特徴
は、素子のリード８に対してリード７に正電位を与えた
時に、バイポーラ埋込み接合にかかる逆バイアス電位の
大きさを制限するための要素を有することである。リー
ド８に対して正のバイアスがリード７を介してゲート１
へ与えられる誓込みサイクルのうちの初期のうちに前記
大きさ制限作用が機能することが特に重要である。もし
そうでないと、半導体層２，３，５によって形成された
大きな中央領域Ｎ／１／Ｐ接合に与えられた電圧の大き
な部分が発生することになって、書込み期間中に絶縁層
２の中で起る電荷の輸送の速さがおさえられることにな
る。このことはメモリ装置の全体の性能に悪影響を及ぼ
すから、そのことだけからもできるだけなくすようにす
べきである。誘起された逆バイアス電位を制限するため
の方法については第２，２Ａ，２８，３図を参照して先
に説明した。

これと同じ原理を基りした第２の逆バイアス制御法を第
５図に示す。この方法の変形を第５Ａ図に示す。第５，
５Ａ図では、高濃度にドープされたＰ形窓枠９はＮ層３
と一体になて囲むのではなく、近似真性層４が絶縁層２
との境界面まで上方へ延びて、Ｐ形窓枠９を囲まれてい
るＮ層３から分離させている。希望の電子なだれ接合特
性が高濃度にドープされたＰ形島１３によって与えられ
る。この島はＮ層３の下に設けられ、１層４を貫通して
Ｐ層５の中に入り込んでいる。この構造をトピカル電子
なだれ素子と呼ぶことにする。第５図に示されている他
の層は第２図を参照して説明したのと同じ機能を果す。
そして電気的な性質も同様である。第５図に示す素子も
各種の周知の方法で作ることができる。たとえば、Ｐ形
基板５の上に形成されたェピタキシヤル１層４で構成さ
れた基板に、ホウ素を選択的にドープし、適当なマスキ
ング層の穴を通じてホウ素の熱付着と熱ドライブとによ
って領域９，１３を作り、あるいはそのマスキング層の
穴を通じてホウ素のイオン注入を行って領域９と１３を
形成する。次に、適当に準備されている別のマスキソグ
層を用いて、Ｎ形不純物（代表的にはひ素）の熱あるい
はイオン打ち込み技術により層３を同様に作る。残りの
層を第２図を参照して説明したやり方で作ることができ
る。埋込み接合素子の他の実施例はトピカル電子なだれ
構造の変形で、議出し走査中に埋込み接合で小さな逆洩
れ電流を維持するために必要な周辺分離を行うために確
立されているメサ製造技術を用いる。

このやり方を採用した２種類の素子が第６，６Ａ図に断
面図で示されている。分離のために高濃度にドープされ
たＰ形窓枠９を用いるのではなく、中央部分を保護する
ために適当なマスキング層を用いて、上側のＮ層３と、
基板の１層４が、トピカル電子なだれ構造についての初
めの説明で示した他の層の形成前に化学的エッチングで
除去される。第６図に示す構造は、Ｎ層３をェピタキシ
ャル付着技術で形成する前に、高濃度にドープされたＰ
形島１３を基板中へ入れる工程でも作ることができる。
絶縁層２は一種類かそれ以上の種類の材料で作ることが
できる。好適な材料はシリコンを酸化雰囲気中で高温で
酸化することにより得られる二酸化シリコンである。第
６，６Ａ図にそれぞれ示されているビーム停止リング１
０．１１は入射ビームを大きく減衰させて、理込み接合
の性質がメモリの使用で顕著に変化しないようにする。
それらの金層と基板の裏面に形成されている接触層６と
は黍着により作られ、前者の層はホトリングラフ技術で
所望の形にする。第７，７Ａ図に示す埋込み接合メモリ
素子の別の実施例は、厚さが２ミクロン〜１ミリのＮ層
の上に形成されている厚さが５ミクロン以下のＰ層の上
に形成される厚さが２ミクロン以下の近似真性半導体層
より成る基板を用いる。この近似真性半導体層は必ずし
も使用する必要はない。べ−スの薄いバィポーラトラン
ジスタで一般に観察されるリーチスルー（パンチスルー
）効果は、基板の表面の上または中に形成されたＮ形領
域と基板の残りの部分とで構成された検出接合の中で生
じさせることができる逆電位差を内部で制限するために
用いられる。高濃度にドープされたＰ形包囲窓枠は前記
したように接合分離を行う。基板は半導体産業で一般的
ないくつかの技術で作ることができる。 そのうちの１
つは均一にドープされた半導体ゥェーハの上にまずＰ層
を、次に近似真性半導体層を順次ェピタキシャル成長さ
せる方法がある。適当なマスキング窓を用いて、適当な
不純物の熱付着と熱ドライブ、または適当な不純物のイ
オン打ち込みにより、高濃度にドープされたＰ形窓枠９
とＮ層３が形成される。層１，２，６，Ｉ０，１１は第
２，５，６図を参照して説明した方法で作ることができ
る。この場合には基板の裏側の接触層６は、Ｐ形層の上
ではなくて基板のＮ形部分１５に形成される。層の間で
所望の低いオーミツクな接触を行わせるために、Ｎ層１
５のドーピングは一般に中程度から高濃度にし、金属層
６はそれに合金されねばならない。

Ｎ層１５とＰ層１４との間の接合は非常にソフトでなけ
ればならない。すなわちＩｏｎをこえない逆電位差で十
分な洩れ蝿流を生じる接合でなければならないご その
ためにその接合は不純物濃度の大きな勾配を持つように
作ることができる。この接合は第７，ＴＡ図に×××印
で示した領域におけるように機械的な酷使により破損し
たり、金属層（おそらくは層６の延長）が上方へ延びて
層１５を届１４や層９に電気的に短絡させることがある
。第７，７Ａ図に示す素子の等価回路を第８図に示す。

Ｎ層３はＮＰＮバィポーラトランジスタのコレクタとみ
なすことができ、Ｐ層１４、Ｎ層１５はそれぞれベース
、エミツタとみなすことができる。

コレクタ３とベース１４との間にかかる逆電位差はベー
ス１４内での多数キャリャ（正孔）の不足により制限さ
れる。層１４と層４とのドーピングと厚さとはこの電圧
を約１０Ｖに制限するように選択される。たとえば、層
４がない場合には、アクセプタ濃度が５×１び５イオン
／めで厚さが１．５ミクロンの層１４は、層３の不純物
濃度が十分に高ければ、約１０Ｖの逆接合電圧でパンチ
スルー現象を起す。第９，９Ａ図はリーチスルー効果を
採用し、第６，６ａ図に関連して説明したメサ分離法を
用いた、改良した埋込み接合金属−絶縁体一半導体メモ
リコンデンサ構造体の他の実施例の断面図である。第９
Ａ図は少し変形した例で、周辺上部層１１が主ゲート１
から電気的かつ機械的に分離されている。また、先に説
明したり−チスルー素子の構造と同様に、基板内のＰＮ
接合をソフトにするように作らなければならない。第８
図を参照して説明した方法がこの図の構造にも同様に適
用できる。種々の層がいろいろの面で同一であることと
、それらの層を作る方法とは先に行った説明のまま変り
ない。以上の説明から、本発明は鰭子ビームでアクセス
できるメモリのターゲット素子として用いるための新規
かつ改良した埋込み接合金属−絶縁体−半導体メモリコ
ンデンサ構造体と、コンピュータにおいてそれらのメモ
リを動作させるための新規かつ改良した方法とを提供す
るもので、それにより構造が簡単なこと、高性能である
こと、信頼度が高いこと、高速動作ができること、など
の種々の利益が得られる。

【図面の簡単な説明】

第１図は電子ビームでアクセスできるメモリ用の本発明
の埋込み接合金属−絶縁体一半導体メモリコンデンサタ
ーゲット構造体の原理の説明に有用な概略断面図、第２
図は本発明のメモリコンデンサターゲット構造体の一実
施例の断面図、第２Ａ図は第２図に示す構造体の平面図
、第２Ｂ図は第２図に示す構造体の変形例を示す断面図
、第３図は第２，２Ａ，２８図に示すメモリコンデンサ
ターゲツト構造体の等価回路図、第４，４Ａ図は第２，
２Ａ，２Ｂ図に示されている素子を用いた電子ビームで
アクセスできるメモリのある動作特性を示す電圧対時間
、電流対時間の関係をそれぞれ示すグラフ、第４Ｂ図は
メモリ装置におけるターゲット構造体の動作を説明する
のに有用な第２図に示すターゲット構造体の一部の概略
断面図、第５，５Ａ図は逆電圧を制限する目的で不純物
を高濃度にドープした島領域を用いた本発明のメモリコ
ンデンサターゲット構造体の別の実施例の概略断面図、
第６，６Ａ図はメサ形構造を用いた本発明の構造体の更
に別の実施例の部分断面図、第７，７Ａ図は逆電圧を制
限する目的で届の間のパンチスルーを利用した本発明の
構造体の更に別の実施例の断面図、第８図は第７，７Ａ
図に示す構造体の等価回路図、第９，９Ａ図は第７，７
Ａ図に示すパンチスルー形素子にメサ形構造を用いた本
発明の更に別の実施例の断面図である。 １，６・・・・・・導電層、２・・・・・・絶縁層、３
・・・・・・半導体層、４……真性半導体層、５……基
板、７，８，１２…・・・リード、９・・・…周辺Ｐ形
領域、１０，１１・・・・・・ビーム停止層。 坤肺↓ 三更友３． ｔ軍二３Ａ． 四筋３８． ‘零３， 土孝ぞ． 土筆力滋Ａ‐ 王室強８ ご要友 土琴ＦＪＡ‐ 三重砧． 母賄畝， 賞椀Ｚ 三掠れ 王室曲 嬰腕ヱ 母瓶軟，

Claims (1)

1. 【特許請求の範囲】 １ 電子ビームでアドレスできるメモリ用の埋込み接合
   金属−半導体−半導体メモリコンデンサ・ターゲツト構
   造体であつて、第１の平らな半導体基板層と、この第１
   の半導体基板層の平らな表面に並置されかつ前記第１の
   半導体基板層の導電形とは逆の導電形を有する少くとも
   第２の平らな半導体層と、この第２の半導体層の上に形
   成される絶縁層と、この絶縁層の上に形成される導電層
   と、包囲要素と、メモリコンデンサ構造体内の要素とを
   備え、前記第１の平らな半導体基板層はそれに電気的接
   続を行うためにその表面の一方にとりつけられる導電部
   材を有し、前記第１の半導体基板層と前記第２の半導体
   層とはバイポーラ接合を形成し、前記導電面はそれに電
   気的接続を行うための部材を有し、前記包囲要素はデー
   タの読出し中にバイポーラ接合の周囲を流れる逆電流を
   分離してその逆電流をできるだけ小さくなるように減少
   させ、メモリコンデンサ構造体内の前記要素は構造体に
   逆極性の電位が印加された時にバイポーラ接合に生ずる
   逆バイアス電位の大きさを内部的に制御することを特徴
   とする電子ビームでアドレスできるメモリ用の埋込み接
   合金属−絶縁体−半導体メモリコンデンサ・ターゲツト
   構造体。 ２ 特許請求の範囲の第１項に記載の構造体において、
   バイポーラ接合の間に生ずる逆極性電位の大きさを内部
   で制限するための前記要素は、第１の半導体基板と第２
   の半導体層とを適切に作つて、希望の値の逆極性電位の
   時にバイポーラ電極が電子なだれ降伏を起すようにして
   形成される構造体。 ３ 特許請求の範囲の第１項に記載の構造体において、
   逆極性電位の大きさを制限するための前記要素と、前記
   包囲要素とは前記第１の半導体層と同じ導電形のより高
   濃度にドープされた半導体製の周辺に配置される領域に
   より構成され、その領域は前記第２の半導体層を完全に
   囲み、かつ前記第１と第２の半導体層および前記絶縁体
   層とともに境界面を形成し、前記周辺に配置された領域
   は希望する値の逆極性電位において前記第２の半導体層
   とともに電子なだれダイオードを構成する構造体。 ４ 特許請求の範囲の第３項に記載の構造体において、
   より高濃度の半導体で形成されて周辺に配置される領域
   と第２の半導体層との境界面により形成されたＰＮ接合
   をシールドするために、前記構造体の上面に配置される
   電子ビームしやへい物質製の周辺に配置される部材を更
   に含む構造体。 ５ 特許請求の範囲の第１〜４項のいずれかに記載の構
   造体において、前記第１と第２の半導体層は真性半導体
   層により分離され、前記第１と、真性と、第２の半導体
   層は２本の直交軸に沿つてほぼ同一平面上を拡がつてほ
   ぼ平板上の表面を形成し、その表面の上には電子ビーム
   によるアクセスを行うためにデータ場所をアレイ状に配
   置できる構造体。 ６ 特許請求の範囲の第５項に記載の構造体において、
   バイポーラ接合を横切つて生ずる逆磁性電位の大きさを
   制限する前記要素は前記第１の半導体基板と同じ導電形
   のより高濃度にドープされた半導体で作られて周辺に配
   置される領域を備え、その領域は前記第２の半導体層を
   完全に囲んで分離し、かつ前記第１と第２の半導体層お
   よび前記絶縁層とともに境界面を形成するともに、希望
   する値の逆極性電位の大きさで前記第２の半導体層とと
   もにＰＮ電子なだれダイオード接合を形成し、およびデ
   ータを貯える平板状表面を形成するメモリコンデンサ構
   造体の全平面領域の少部分を占めるだけである構造体。 ７ 特許請求の範囲の第５項に記載の構造体において、
   バイポーラ接合の周囲を分離して、その接合部における
   逆電流をできるだけ少くするための包囲要素は、第２の
   半導体層を島として作り、真性半導体層を第２半導体層
   の島の周囲を絶縁体層との境界面まで延ばすことにより
   構成される構造体。８ 特許請求の範囲の第７項に記載
   の構造体において、前記第１の半導体層と同じ導電形の
   より高濃度にドープされた半導体で作られて周辺に配置
   される領域を更に含み、この領域は前記第１の半導体基
   板層と、第２の半導体層の島を囲む真性半導体の前記延
   長部との間で境界面を形成する構造体。 ９ 特許請求の範囲の第８項に記載の構造体において、
   バイポーラ接合にかかる逆極性の電位の大きさを制限す
   る前記要素は、前記第１の半導体層と同じ導電形の高濃
   度にドープされた半導体で作られ、かつ前記真性半導体
   層の中に埋め込まれてその中を延長して、第２の半導体
   層とともに高濃度にドープされた急激なＰＮ接合の島領
   域を形成し、かつバイポーラ接合にかかる逆電位の大き
   さが希望の値となつた時に、けわしいＰＮ接合の島を通
   じて電子なだれ降伏と導通が生じて、バイポーラ接合に
   現われ逆電圧が制限されるように作られる構造体。 １０ 特許請求の範囲の第５項に記載の構造体において
   、バイポーラ接合の周囲を分離してその周囲における逆
   電流をできるだけ小さくするための包囲要素は、前記第
   ２の半導体層と前記真性半導体層とを、前記第１半導体
   層よりも少し低い周辺寸法を有するメサ層の形に作るこ
   とによつて構成され、メサ形の第２半導体層の上面と側
   面は絶縁体層を延ばすことにより完全に覆われ、真性半
   導体層の側面と第１半導体層の露出面とはメサ形の真性
   半導体層と第２半導体層とを囲む構造体。 １１ 特許請求の範囲の第１０項に記載の構造体におい
   て、バイポーラ接合にかかる逆極性の電位の大きさを制
   御する前記要素は、前記第１の半導体層と同じ導電形で
   高濃度にドープされた半導体の比較的小さな領域を含み
   、この領域は前記真性半導体層の中に埋込まれてその中
   を延長して、第２の層とともに高濃度にドープされた急
   なＰＮ接合の島を形成し、かつバイポーラ接合にかかる
   逆電位の大きさが希望の値となつた時に急なＰＮ接合の
   島の領域に電子なだれ降伏が生じて、そのバイポーラ接
   合に現われる逆電位が制限されるように作られる構造体
   。 １２ 特許請求の範囲の第１項に記載の構造体において
   、バイポーラ接合にかかる逆極性の電位の大きさを制限
   する前記要素は、２つの異なる導電形の半導体層の下側
   の第１半導体基板を適切に作つて、ターゲツト構造体に
   かかることがあり得る逆極性の電位の値を内部で制限す
   るためにリーチスルー導通モードで動作できる、ベース
   幅の狭いバイポーラ接合トランジスタを形成する構造体
   。 １３ 特許請求の範囲の第１２項に記載の構造体におい
   て、下側の第１半導体基板層を構成し、かつベース幅の
   狭いバイポーラ接合トランジスタを形成する異なる導電
   形の２つの半導体層は、逆バイアス電位状態の下で十分
   な洩れ電流を流すソフトな接合を形成するように作られ
   る構造体。 １４ 特許請求の範囲の第１０項に記載の構造体におい
   て、バイポーラ接合にかかる逆極性の電位の大きさを制
   限する前記要素は、２つの異なる導電形の半導体層の下
   側の第１半導体基板を適切に作つて、ターゲツト構造体
   にかかることがあり得る逆極性の電位の値を内部で制限
   するためにリーチスルー導通モードで動作できる、ベー
   ス幅の狭いバイポーラ接合トランジスタを形成する構造
   体。 １５ 特許請求の範囲の第１４項に記載の構造体におい
   て、下側の半導体基板層を構成し、かつベース幅の狭い
   バイポーラ接合トランジスタを形成する導電形の異なる
   ２つの半導体層は、逆バイアス電位状態の下で十分な洩
   れ電流を流すソフトな接合を形成するように作られる構
   造体。 １６ 一対の向い合う負荷端子と、第１半導体形を有す
   る第１の半導体層とは導電形の異なる第２の半導体基板
   層とでバイポーラ接合を形成する前記第１半導体層とを
   有する、平らな金属−絶縁体−半導体メモリコンデンサ
   ターゲツト構造体を用いる電子ビームでアドレスできる
   メモリでデータの記録を読出しを行うための新規かつ改
   良した方法であつて、メモリコンデンサ素子の平らな表
   面上の選択した情報蓄積場所における絶縁体層に電荷が
   貯えられ、他の選択された情報蓄積場所には電荷が貯え
   られないままにされ、それにより以後に行われる読出し
   のためにメモリコンデンサ素子にデータを記録し、この
   ようにして記録されたデータの後で行われる読出しによ
   る電荷の書込みと除去とを行うためにはメモリコンデン
   サ素子の向い合う負荷端子に適当な極性と適当な大きさ
   を有するバイアス電位を同時に印加するとともに、選択
   した情報蓄積場所における第１半導体層の中に入り込む
   のに適当なエネルギーレベルを有する細く集束された電
   子ビームで選択した情報蓄積場所を探査することを必要
   とし、読出し中は、バイアス電位の組合わされた作用の
   結果として選択した情報蓄積場所に生じた結果として逆
   バイポーラ接合電流を、入り込んだ電子ビームへ一対の
   向い合う負荷端子を介して容量結合させて、探査されて
   いる場所に蓄積されているデータのキヤラクタの出力表
   示を与えるデータの記録と読出しを行う方法において、
   バイポーラ接合の周辺領域を内部で分離して、バイポー
   ラ接合に逆極性の電位が印加されている間にバイポーラ
   接合の周辺における逆電流の流れを可能な限度まで減少
   させ、かつメモリコンデンサ素子の向い合う負荷端子に
   逆極性のバイアス電位が印加された時にバイポーラ接合
   にかかる逆極性の電位の大きさを予め設計した低い値ま
   で内部的に制限することを特徴とする電子ビームでアド
   レスできるメモリでデータの記録と読出しを行う方法。 １７ 特許請求の範囲の第１６項に記載の方法において
   、バイポーラ接合にかかる逆極性の電位をその接合の電
   子なだれ降伏により予め設計された低い値に制限する方
   法。１８ 特許請求の範囲の第１６項に記載の方法にお
   いて、バイポーラ接合にかかる逆極性の電位をツエナー
   ダイオード作用により予め設計した低い値に制限する方
   法。 １９ 特許請求の範囲の第１６項に記載の方法において
   、バイポーラ接合にかかる逆極性電位の大きさを第１半
   導体層から、その第１半導体層と同じ導電形で第２半導
   体層の中に埋め込まれた高濃度にドープされている半導
   体の島領域へ、多数キヤリヤのリーチスルーにより予め
   設計した低い値に制限する方法。２０ 特許請求の範囲
   の第１６項、第１７項、第１８項又は第１９項のいずれ
   かに記載の方法において、電子ビームによる読出しの直
   前にメモリコンデンサ構造体に予備条件づけ電圧ステツ
   プを印加し、基板に対してゲートに印加された電圧ステ
   ツプの極性は下側にある半導体基板内の多数キヤリヤの
   極性と同じであり、メモリコンデンサ素子に、読出し中
   に印加されたバイアス電位と同じ値か、それよりも高い
   短い持続時間のフライバイバイアス電位を印加し、その
   フライバイ・バイアス電位を予備条件づけ電圧ステツプ
   の印加の直後で、かつ読出しの直後に、短時間だけ印加
   する方法。 ２１ 特許請求の範囲の第２０項に記載の方法において
   、メモリコンデンサ構造体は下側のＰ形半導体基板を用
   い、予備条件づけ電圧ステツプは、メモリコンデンサ構
   造体に読出しの直前に印加されたバイアス電位内に発生
   された負へ向う電圧パルスの後縁部により発生される正
   へ向う電圧ステツプである方法。 ２２ 特許請求の範囲の第２１項に記載の方法において
   、メモリコンデンサ構造体に印加されたバイアス電位中
   に発生された一時的に負へ向う電圧パルスは、電子ビー
   ムの各線走査の開始時、または一連の線走査の開始時に
   与えられる方法。 ２３ 特許請求の範囲の第２２項に記載の方法において
   、読出し電子ビームの各線走査または線群の走査の開始
   時にメモリコンデンサ構造体に印加された負電圧パルス
   は、短い持続時間に対する読出し電位の大きさまたは電
   荷のいずれかでスタートし、それから読出し電位の大き
   さへ移つて、読出し電子ビームによる各線の走査または
   線群の走査の開始時に、正を向う後縁部を有する負へ向
   うパルスを発生し、その後縁部の直後にフライバイバイ
   アス期間が続く方法。