JPH0530427A - 光電変換装置及び該装置を搭載した情報処理装置 - Google Patents
光電変換装置及び該装置を搭載した情報処理装置Info
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- JPH0530427A JPH0530427A JP3335957A JP33595791A JPH0530427A JP H0530427 A JPH0530427 A JP H0530427A JP 3335957 A JP3335957 A JP 3335957A JP 33595791 A JP33595791 A JP 33595791A JP H0530427 A JPH0530427 A JP H0530427A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H01L27/14681—Bipolar transistor imagers
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Abstract
(57)【要約】
【目的】 ランダム雑音を除去し、ＳＮ比を向上させ
る。 【構成】 第１導電型の半導体からなる制御電極領域３
と、前記第１導電型とは異なる第２導電型の半導体から
なる少なくとも２つの主電極領域４、（２，７）とを有
し、光生成キャリアを制御電極領域３に蓄積可能な光電
変換装置において、リセット動作の際に、制御電極領域
３を実質的に空乏化させる。
る。 【構成】 第１導電型の半導体からなる制御電極領域３
と、前記第１導電型とは異なる第２導電型の半導体から
なる少なくとも２つの主電極領域４、（２，７）とを有
し、光生成キャリアを制御電極領域３に蓄積可能な光電
変換装置において、リセット動作の際に、制御電極領域
３を実質的に空乏化させる。
Description
【０００１】
【産業上の利用分野】本発明はカメラのオートフォーカ
ス用測距装置複写機、ファクシミリ、イメージリーダ
ー、ビデオカメラ等の情報処理装置に関し、特に、これ
のイメージセンサとして用いられる光電変換装置に関す
る。
ス用測距装置複写機、ファクシミリ、イメージリーダ
ー、ビデオカメラ等の情報処理装置に関し、特に、これ
のイメージセンサとして用いられる光電変換装置に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】発明者
大見及び田中に付与された米国特許第４，６８６，５５
４号明細書には、容量負荷を含む出力回路にバイポーラ
・トランジスタのエミッタが接続された電荷蓄積型の高
感度、低ノイズの光電変換装置が、記載されている。し
かしながら、最近望まれる光電変換装置においては、高
解像度化、高感度化、低ノイズ化がより一層求められて
いる。
大見及び田中に付与された米国特許第４，６８６，５５
４号明細書には、容量負荷を含む出力回路にバイポーラ
・トランジスタのエミッタが接続された電荷蓄積型の高
感度、低ノイズの光電変換装置が、記載されている。し
かしながら、最近望まれる光電変換装置においては、高
解像度化、高感度化、低ノイズ化がより一層求められて
いる。
【０００３】とりわけ問題視されているのは雑音であ
る。光電変換装置における雑音には主として固定パター
ン雑音とランダム雑音がある。
る。光電変換装置における雑音には主として固定パター
ン雑音とランダム雑音がある。
【０００４】固定パターン雑音（ＦＰＮ）は外部に補正
回路を設けることにより、補正することができるので、
根本的な問題はランダム雑音（ＲＮ）の問題を解決しな
ければならないことである。即ち、ランダム雑音を低減
することが、センサーの高性能化につながる。
回路を設けることにより、補正することができるので、
根本的な問題はランダム雑音（ＲＮ）の問題を解決しな
ければならないことである。即ち、ランダム雑音を低減
することが、センサーの高性能化につながる。
【０００５】図２５は従来の光電変換装置の１単位セル
を示す模式的断面図である。
を示す模式的断面図である。
【０００６】図中、２′はｎ型Ｓｉ基板、２はｎ- エピ
タキシャル領域、３はＰ型ベース領域、４はエミッタ領
域、５はエミッタ電極である。
タキシャル領域、３はＰ型ベース領域、４はエミッタ領
域、５はエミッタ電極である。
【０００７】又、Ｐ領域６２とＰベース領域３とゲート
電極６１とでＰＭＯＳトランジスタが構成されている。
この光電変換装置は入射した光により生じたキャリアの
うちホールがベースに蓄積され、その蓄積されたキャリ
アに応じた信号をエミッタより出力する動作を行う。そ
の後ＰＭＯＳトランジスタをオンすることによりゲート
電極６１下に反転層を形成しドレイン電極６３を介して
所定電位が印加されているドレイン領域６２とベース領
域３との電位を同電位にしてキャリアをベースより引き
抜く。
電極６１とでＰＭＯＳトランジスタが構成されている。
この光電変換装置は入射した光により生じたキャリアの
うちホールがベースに蓄積され、その蓄積されたキャリ
アに応じた信号をエミッタより出力する動作を行う。そ
の後ＰＭＯＳトランジスタをオンすることによりゲート
電極６１下に反転層を形成しドレイン電極６３を介して
所定電位が印加されているドレイン領域６２とベース領
域３との電位を同電位にしてキャリアをベースより引き
抜く。
【０００８】本発明者らが数多くの実験を行い精意検討
した結果、上記電荷蓄積型の光電変換装置においてラン
ダム雑音が残る１つの原因はリセット動作において、光
により生成された信号キャリアを完全に転送できていな
いということである。
した結果、上記電荷蓄積型の光電変換装置においてラン
ダム雑音が残る１つの原因はリセット動作において、光
により生成された信号キャリアを完全に転送できていな
いということである。
【０００９】もう１つは出力の読み出し時に、トランジ
スタの動作における雑音が発生しているということであ
る。
スタの動作における雑音が発生しているということであ
る。
【００１０】本発明は、上述した技術課題に鑑みなされ
たものであり、従来より優れた光電変換装置及び情報処
理装置を提供することにある。
たものであり、従来より優れた光電変換装置及び情報処
理装置を提供することにある。
【００１１】本発明の別の目的は、ランダム雑音の低減
された光電変換装置及び情報処理装置を提供することに
ある。
された光電変換装置及び情報処理装置を提供することに
ある。
【００１２】
【課題を解決するための手段】本願第１の発明の光電変
換装置は、第１導電型の半導体からなる制御電極領域
と、前記第１導電型とは異なる第２導電型の半導体から
なる少なくとも２つの主電極領域とを有し、光生成キャ
リアを前記制御電極領域に蓄積可能な光電変換装置にお
いて、リセット動作の際に、前記制御電極領域が実質的
に空乏化することを特徴とする。
換装置は、第１導電型の半導体からなる制御電極領域
と、前記第１導電型とは異なる第２導電型の半導体から
なる少なくとも２つの主電極領域とを有し、光生成キャ
リアを前記制御電極領域に蓄積可能な光電変換装置にお
いて、リセット動作の際に、前記制御電極領域が実質的
に空乏化することを特徴とする。
【００１３】本願第２の発明の光電変換装置は、光生成
キャリアを蓄積可能な第１導電型の半導体からなる制御
電極領域と、該第１導電型と異なる第２導電型の半導体
からなる少なくとも２つの主電極領域と、を備えた光電
変換セルを有する光電変換装置において、前記主電極領
域の一方を高インピーダンスに保ち、前記制御電極領域
を実質的に空乏化する第１のリセットと、この第１のリ
セット後に、高インピーダンスに保たれた前記主電極領
域の一方を低インピーダンスにする第２のリセットとを
行うリセット手段を有することを特徴とする。
キャリアを蓄積可能な第１導電型の半導体からなる制御
電極領域と、該第１導電型と異なる第２導電型の半導体
からなる少なくとも２つの主電極領域と、を備えた光電
変換セルを有する光電変換装置において、前記主電極領
域の一方を高インピーダンスに保ち、前記制御電極領域
を実質的に空乏化する第１のリセットと、この第１のリ
セット後に、高インピーダンスに保たれた前記主電極領
域の一方を低インピーダンスにする第２のリセットとを
行うリセット手段を有することを特徴とする。
【００１４】本願第３の発明の光電変換装置は、第１導
電型とは異なる第２導電型の半導体からなる第１の半導
体領域と、前記第１の半導体領域より低抵抗の第２導電
型半導体からなる第２の半導体領域と、を有する第１の
主電極領域と、前記第１導電型の半導体からなり前記第
２の半導体領域に接して設けられた制御電極領域と、前
記制御電極領域に接して設けられた第２導電型の半導体
からなる第２の主電極領域と、を有し、前記制御電極領
域はリセット動作の際に該制御電極領域が実質的に空乏
化するに十分な不純物濃度と層厚とを有することを特徴
とする。本願第４の発明の光電変換装置は、第１導電型
の半導体からなる制御電極領域と、前記第１導電型とは
異なる第２導電型の半導体からなる少なくとも２つの主
電極領域とを有し、光生成キャリアを前記制御電極領域
に蓄積可能な光電変換装置において、リセット動作の為
に、前記制御電極領域内の電荷を転送する為の電荷結合
素子を有することを特徴とする。
電型とは異なる第２導電型の半導体からなる第１の半導
体領域と、前記第１の半導体領域より低抵抗の第２導電
型半導体からなる第２の半導体領域と、を有する第１の
主電極領域と、前記第１導電型の半導体からなり前記第
２の半導体領域に接して設けられた制御電極領域と、前
記制御電極領域に接して設けられた第２導電型の半導体
からなる第２の主電極領域と、を有し、前記制御電極領
域はリセット動作の際に該制御電極領域が実質的に空乏
化するに十分な不純物濃度と層厚とを有することを特徴
とする。本願第４の発明の光電変換装置は、第１導電型
の半導体からなる制御電極領域と、前記第１導電型とは
異なる第２導電型の半導体からなる少なくとも２つの主
電極領域とを有し、光生成キャリアを前記制御電極領域
に蓄積可能な光電変換装置において、リセット動作の為
に、前記制御電極領域内の電荷を転送する為の電荷結合
素子を有することを特徴とする。
【００１５】本願発明の情報処理装置は上記本願の光電
変換装置を用いたものである。
変換装置を用いたものである。
【００１６】
【作用】本願第１の発明は、リセット動作の際に、光生
成キャリアが蓄積された制御電極領域を実質的に空乏化
することで、制御電極領域に蓄積されたキャリアを全部
掃き出し、ランダム雑音による影響を低減するものであ
る。
成キャリアが蓄積された制御電極領域を実質的に空乏化
することで、制御電極領域に蓄積されたキャリアを全部
掃き出し、ランダム雑音による影響を低減するものであ
る。
【００１７】本願第２の発明は、第１主電極領域を高イ
ンピーダンスに保ち、制御電極領域を実質的に空乏化す
る第１のリセットと、この第１のリセット後に、前記第
１主電極領域を低インピーダンスにする第２のリセット
とを行うリセット手段を設けることで、まず、第１のリ
セットにより制御電極領域に蓄積されたキャリアを全部
掃き出して、ランダム雑音による影響を低減し、その
後、第２のリセットにより制御電極領域を第１主電極領
域に対して順バイアス状態とするものである。
ンピーダンスに保ち、制御電極領域を実質的に空乏化す
る第１のリセットと、この第１のリセット後に、前記第
１主電極領域を低インピーダンスにする第２のリセット
とを行うリセット手段を設けることで、まず、第１のリ
セットにより制御電極領域に蓄積されたキャリアを全部
掃き出して、ランダム雑音による影響を低減し、その
後、第２のリセットにより制御電極領域を第１主電極領
域に対して順バイアス状態とするものである。
【００１８】本願第３の発明は、主電極領域、制御電極
領域の実質的な厚み及び不純物濃度、更にはリセット動
作時に各領域に印加されるバイアス電圧の大きさ等を選
択し、リセット動作時に制御電極領域を空乏化し、光生
成され蓄積されたキャリアを消滅させるものである。
領域の実質的な厚み及び不純物濃度、更にはリセット動
作時に各領域に印加されるバイアス電圧の大きさ等を選
択し、リセット動作時に制御電極領域を空乏化し、光生
成され蓄積されたキャリアを消滅させるものである。
【００１９】本願第４の発明は、制御電極領域（ベー
ス、ゲート等）に蓄積された光キャリアを転送する為に
電荷結合素子を用いて非定常状態の空乏層（ポテンシャ
ルの井戸）を制御電極領域の近傍に形成し、そのポテン
シャルの井戸を利用して制御電極領域内の残留キャリア
を除去するものである。
ス、ゲート等）に蓄積された光キャリアを転送する為に
電荷結合素子を用いて非定常状態の空乏層（ポテンシャ
ルの井戸）を制御電極領域の近傍に形成し、そのポテン
シャルの井戸を利用して制御電極領域内の残留キャリア
を除去するものである。
【００２０】本発明の光電変換装置としては、バイポー
ラトランジスタ、接合型電界効果トランジスタ、静電誘
導トランジスタ等が用いられる。
ラトランジスタ、接合型電界効果トランジスタ、静電誘
導トランジスタ等が用いられる。
【００２１】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 ［第１実施例］図１〜図３は本発明の一実施例に係る光
電変換装置の基本構造を説明する為の模式的構造図であ
る。ここでは多数配列された単位セルのうち２つの光セ
ンサセルを取り上げて示している。
詳細に説明する。 ［第１実施例］図１〜図３は本発明の一実施例に係る光
電変換装置の基本構造を説明する為の模式的構造図であ
る。ここでは多数配列された単位セルのうち２つの光セ
ンサセルを取り上げて示している。
【００２２】図１は光センサセルの平面図、図２は図１
のＡ−Ａ′線による断面図、図３は図１のＢ−Ｂ′線に
よる断面図である。
のＡ−Ａ′線による断面図、図３は図１のＢ−Ｂ′線に
よる断面図である。
【００２３】まず、この光センサセルの構造について説
明する。ボロン（Ｂ）等をドープしてＰ型とされたシリ
コン基板１の上にはエピタキシャル成長技術等で形成さ
れた不純物濃度の低いｎ- 領域２が設けられている。こ
のｎ- 領域２には不純物拡散技術又はイオン注入技術等
を用いてボロン等の不純物をドープした制御電極領域と
してのバイポーラ・トランジスタのベースとなるＰ領域
３が設けられ、その中には一方の主電極領域（第２主電
極領域となる）としてのバイポーラ・トランジスタのエ
ミッタを形成するｎ+ 領域４が設けられている。このｎ
+ 領域４はＡｓあるいはＰ等の不純物を高濃度に含んだ
ｎ+ 多結晶シリコン層５より、単結晶シリコン中へのＡ
ｓを拡散するか、あるいはｎ+ 多結晶シリコン層５を形
成前に不純物拡散技術、イオン注入技術等を用い作成す
ることが出来る。そしてｎ- 領域２とＰ領域３との間に
はベース領域へ空乏層を広げる役目をもつｎ領域７が設
けられている。なお、ｎ- 領域２、ｎ領域７はそれぞれ
第１、第２半導体領域となり、第１主電極領域を構成す
る。Ｐ領域３の上には絶縁膜５０を通して浮遊状態にな
されたＰ領域の電位を制御するために電極８が設けられ
ている。更にはベース領域３に蓄積された電荷を排除す
る場合に、領域２（ｎ- ）の電位を制御する手段として
絶縁膜６０を通して電位を制御する為のパルスの印加さ
れる電極９が溝の内に形成されている。この部分が電荷
結合素子の転送電極として機能する。多結晶シリコン層
５は信号を外部に読み出すためのものであり、例えばア
ルミニウム（Ａｌ）、アルミニウムシリコン（Ａｌ−Ｓ
ｉ）、アルミニウムシリコン銅（Ａｌ−Ｃｕ−Ｓｉ）、
タングステン（Ｗ）、モリブデン（Ｍｏ）、モリブデン
シリサイド（ＭｏＳｉ2 ）等の導電材料で形成される配
線１００がその上に設けられて他の素子と電気的に接続
されてエミッタフオロワの出力回路及びリセットの為の
回路を構成している。光センサセル間は、ＳｉＯ2 等の
フィールド絶縁領域２００及び溝（９，６０）の領域に
より分離され、半導体基体の主面側は層間絶縁膜２０
１、パッシベーション層２０２により構成されている。
明する。ボロン（Ｂ）等をドープしてＰ型とされたシリ
コン基板１の上にはエピタキシャル成長技術等で形成さ
れた不純物濃度の低いｎ- 領域２が設けられている。こ
のｎ- 領域２には不純物拡散技術又はイオン注入技術等
を用いてボロン等の不純物をドープした制御電極領域と
してのバイポーラ・トランジスタのベースとなるＰ領域
３が設けられ、その中には一方の主電極領域（第２主電
極領域となる）としてのバイポーラ・トランジスタのエ
ミッタを形成するｎ+ 領域４が設けられている。このｎ
+ 領域４はＡｓあるいはＰ等の不純物を高濃度に含んだ
ｎ+ 多結晶シリコン層５より、単結晶シリコン中へのＡ
ｓを拡散するか、あるいはｎ+ 多結晶シリコン層５を形
成前に不純物拡散技術、イオン注入技術等を用い作成す
ることが出来る。そしてｎ- 領域２とＰ領域３との間に
はベース領域へ空乏層を広げる役目をもつｎ領域７が設
けられている。なお、ｎ- 領域２、ｎ領域７はそれぞれ
第１、第２半導体領域となり、第１主電極領域を構成す
る。Ｐ領域３の上には絶縁膜５０を通して浮遊状態にな
されたＰ領域の電位を制御するために電極８が設けられ
ている。更にはベース領域３に蓄積された電荷を排除す
る場合に、領域２（ｎ- ）の電位を制御する手段として
絶縁膜６０を通して電位を制御する為のパルスの印加さ
れる電極９が溝の内に形成されている。この部分が電荷
結合素子の転送電極として機能する。多結晶シリコン層
５は信号を外部に読み出すためのものであり、例えばア
ルミニウム（Ａｌ）、アルミニウムシリコン（Ａｌ−Ｓ
ｉ）、アルミニウムシリコン銅（Ａｌ−Ｃｕ−Ｓｉ）、
タングステン（Ｗ）、モリブデン（Ｍｏ）、モリブデン
シリサイド（ＭｏＳｉ2 ）等の導電材料で形成される配
線１００がその上に設けられて他の素子と電気的に接続
されてエミッタフオロワの出力回路及びリセットの為の
回路を構成している。光センサセル間は、ＳｉＯ2 等の
フィールド絶縁領域２００及び溝（９，６０）の領域に
より分離され、半導体基体の主面側は層間絶縁膜２０
１、パッシベーション層２０２により構成されている。
【００２４】図４は本発明の光電変換装置の画素および
読み出し回路を示している。破線で囲んだ領域が光セン
サセル（画素）の部分であり、ＮＰＮ型バイポーラ・ト
ランジスタ３００と該トランジスタ３００のベースを所
定電位にリセットするための電荷転送用ＭＯＳ型ＣＣＤ
３０２と、ベースに対して電極８及び絶縁膜５０にて形
成された容量（ＣOX）３０１である。出力回路はエミッ
タからの出力電圧を一時的に蓄積しておくための容量負
荷ＣT ５００、垂直出力線と容量負荷ＣT を接続するた
めの転送ＭＯＳトランジスタ４０１、及び垂直出力線及
びエミッタをリセットするためのリセット用ＭＯＳトラ
ンジスタ４００、からなっている。
読み出し回路を示している。破線で囲んだ領域が光セン
サセル（画素）の部分であり、ＮＰＮ型バイポーラ・ト
ランジスタ３００と該トランジスタ３００のベースを所
定電位にリセットするための電荷転送用ＭＯＳ型ＣＣＤ
３０２と、ベースに対して電極８及び絶縁膜５０にて形
成された容量（ＣOX）３０１である。出力回路はエミッ
タからの出力電圧を一時的に蓄積しておくための容量負
荷ＣT ５００、垂直出力線と容量負荷ＣT を接続するた
めの転送ＭＯＳトランジスタ４０１、及び垂直出力線及
びエミッタをリセットするためのリセット用ＭＯＳトラ
ンジスタ４００、からなっている。
【００２５】この光センサセルの基本動作は、（１）光
入射による電荷蓄積動作、（２）読み出し動作および
（３）リセット動作により構成されている。
入射による電荷蓄積動作、（２）読み出し動作および
（３）リセット動作により構成されている。
【００２６】図５は、それぞれの動作時における各部の
電位変化を示している。φRD，φRT，φVC，φT は図４
の各部に表示してある各端子より印加されるパルス信号
の電位変化を示し、ＶE とＶB とは光センサセルである
ＮＰＮ型バイポーラトランジスタ（ＢＰＴ）のエミッタ
領域、ベース領域の電位変化を表わしている。
電位変化を示している。φRD，φRT，φVC，φT は図４
の各部に表示してある各端子より印加されるパルス信号
の電位変化を示し、ＶE とＶB とは光センサセルである
ＮＰＮ型バイポーラトランジスタ（ＢＰＴ）のエミッタ
領域、ベース領域の電位変化を表わしている。
【００２７】図４、図５に従い光電変換装置の動作を説
明する。 （１）蓄積動作 後述するリセット動作が終了し、バイポーラ・トランジ
スタのベース・エミッタ間が逆バイアスにされ、ベース
のキャリアが完全になくなった時点ｔ1 から蓄積動作が
開始する。
明する。 （１）蓄積動作 後述するリセット動作が終了し、バイポーラ・トランジ
スタのベース・エミッタ間が逆バイアスにされ、ベース
のキャリアが完全になくなった時点ｔ1 から蓄積動作が
開始する。
【００２８】実質的に空乏化しているベース中に、入射
光により発生した光生成キャリアのうち正孔が蓄積され
るに従い、ベース中に中性領域が形成され、ベース電位
は上昇する。 （２）読み出し動作 φVCをｏｆｆにしてエミッタを基準電圧源、ＶESから切
離し、φT に正のパルスを印加し転送トランジスタ４０
１をｏｎにしてエミッタを浮遊状態にする。そしてφRD
に正パルスを印加して、ＣOXを通した容量結合によりベ
ース電位を正方向へ持ち上げ、ベース・エミッタ間を順
バイアスにすると、読み出し動作になる（時刻ｔ2 ）。
即ち容量負荷に接続されたエミッタの電位は、読み出し
動作が終る時点（ｔ3 ）で、ある一定の電位にまでベー
ス電位に近づくので、蓄積動作時のベース電位の変化分
はエミッタ側端子に現れることになる。 （３）リセット動作 本実施例のセンサのリセットは少なくとも２つの動作の
組み合わせで成り立っている。第１リセットとして、φ
T をｏｆｆ、φVCに正電圧を印加しｏｎにし、エミッタ
を基準電位ＶESに固定する。このときのベース電位は過
渡的に一定値に収束していく（ｔ3 −ｔ4 ）。
光により発生した光生成キャリアのうち正孔が蓄積され
るに従い、ベース中に中性領域が形成され、ベース電位
は上昇する。 （２）読み出し動作 φVCをｏｆｆにしてエミッタを基準電圧源、ＶESから切
離し、φT に正のパルスを印加し転送トランジスタ４０
１をｏｎにしてエミッタを浮遊状態にする。そしてφRD
に正パルスを印加して、ＣOXを通した容量結合によりベ
ース電位を正方向へ持ち上げ、ベース・エミッタ間を順
バイアスにすると、読み出し動作になる（時刻ｔ2 ）。
即ち容量負荷に接続されたエミッタの電位は、読み出し
動作が終る時点（ｔ3 ）で、ある一定の電位にまでベー
ス電位に近づくので、蓄積動作時のベース電位の変化分
はエミッタ側端子に現れることになる。 （３）リセット動作 本実施例のセンサのリセットは少なくとも２つの動作の
組み合わせで成り立っている。第１リセットとして、φ
T をｏｆｆ、φVCに正電圧を印加しｏｎにし、エミッタ
を基準電位ＶESに固定する。このときのベース電位は過
渡的に一定値に収束していく（ｔ3 −ｔ4 ）。
【００２９】第２リセットとしては、φRDへの正電圧印
加をやめてベースを負の一定の電位とし、かつ、φRTに
負電圧を印加し、ｎ- 領域２及びｎ領域７に深いポテン
シャルの井戸を形成して、残っているベースのキャリア
をＶBR側に流し出し、ベース中をリセットする。図１，
２，３に示す構成をもってこのようにすると、ベース中
のキャリアはＣＣＤの動作原理に従って完全に基準電圧
源ＶBR側に転送され、零にリセットされる。
加をやめてベースを負の一定の電位とし、かつ、φRTに
負電圧を印加し、ｎ- 領域２及びｎ領域７に深いポテン
シャルの井戸を形成して、残っているベースのキャリア
をＶBR側に流し出し、ベース中をリセットする。図１，
２，３に示す構成をもってこのようにすると、ベース中
のキャリアはＣＣＤの動作原理に従って完全に基準電圧
源ＶBR側に転送され、零にリセットされる。
【００３０】これ以外にも他のタイミングでの空乏化も
可能で、例えば前記第１リセットがなくても一度にベー
スを空乏化することができる。この時はｔ3 とｔ4 との
間が零となる。
可能で、例えば前記第１リセットがなくても一度にベー
スを空乏化することができる。この時はｔ3 とｔ4 との
間が零となる。
【００３１】光センサの高感度化には、信号出力（Ｓ）
を大にすることと、雑音（Ｎ）を低下させることとで、
Ｓ／Ｎ比を大にする必要がある。
を大にすることと、雑音（Ｎ）を低下させることとで、
Ｓ／Ｎ比を大にする必要がある。
【００３２】信号の方は現在のところ、ほぼ開口率によ
り決まるので、雑音の低下が重要な改良点になる。
り決まるので、雑音の低下が重要な改良点になる。
【００３３】本実施例のような型のセンサにおいてはＲ
Ｎについて大きく分けると、リセット終了時に残るノイ
ズと読み出し時に生じるノイズとがある。
Ｎについて大きく分けると、リセット終了時に残るノイ
ズと読み出し時に生じるノイズとがある。
【００３４】リセット時に残るノイズは、その蓄積スタ
ート時に存在する多数キャリアの数によって生じる。す
なわち、リセット毎に何個のキャリアがセンサセルに残
っているかにより、ゆらぎが生じ、これがリセット時の
ＲＮとなる。故に、蓄積スタート時に、キャリアを零に
することによりこのリセットノイズを零にすることがで
きる。
ート時に存在する多数キャリアの数によって生じる。す
なわち、リセット毎に何個のキャリアがセンサセルに残
っているかにより、ゆらぎが生じ、これがリセット時の
ＲＮとなる。故に、蓄積スタート時に、キャリアを零に
することによりこのリセットノイズを零にすることがで
きる。
【００３５】すなわち、リセット終了時（図５のｔ4 ）
において、ＣOXを介して与えられた電圧をオフすること
によりベースが逆バイアス状態になるとき、ベース・コ
レクタ間の逆バイアスによってベース中が完全に空乏化
される電位を印加し、且つ図６の如き、電位分布を作り
残ったキャリアを、ＭＯＳＣＣＤ３０２を通して、完全
にＶBRの側に取り出し、ベース中のキャリアを零にす
る。
において、ＣOXを介して与えられた電圧をオフすること
によりベースが逆バイアス状態になるとき、ベース・コ
レクタ間の逆バイアスによってベース中が完全に空乏化
される電位を印加し、且つ図６の如き、電位分布を作り
残ったキャリアを、ＭＯＳＣＣＤ３０２を通して、完全
にＶBRの側に取り出し、ベース中のキャリアを零にす
る。
【００３６】これにより、リセット時のＲＮを零にする
ことが可能となる。
ことが可能となる。
【００３７】図６（ａ）は図２のＣ−Ｃ′の電位分布、
（ｂ）はベース／ＭＯＳ／Ｐ基板に渡る横方向電位を示
す。一点鎖線（Ｘ）が従来例、実線（Ｘ′）が本実施例
を示している。従来はリセット時にベースの中性領域内
に多数のキャリアが残ったのに対し、本実施例のセンサ
では、リセット時にベースが殆んど空乏化しているので
キャリアをベースの中に残すことがない。この点が大き
く異なるのである。ここで、浮遊状態のベースに印加さ
れる電位はＣOXとエミッタ・ベース間容量Ｃbeとベース
・コレクタ間容量のＣbcの容量分割により決まるので、
ベースの濃度、深さの設計がデバイス設計上は重要であ
る。すなわちφRDのパルス振幅ＶRDの容量分割分
（ｂ）はベース／ＭＯＳ／Ｐ基板に渡る横方向電位を示
す。一点鎖線（Ｘ）が従来例、実線（Ｘ′）が本実施例
を示している。従来はリセット時にベースの中性領域内
に多数のキャリアが残ったのに対し、本実施例のセンサ
では、リセット時にベースが殆んど空乏化しているので
キャリアをベースの中に残すことがない。この点が大き
く異なるのである。ここで、浮遊状態のベースに印加さ
れる電位はＣOXとエミッタ・ベース間容量Ｃbeとベース
・コレクタ間容量のＣbcの容量分割により決まるので、
ベースの濃度、深さの設計がデバイス設計上は重要であ
る。すなわちφRDのパルス振幅ＶRDの容量分割分
【００３８】
【数１】
が近似的に印加される。これだけの逆バイアス分がベー
スに印加されるので、ベース・コレクタ間には
スに印加されるので、ベース・コレクタ間には
【００３９】
【数２】
分の逆バイアスが印加される。
【００４０】本実施例によればリセット時にキャリア蓄
積領域を完全に空乏化し、読み出し時にバイポーラトラ
ンジスタ動作させるためには、図２の中で、ベースとな
るＰ領域３の濃度と深さ、ｎ領域７の濃度の設計が重要
になる。
積領域を完全に空乏化し、読み出し時にバイポーラトラ
ンジスタ動作させるためには、図２の中で、ベースとな
るＰ領域３の濃度と深さ、ｎ領域７の濃度の設計が重要
になる。
【００４１】すなわち、コレクタに印加されているＶCC
だけではベース領域が全て空乏化されないで、且つ、ベ
ースに逆バイアス印加が起こった時（リセット）にベー
ス領域が全て空乏化するようにデバイス設計する。近似
的に階段接合近似で説明すると、ベースに延びる空乏層
幅ＸP は次式で示される。
だけではベース領域が全て空乏化されないで、且つ、ベ
ースに逆バイアス印加が起こった時（リセット）にベー
ス領域が全て空乏化するようにデバイス設計する。近似
的に階段接合近似で説明すると、ベースに延びる空乏層
幅ＸP は次式で示される。
【００４２】
【数３】
【００４３】
【数４】
ここで、ＸP ：Ｐ領域空乏層幅、ＮA ：ベース不純物密
度（領域３）、ＮD ：ｎ領域不純物密度（領域７）、ε
S ：誘電率、ｎi ：負正キャリア密度、ＶR ：逆バイア
ス電圧である。
度（領域３）、ＮD ：ｎ領域不純物密度（領域７）、ε
S ：誘電率、ｎi ：負正キャリア密度、ＶR ：逆バイア
ス電圧である。
【００４４】ｎ領域ＮD が一定値の場合、ベース領域の
濃度ＮA に対し、ベースの深さＷBは
濃度ＮA に対し、ベースの深さＷBは
【００４５】
【数５】
にしなければならない。又、この範囲を広げるためには
【００４６】
【数６】
の値を大にして、ＶR の変化に対してＸP の変化を大き
くするようにする方がよい。
くするようにする方がよい。
【００４７】ＮD ＞ＮA とした方がベースのデバイス設
計上は好ましい。なぜならばベース濃度、深さに対する
プロセスマージンを大とすることができるからである。
計上は好ましい。なぜならばベース濃度、深さに対する
プロセスマージンを大とすることができるからである。
【００４８】完全にキャリアをベースからＰ基板に転送
するには、ＣＣＤ部を形成する濃度、酸化膜の厚みも重
要である。ＣＣＤ部の下の表面電位ΨS は非定常状態に
おいて次式で表わされる。
するには、ＣＣＤ部を形成する濃度、酸化膜の厚みも重
要である。ＣＣＤ部の下の表面電位ΨS は非定常状態に
おいて次式で表わされる。
【００４９】
【数７】
ＶG ：ゲート電圧、ＶFB：フラット・バンド電圧、Ｃ
i ：単位面積当りのＳｉＯ2 の容量、εS ：Ｓｉの誘電
率、ＮD ：ＰＭＯＳ下の不純物濃度 図７の（ａ）に酸化膜１０００Å、ＮD ＝１０14，１０
15，１０16ｃｍ-3にした場合の表面ポテンシャル、図７
の（ｂ）にＮD ＝１０14ｃｍ-3、酸化膜厚ｄ＝０．１，
０．３，０．５μｍの表面ポテンシャルを示す。
i ：単位面積当りのＳｉＯ2 の容量、εS ：Ｓｉの誘電
率、ＮD ：ＰＭＯＳ下の不純物濃度 図７の（ａ）に酸化膜１０００Å、ＮD ＝１０14，１０
15，１０16ｃｍ-3にした場合の表面ポテンシャル、図７
の（ｂ）にＮD ＝１０14ｃｍ-3、酸化膜厚ｄ＝０．１，
０．３，０．５μｍの表面ポテンシャルを示す。
【００５０】酸化膜厚１０００Å以下、不純物濃度１０
15ｃｍ-3以下であるとほとんどＶG−ＶFB≒ΨS になっ
てしまうことがよくわかる。
15ｃｍ-3以下であるとほとんどＶG−ＶFB≒ΨS になっ
てしまうことがよくわかる。
【００５１】このＣＣＤの表面ポテンシャルΨS をベー
スに印加される電圧
スに印加される電圧
【００５２】
【数８】
より大にしてリセット時には図６の（ｂ）に示したよう
なポテンシャル分布にしなければならない。図７の
（ａ）からも判る如く、不純物濃度に対してポテンシャ
ルは非常に敏感である。これを利用してＣＣＤに不純物
濃度の分布を不均一にしてキャリアが電界が横方向（図
６の（ｂ））にかかり、ドリフト走行するようにすると
速度も上り又、転送効率もよくなる。同様にベース中に
不純物濃度の不均一な部分を設け電界をつくることも同
様に効果があり、特性の改善に役立つ。
なポテンシャル分布にしなければならない。図７の
（ａ）からも判る如く、不純物濃度に対してポテンシャ
ルは非常に敏感である。これを利用してＣＣＤに不純物
濃度の分布を不均一にしてキャリアが電界が横方向（図
６の（ｂ））にかかり、ドリフト走行するようにすると
速度も上り又、転送効率もよくなる。同様にベース中に
不純物濃度の不均一な部分を設け電界をつくることも同
様に効果があり、特性の改善に役立つ。
【００５３】本実施例において、読み出し時に発生する
ＲＮは実験的に次式で表わされる。
ＲＮは実験的に次式で表わされる。
【００５４】
【数９】
ΔＶRN：ランダムノイズ電圧分
ＧS ：ベースから負荷容量ＣT への読み出し利得
ＣT ：負荷容量
ＶE ：エミッタ電位（出力電位）
Ｃbc：ベース・コレクタ容量（読み出し時）
ｈFE：電流利得
信号出力Ｓは次式となる。
【００５５】
【数１０】Ｓ＝ｉP ・ｔS ／Ｃbc
ｉP ：光励起電流、ｔS ：蓄積時間
Ｓ／Ｎ比は
【００５６】
【数１１】
で表わされる。結局は、（ＧS 2・ＣT ／ｈFE）を小さく
することにかかってくる。ＧS は０．５〜１．０の範囲
にあり、基本的にはＧS ＝１が望ましい。ＣT は回路設
計上により小さい方向にする。そしてｈFEは大にする。
通常のホモ接合ＢＰＴでは、ｈFE≒１０００程度が上限
であるが、ヘテロ接合あるいはエミッタ側がポリＳｉ／
ＳｉＯ2 ／単結晶Ｓｉ構造を有したＢＰＴでは、この上
限を打ち破ることができる。ｈFEを１０倍にすれば、Ｓ
／Ｎ比を３．１７倍にすることができる。
することにかかってくる。ＧS は０．５〜１．０の範囲
にあり、基本的にはＧS ＝１が望ましい。ＣT は回路設
計上により小さい方向にする。そしてｈFEは大にする。
通常のホモ接合ＢＰＴでは、ｈFE≒１０００程度が上限
であるが、ヘテロ接合あるいはエミッタ側がポリＳｉ／
ＳｉＯ2 ／単結晶Ｓｉ構造を有したＢＰＴでは、この上
限を打ち破ることができる。ｈFEを１０倍にすれば、Ｓ
／Ｎ比を３．１７倍にすることができる。
【００５７】ｈFEの増大が読み出し時に発生するＲＮの
低減には最も効果がある。
低減には最も効果がある。
【００５８】次に必要に応じて設けられる固定パターン
雑音の補正方法について説明する。図８に、画素数が２
画素の時の光電変換装置の等価回路図を示す。一般にラ
インセンサの場合は、この画素数は数百から数千画素、
エリアセンサの場合は、さらに垂直方向にも五百画素程
度の画素が構成される。図において、読み出し系には２
系列の容量ＣＴ1 とＣＴ2 が設けられている。
雑音の補正方法について説明する。図８に、画素数が２
画素の時の光電変換装置の等価回路図を示す。一般にラ
インセンサの場合は、この画素数は数百から数千画素、
エリアセンサの場合は、さらに垂直方向にも五百画素程
度の画素が構成される。図において、読み出し系には２
系列の容量ＣＴ1 とＣＴ2 が設けられている。
【００５９】容量ＣＴ1 には画素（Ｓ1 ，Ｓ2 ）からの
信号Ｓ（光電変換信号Ｓ′＋ノイズＮ）が、容量ＣＴ2
には、画素からのノイズＮが読み出される。これらの信
号ＳとノイズＮはシフトレジスタ等の走査回路からの駆
動パルス（φＨ1 ，φＨ2 ，…）によって開閉制御され
るトランジスタ４５０を経て、順次、出力線６５０及び
出力線６６０に出力される。出力線からの信号Ｓとノイ
ズＮは、周知の差動アンプ（図８では不図示）に導か
れ、ここで（Ｓ−Ｎ）の差動処理が行われる。この結
果、信号からノイズが除去され、光電変換信号Ｓ′だけ
を得ることが出来る。
信号Ｓ（光電変換信号Ｓ′＋ノイズＮ）が、容量ＣＴ2
には、画素からのノイズＮが読み出される。これらの信
号ＳとノイズＮはシフトレジスタ等の走査回路からの駆
動パルス（φＨ1 ，φＨ2 ，…）によって開閉制御され
るトランジスタ４５０を経て、順次、出力線６５０及び
出力線６６０に出力される。出力線からの信号Ｓとノイ
ズＮは、周知の差動アンプ（図８では不図示）に導か
れ、ここで（Ｓ−Ｎ）の差動処理が行われる。この結
果、信号からノイズが除去され、光電変換信号Ｓ′だけ
を得ることが出来る。
【００６０】図９に図８に示した実施例の為のタイミン
グ図を示す。図９において、Ｔ1 期間は画素信号の読出
し期間、Ｔ2 期間は画素のリセット期間、Ｔ3 期間は画
素からのノイズの読出し期間、Ｔ4 期間は信号とノイズ
の出力期間及び画素の光電変換即ち蓄積期間である。簡
単に動作を説明する。
グ図を示す。図９において、Ｔ1 期間は画素信号の読出
し期間、Ｔ2 期間は画素のリセット期間、Ｔ3 期間は画
素からのノイズの読出し期間、Ｔ4 期間は信号とノイズ
の出力期間及び画素の光電変換即ち蓄積期間である。簡
単に動作を説明する。
【００６１】Ｔ1 期間：画素Ｓ1 ，Ｓ2 のベース・エミ
ッタ間は読出しパルスφRDによって順バイアスされ、ベ
ースにあった光電変換信号は転送用スイッチ４０１を経
て容量ＣＴ1 に読み出される（この時スイッチ４０１は
駆動パルスφＴ1 により導通状態である。）。
ッタ間は読出しパルスφRDによって順バイアスされ、ベ
ースにあった光電変換信号は転送用スイッチ４０１を経
て容量ＣＴ1 に読み出される（この時スイッチ４０１は
駆動パルスφＴ1 により導通状態である。）。
【００６２】Ｔ2 期間：画素のエミッタは図４で示した
ようにパルスφVCによって制御されるスイッチ４００
（図８では不図示）によって接地され、同時にパルスφ
RDが与えられるのでベース・エミッタ間に電流が流れ、
過渡リセットが行われる。次に画素のベースはパルスφ
RTによって転送リセットがなされ、この結果ベースには
電荷はほとんど残留しない。
ようにパルスφVCによって制御されるスイッチ４００
（図８では不図示）によって接地され、同時にパルスφ
RDが与えられるのでベース・エミッタ間に電流が流れ、
過渡リセットが行われる。次に画素のベースはパルスφ
RTによって転送リセットがなされ、この結果ベースには
電荷はほとんど残留しない。
【００６３】Ｔ3 期間：画素のノイズ（オフセット電
圧）を読出すために、駆動パルスφRDは再び正電位とな
り、画素は順バイアスされる。この時上述した過渡リセ
ット用スイッチ４００は非導通状態に制御され、また転
送スイッチ４０２はφＴ2 にパルスが印加され導通状態
に制御される。
圧）を読出すために、駆動パルスφRDは再び正電位とな
り、画素は順バイアスされる。この時上述した過渡リセ
ット用スイッチ４００は非導通状態に制御され、また転
送スイッチ４０２はφＴ2 にパルスが印加され導通状態
に制御される。
【００６４】従って、画素のオフセット電圧、即ちノイ
ズは容量ＣＴ2 に読出されることになる。
ズは容量ＣＴ2 に読出されることになる。
【００６５】Ｔ4 期間：この期間に入ると、各画素は逆
バイアスされ蓄積状態となる。
バイアスされ蓄積状態となる。
【００６６】容量に読出された蓄積されている信号とノ
イズにとっては、出力期間となる。容量ＣＴ1 ，ＣＴ2
の信号とノイズは走査回路からのパルスによって制御さ
れるスイッチ４５０を経て各セル共通の出力線６５０，
６６０に出力される。
イズにとっては、出力期間となる。容量ＣＴ1 ，ＣＴ2
の信号とノイズは走査回路からのパルスによって制御さ
れるスイッチ４５０を経て各セル共通の出力線６５０，
６６０に出力される。
【００６７】まず、φH1によって画素Ｓ１の信号とノイ
ズが容量ＣＴ1 ，ＣＴ2 から出力される。次に画素Ｓ２
を出力する前に、出力線６５０，６６０は、先の残留信
号をリセットされる。出力線のリセットは、パルスφHC
によって制御されるスイッチ４７０によって行われる。
この出力線のリセット後、走査回路からの次パルスφH2
が出力され、画素Ｓ２の信号とノイズが出力線に出力さ
れる。出力線からの信号とノイズは先に述べた様に差動
処理が行われ、ノイズ成分が除去された高ＳＮ比の信号
のみを得ることが出来る。
ズが容量ＣＴ1 ，ＣＴ2 から出力される。次に画素Ｓ２
を出力する前に、出力線６５０，６６０は、先の残留信
号をリセットされる。出力線のリセットは、パルスφHC
によって制御されるスイッチ４７０によって行われる。
この出力線のリセット後、走査回路からの次パルスφH2
が出力され、画素Ｓ２の信号とノイズが出力線に出力さ
れる。出力線からの信号とノイズは先に述べた様に差動
処理が行われ、ノイズ成分が除去された高ＳＮ比の信号
のみを得ることが出来る。
【００６８】本実施例に係る光電変換装置を以下のよう
な製造工程により作成した。 Ｐ基板１上にエピタキ
シャル成長法により、ｎ領域２を形成した。不純物濃度
は１０14〜１０16ｃｍ-3とした。 厚い酸化膜をマス
クとして、溝部分Ｔをドライエッチング法により作成し
た後、選択酸化法により酸化シリコンからなる素子分離
領域２００を作成した。薄い酸化膜（２００〜１００
０Å程度）を形成した後、ポリシリコンを堆積してこの
溝を埋め、不純物ドーピング後、パターニングして、電
極９を作成した。 電極９と領域２００をマスクとし
て、自己整合的に不純物濃度１０16〜１０18ｃｍ-3のｎ
型領域７、不純物濃度１０16〜１０18ｃｍ-3のＰ領域を
イオン注入の加速電圧をかえるという手法により作成し
た。 酸化膜５０を作成した後、エミッタ用のコンタ
クトホールをあけ、ポリシリコンを堆積し、Ｎ型不純物
としてリンのドーピング後パターニングしてエミッタ電
極５及びＣOXの電極８を同時に作成した。このときの熱
処理は８５０℃３０分程度にしてエミッタ領域４を浅く
作成し、且つ、低温熱処理によりエミッタ電極５とエミ
ッタ領域４の間に〜７Å程度の極めて薄い酸化膜を安定
に残し、多結晶Ｓｉ／トンネルＳｉＯ2 膜／単結晶エミ
ッタの構造を作成した。こうすることによりＢＰＴのｈ
FEを５０００以上に容易にできる。 絶縁層２０１を
堆積し、スルーホールの穴あけの後、Ａｌ，Ａｌ−Ｓｉ
等の電極を堆積し、パターニングした。 最後にパッ
シベーション膜２０２を堆積後、パッド用の穴あけをし
た。
な製造工程により作成した。 Ｐ基板１上にエピタキ
シャル成長法により、ｎ領域２を形成した。不純物濃度
は１０14〜１０16ｃｍ-3とした。 厚い酸化膜をマス
クとして、溝部分Ｔをドライエッチング法により作成し
た後、選択酸化法により酸化シリコンからなる素子分離
領域２００を作成した。薄い酸化膜（２００〜１００
０Å程度）を形成した後、ポリシリコンを堆積してこの
溝を埋め、不純物ドーピング後、パターニングして、電
極９を作成した。 電極９と領域２００をマスクとし
て、自己整合的に不純物濃度１０16〜１０18ｃｍ-3のｎ
型領域７、不純物濃度１０16〜１０18ｃｍ-3のＰ領域を
イオン注入の加速電圧をかえるという手法により作成し
た。 酸化膜５０を作成した後、エミッタ用のコンタ
クトホールをあけ、ポリシリコンを堆積し、Ｎ型不純物
としてリンのドーピング後パターニングしてエミッタ電
極５及びＣOXの電極８を同時に作成した。このときの熱
処理は８５０℃３０分程度にしてエミッタ領域４を浅く
作成し、且つ、低温熱処理によりエミッタ電極５とエミ
ッタ領域４の間に〜７Å程度の極めて薄い酸化膜を安定
に残し、多結晶Ｓｉ／トンネルＳｉＯ2 膜／単結晶エミ
ッタの構造を作成した。こうすることによりＢＰＴのｈ
FEを５０００以上に容易にできる。 絶縁層２０１を
堆積し、スルーホールの穴あけの後、Ａｌ，Ａｌ−Ｓｉ
等の電極を堆積し、パターニングした。 最後にパッ
シベーション膜２０２を堆積後、パッド用の穴あけをし
た。
【００６９】なお、周辺回路ではｎ−ＭＯＳトランジス
タも作っているので、それを考慮すると、プロセスの説
明は若干増加するが、ｎ−ＭＯＳトランジスタの形成プ
ロセスは周知であるのでここではその説明は省略する。 ［第２実施例］次に図１０を参照しながら本発明の第２
実施例について説明する。
タも作っているので、それを考慮すると、プロセスの説
明は若干増加するが、ｎ−ＭＯＳトランジスタの形成プ
ロセスは周知であるのでここではその説明は省略する。 ［第２実施例］次に図１０を参照しながら本発明の第２
実施例について説明する。
【００７０】基本的な構造は前述した第１実施例と同じ
である。異なる点は、図４を比較すればよく理解できる
ように、ＰＭＯＳトランジスタ３０２と容量（ＣOX）３
０１とを駆動するラインが共通にされ、端子φRDからの
３値をもつパルス信号により、これらが動作する点であ
る。
である。異なる点は、図４を比較すればよく理解できる
ように、ＰＭＯＳトランジスタ３０２と容量（ＣOX）３
０１とを駆動するラインが共通にされ、端子φRDからの
３値をもつパルス信号により、これらが動作する点であ
る。
【００７１】本実施例によれば製造工程上ポリシリコン
配線８，９（図３）が共通化されるのでパターニング工
程が減少し、より一層低コストで製造可能となる。
配線８，９（図３）が共通化されるのでパターニング工
程が減少し、より一層低コストで製造可能となる。
【００７２】本例の駆動についてはそのタイミング図を
図１１に示す。
図１１に示す。
【００７３】本例の場合も期間ｔ4 −ｔ1 のリセット動
作において、ベースが完全に空乏化するのでＲＮが低減
される。 ［第３実施例］図１２を参照しながら本発明の第３実施
例について説明する。
作において、ベースが完全に空乏化するのでＲＮが低減
される。 ［第３実施例］図１２を参照しながら本発明の第３実施
例について説明する。
【００７４】基本的な構造は前述した第１実施例と同じ
である。異なる点はベース内にエミッタを複数設けるこ
とにより出力ラインの複数化を図り異なるタイミングで
の信号読出を行う点にあり、電荷蓄積型センサの特徴を
生かした構成となっている。更に本実施例では、これま
で述べられて来た実施例に比べて、蓄積動作中にバイポ
ーラトランジスタのベース・エミッタ間が順方向バイア
スされる状態にある、ということが異なる。蓄積中は順
方向であるため、複数のセルの中で、最も強い光が照射
されたセルの出力信号をリアルタイムに検出することが
可能となる。図１２の（ａ）は回路構成、図１２の
（ｂ）はタイミング図を各々示している。過渡リセッ
ト、空乏化リセット、及び容量ＣT への読出しに関して
は、これまでの実施例と全く同じである。本実施例で
は、ベースの空乏化リセットが完了した後、パルスφRD
を“Ｈ”レベルにすることで、バイポーラトランジスタ
を順方向状態としている。なお、この時パルスφERは
“Ｌ”レベルになっているため、バイポーラトランジス
タのエミッタ端子はフローティング状態となっている。
蓄積動作の間、ベース、エミッタはともにフローティン
グにあり、かつ、順方向バイアスされているため、光照
射量に応じてベース及びエミッタの電位は変化する。ま
た、本実施例では、各セルの２番目のエミッタを全画素
共通に接続することにより、全画素の中のピーク出力を
蓄積動作中に検出し蓄積時間を制御することができる。
である。異なる点はベース内にエミッタを複数設けるこ
とにより出力ラインの複数化を図り異なるタイミングで
の信号読出を行う点にあり、電荷蓄積型センサの特徴を
生かした構成となっている。更に本実施例では、これま
で述べられて来た実施例に比べて、蓄積動作中にバイポ
ーラトランジスタのベース・エミッタ間が順方向バイア
スされる状態にある、ということが異なる。蓄積中は順
方向であるため、複数のセルの中で、最も強い光が照射
されたセルの出力信号をリアルタイムに検出することが
可能となる。図１２の（ａ）は回路構成、図１２の
（ｂ）はタイミング図を各々示している。過渡リセッ
ト、空乏化リセット、及び容量ＣT への読出しに関して
は、これまでの実施例と全く同じである。本実施例で
は、ベースの空乏化リセットが完了した後、パルスφRD
を“Ｈ”レベルにすることで、バイポーラトランジスタ
を順方向状態としている。なお、この時パルスφERは
“Ｌ”レベルになっているため、バイポーラトランジス
タのエミッタ端子はフローティング状態となっている。
蓄積動作の間、ベース、エミッタはともにフローティン
グにあり、かつ、順方向バイアスされているため、光照
射量に応じてベース及びエミッタの電位は変化する。ま
た、本実施例では、各セルの２番目のエミッタを全画素
共通に接続することにより、全画素の中のピーク出力を
蓄積動作中に検出し蓄積時間を制御することができる。
【００７５】読出しによって、容量ＣT へ読み出された
各画素の信号は、これまでの実施例と全く同様に走査回
路を用いて１画素ずつシリアルに出力されていく。 ［第４実施例］図１３〜図１５は本発明の一実施例に係
る光電変換装置の基本構造を説明する為の様式図であ
る。ここでは多数配列されたセルのうち２つの光センサ
セルを取り上げて示している。
各画素の信号は、これまでの実施例と全く同様に走査回
路を用いて１画素ずつシリアルに出力されていく。 ［第４実施例］図１３〜図１５は本発明の一実施例に係
る光電変換装置の基本構造を説明する為の様式図であ
る。ここでは多数配列されたセルのうち２つの光センサ
セルを取り上げて示している。
【００７６】図１３は光センサセルの平面図、図１４は
図１３のＡ−Ａ′線による断面図、図１５は図１３のＢ
−Ｂ′線による断面図である。なお、図１〜図３に示し
た構成部材と同一構成部材については同一符号を付す
る。
図１３のＡ−Ａ′線による断面図、図１５は図１３のＢ
−Ｂ′線による断面図である。なお、図１〜図３に示し
た構成部材と同一構成部材については同一符号を付す
る。
【００７７】まず、この光センサセルの構造について説
明する。ボロン（Ｂ）等をドープしてＰ型とされたシリ
コン基板１の上にはエピタキシャル成長技術等で形成さ
れた不純物濃度の低いｎ- 領域２が設けられている。こ
のｎ- 領域２には不純物拡散技術又はイオン注入技術等
を用いてボロン等の不純物をドープした制御電極領域と
してのバイポーラ・トランジスタのベースとなるＰ領域
３が設けられ、その中には一方の主電極領域（第２主電
極領域となる）としてのバイポーラ・トランジスタのエ
ミッタを形成するｎ+ 領域４が設けられている。このｎ
+ 領域４はＡｓあるいはＰ等の不純物を高濃度に含んだ
ｎ+ 多結晶シリコン層５より、単結晶シリコン中へのＡ
ｓを拡散するか、あるいはｎ+ 多結晶シリコン層５を形
成前に不純物拡散技術、イオン注入技術等を用い作成す
ることが出来る。そしてｎ- 領域２とＰ領域３との間に
はベース領域へ空乏層を広げる役目をもつｎ領域７が設
けられている。なお、ｎ- 領域２、ｎ領域７はそれぞれ
第１、第２半導体領域となり、第１主電極領域を構成す
る。Ｐ領域３の上には絶縁膜５０を通して浮遊状態にな
されたＰ領域の電位を制御するために電極８が設けられ
ている。更にはベース領域３に蓄積された電荷を排除す
る場合に、領域２（ｎ- ）の電位を制御する手段として
絶縁膜６０を通して電位を制御する為のパルスの印加さ
れる電極９が溝の内に形成されている。この部分が電荷
結合素子の転送電極として機能する。多結晶シリコン層
５は信号を外部に読み出すためのものであり、例えばア
ルミニウム（Ａｌ）、アルミニウムシリコン（Ａｌ−Ｓ
ｉ）、アルミニウムシリコン銅（Ａｌ−Ｃｕ−Ｓｉ）、
タングステン（Ｗ）、モリブデン（Ｍｏ）、モリブデン
シリサイド（ＭｏＳｉ2 ）等の導電材料で形成される配
線１００がその上に設けられて他の素子と電気的に接続
されてエミッタフオロワの出力回路及びリセットの為の
回路を構成している。光センサセル間は、ＳｉＯ2 等の
フィールド絶縁領域２００及び溝（９，６０）の領域に
より分離され、半導体基体の主面側は層間絶縁膜２０
１、パッシベーション層２０２により構成されている。
符号１０にて示されているものは、エミッタ領域５及び
電極９をマスクにして自己整合的に作成されたｎ型半導
体からなる領域１０が設けられた点にあり、かかる領域
１０は空乏層の広がりを促進する役目を持つ。
明する。ボロン（Ｂ）等をドープしてＰ型とされたシリ
コン基板１の上にはエピタキシャル成長技術等で形成さ
れた不純物濃度の低いｎ- 領域２が設けられている。こ
のｎ- 領域２には不純物拡散技術又はイオン注入技術等
を用いてボロン等の不純物をドープした制御電極領域と
してのバイポーラ・トランジスタのベースとなるＰ領域
３が設けられ、その中には一方の主電極領域（第２主電
極領域となる）としてのバイポーラ・トランジスタのエ
ミッタを形成するｎ+ 領域４が設けられている。このｎ
+ 領域４はＡｓあるいはＰ等の不純物を高濃度に含んだ
ｎ+ 多結晶シリコン層５より、単結晶シリコン中へのＡ
ｓを拡散するか、あるいはｎ+ 多結晶シリコン層５を形
成前に不純物拡散技術、イオン注入技術等を用い作成す
ることが出来る。そしてｎ- 領域２とＰ領域３との間に
はベース領域へ空乏層を広げる役目をもつｎ領域７が設
けられている。なお、ｎ- 領域２、ｎ領域７はそれぞれ
第１、第２半導体領域となり、第１主電極領域を構成す
る。Ｐ領域３の上には絶縁膜５０を通して浮遊状態にな
されたＰ領域の電位を制御するために電極８が設けられ
ている。更にはベース領域３に蓄積された電荷を排除す
る場合に、領域２（ｎ- ）の電位を制御する手段として
絶縁膜６０を通して電位を制御する為のパルスの印加さ
れる電極９が溝の内に形成されている。この部分が電荷
結合素子の転送電極として機能する。多結晶シリコン層
５は信号を外部に読み出すためのものであり、例えばア
ルミニウム（Ａｌ）、アルミニウムシリコン（Ａｌ−Ｓ
ｉ）、アルミニウムシリコン銅（Ａｌ−Ｃｕ−Ｓｉ）、
タングステン（Ｗ）、モリブデン（Ｍｏ）、モリブデン
シリサイド（ＭｏＳｉ2 ）等の導電材料で形成される配
線１００がその上に設けられて他の素子と電気的に接続
されてエミッタフオロワの出力回路及びリセットの為の
回路を構成している。光センサセル間は、ＳｉＯ2 等の
フィールド絶縁領域２００及び溝（９，６０）の領域に
より分離され、半導体基体の主面側は層間絶縁膜２０
１、パッシベーション層２０２により構成されている。
符号１０にて示されているものは、エミッタ領域５及び
電極９をマスクにして自己整合的に作成されたｎ型半導
体からなる領域１０が設けられた点にあり、かかる領域
１０は空乏層の広がりを促進する役目を持つ。
【００７８】なお、本実施例の画素および読み出し回路
は、図４に示した第１実施例の構成と同じなのでここで
は図４を用いて説明する。破線で囲んだ領域が光センサ
セル（画素）の部分であり、ＮＰＮ型バイポーラ・トラ
ンジスタ３００と該トランジスタ３００のベースを所定
電位にリセットするための電荷転送用ＭＯＳ型ＣＣＤ３
０２と、ベースに対して電極８及び絶縁膜５０にて形成
された容量（ＣOX）３０１である。出力回路はエミッタ
からの出力電圧を一時的に蓄積しておくための容量負荷
ＣT ５００、垂直出力線と容量負荷ＣT を接続するため
の転送ＭＯＳトランジスタ４０１、及び垂直出力線及び
エミッタをリセットするためのリセット用ＭＯＳトラン
ジスタ４００、からなっている。
は、図４に示した第１実施例の構成と同じなのでここで
は図４を用いて説明する。破線で囲んだ領域が光センサ
セル（画素）の部分であり、ＮＰＮ型バイポーラ・トラ
ンジスタ３００と該トランジスタ３００のベースを所定
電位にリセットするための電荷転送用ＭＯＳ型ＣＣＤ３
０２と、ベースに対して電極８及び絶縁膜５０にて形成
された容量（ＣOX）３０１である。出力回路はエミッタ
からの出力電圧を一時的に蓄積しておくための容量負荷
ＣT ５００、垂直出力線と容量負荷ＣT を接続するため
の転送ＭＯＳトランジスタ４０１、及び垂直出力線及び
エミッタをリセットするためのリセット用ＭＯＳトラン
ジスタ４００、からなっている。
【００７９】この光センサセルの基本動作は、（１）光
入射による電荷蓄積動作、（２）読み出し動作および
（３）リセット動作により構成されている。
入射による電荷蓄積動作、（２）読み出し動作および
（３）リセット動作により構成されている。
【００８０】図１６は、それぞれの動作時における各部
の電位変化を示している。φRD，φRT，φVC，φT は図
４の各部に表示してある各端子より印加されるパルス信
号の電位変化を示し、ＶE とＶB は光センサセルである
ＮＰＮ型ＢＰＴのエミッタ領域、ベース領域の電位変化
を表わしている。
の電位変化を示している。φRD，φRT，φVC，φT は図
４の各部に表示してある各端子より印加されるパルス信
号の電位変化を示し、ＶE とＶB は光センサセルである
ＮＰＮ型ＢＰＴのエミッタ領域、ベース領域の電位変化
を表わしている。
【００８１】図４、図１６に従い光電変換装置の動作を
説明する。 （１）蓄積動作 後述するリセット動作が終了し、バイポーラ・トランジ
スタのベース・エミッタ間が逆バイアスにされ、ベース
のキャリアが完全になくなった時点ｔ1 から蓄積動作が
開始する。
説明する。 （１）蓄積動作 後述するリセット動作が終了し、バイポーラ・トランジ
スタのベース・エミッタ間が逆バイアスにされ、ベース
のキャリアが完全になくなった時点ｔ1 から蓄積動作が
開始する。
【００８２】実質的に空乏化しているベース中に、入射
光により発生した光生成キャリアのうち正孔が蓄積され
るに従いベース中に中性領域が形成され、ベース電位は
上昇する。 （２）読み出し動作 φVCをｏｆｆにしてエミッタを基準電圧源、ＶESから切
離し、φT に正のパルスを印加し転送トランジスタ４０
１をｏｎにしてエミッタを浮遊状態にする。そしてφRD
に正パルスを印加して、ＣOXを通した容量結合によりベ
ース電位を正方向へ持ち上げ、ベース・エミッタ間が順
バイアスにすると、読み出し動作になる（時刻ｔ2 ）。
即ち容量負荷に接続されたエミッタの電位は、読み出し
動作が終る時点（ｔ3 ）で、ある一定の電位にまでベー
ス電位に近づくので、蓄積動作時のベース電位の変化分
はエミッタ側端子に現れることになる。 （３）リセット動作 本実施例のセンサのリセットは少なくとも２つの動作の
組み合わせで成り立っている。第１リセットとして、φ
T をｏｆｆ、φVCに正電圧を印加しｏｎにし、エミッタ
を基準電位ＶESに固定する。このときのベース電位は過
渡的に一定値に収束していく（ｔ3 −ｔ4 ）。
光により発生した光生成キャリアのうち正孔が蓄積され
るに従いベース中に中性領域が形成され、ベース電位は
上昇する。 （２）読み出し動作 φVCをｏｆｆにしてエミッタを基準電圧源、ＶESから切
離し、φT に正のパルスを印加し転送トランジスタ４０
１をｏｎにしてエミッタを浮遊状態にする。そしてφRD
に正パルスを印加して、ＣOXを通した容量結合によりベ
ース電位を正方向へ持ち上げ、ベース・エミッタ間が順
バイアスにすると、読み出し動作になる（時刻ｔ2 ）。
即ち容量負荷に接続されたエミッタの電位は、読み出し
動作が終る時点（ｔ3 ）で、ある一定の電位にまでベー
ス電位に近づくので、蓄積動作時のベース電位の変化分
はエミッタ側端子に現れることになる。 （３）リセット動作 本実施例のセンサのリセットは少なくとも２つの動作の
組み合わせで成り立っている。第１リセットとして、φ
T をｏｆｆ、φVCに正電圧を印加しｏｎにし、エミッタ
を基準電位ＶESに固定する。このときのベース電位は過
渡的に一定値に収束していく（ｔ3 −ｔ4 ）。
【００８３】第２リセットとしては、φRDへの正電圧印
加をやめてベースを負の一定の電位とし、かつ、φRTに
負電圧を印加しＰＭＯＳをｏｎにし、残っているベース
のキャリアをＶBR側に流し出し、ベース中をリセットす
る。図１３、１４、１５に示す構成をもってこのように
すると、ベース中のキャリアは完全に基準電圧源ＶBR側
に転送され、零にリセットされる。
加をやめてベースを負の一定の電位とし、かつ、φRTに
負電圧を印加しＰＭＯＳをｏｎにし、残っているベース
のキャリアをＶBR側に流し出し、ベース中をリセットす
る。図１３、１４、１５に示す構成をもってこのように
すると、ベース中のキャリアは完全に基準電圧源ＶBR側
に転送され、零にリセットされる。
【００８４】これ以外にも他のタイミングでの空乏化も
可能で、例えば前記第１リセットがなくても一度にベー
スを空乏化することができる。この時はｔ3 とｔ4 との
間が零となる。
可能で、例えば前記第１リセットがなくても一度にベー
スを空乏化することができる。この時はｔ3 とｔ4 との
間が零となる。
【００８５】但し、エミッタ部の電位の窪みがないよう
に、ＶESにＶCC＋（ＭＯＳのＶth）分の電圧を加えてエ
ミッタ電位がＶCCに近づくに従いエミッタ部の下存在す
る正孔も完全に排出できるようにすることが好ましい。
に、ＶESにＶCC＋（ＭＯＳのＶth）分の電圧を加えてエ
ミッタ電位がＶCCに近づくに従いエミッタ部の下存在す
る正孔も完全に排出できるようにすることが好ましい。
【００８６】光センサの高感度化には、信号出力（Ｓ）
を大にすることと、雑音（Ｎ）を低下させることとで、
Ｓ／Ｎ比を大にする必要がある。
を大にすることと、雑音（Ｎ）を低下させることとで、
Ｓ／Ｎ比を大にする必要がある。
【００８７】信号の方は現在のところ、ほぼ開口率によ
り決まるので、雑音の低下が重要な改良点になる。
り決まるので、雑音の低下が重要な改良点になる。
【００８８】本実施例のような型のセンサにおいてはＲ
Ｎについて大きく分けると、リセット終了時に残るノイ
ズと読み出し時に生じるノイズとがある。
Ｎについて大きく分けると、リセット終了時に残るノイ
ズと読み出し時に生じるノイズとがある。
【００８９】リセット時に残るノイズは、その蓄積スタ
ート時に存在する多数キャリアの数によって生じる。す
なわち、リセット毎に何個のキャリアがセンサセルに残
っているかにより、ゆらぎが生じ、これがリセット時の
ＲＮとなる。故に、蓄積スタート時に、キャリアを零に
することによりこのリセットノイズを零にすることがで
きる。
ート時に存在する多数キャリアの数によって生じる。す
なわち、リセット毎に何個のキャリアがセンサセルに残
っているかにより、ゆらぎが生じ、これがリセット時の
ＲＮとなる。故に、蓄積スタート時に、キャリアを零に
することによりこのリセットノイズを零にすることがで
きる。
【００９０】すなわち、リセット終了時（図１６ｔ4 ）
において、ＣOXを介して与えられた電圧をオフすること
によりベースが逆バイアス状態になるとき、ベース・コ
レクタ間の逆バイアスによってベース中が完全に空乏化
される電位を印加し、且つ図１７の如き、電位分布を作
り残ったキャリアを、ＣＣＤ３０２を通して、完全にＶ
BRの側に取り出し、ベース中のキャリアを零にする。
において、ＣOXを介して与えられた電圧をオフすること
によりベースが逆バイアス状態になるとき、ベース・コ
レクタ間の逆バイアスによってベース中が完全に空乏化
される電位を印加し、且つ図１７の如き、電位分布を作
り残ったキャリアを、ＣＣＤ３０２を通して、完全にＶ
BRの側に取り出し、ベース中のキャリアを零にする。
【００９１】これにより、リセット時のＲＮを零にする
ことが可能となる。
ことが可能となる。
【００９２】図１７で（ａ）は図１４のＡ−Ａ′線の電
位分布、（ｂ）はベース／ＰＭＯＳ／Ｐ基板に渡る横方
向電位を示す。一点鎖線が従来例、実線が本実施例を示
している。従来はリセット時に多数のキャリアがベース
の中性領域中に残ったのに対し、本実施例のセンサで
は、リセット時にベースが殆んど空乏化しておりキャリ
アをベースの中に残すことがない。この点が大きく異な
るのである。因みに図１４のＣ−Ｃ′線の電位分布も図
１７の（ａ）と同様である。
位分布、（ｂ）はベース／ＰＭＯＳ／Ｐ基板に渡る横方
向電位を示す。一点鎖線が従来例、実線が本実施例を示
している。従来はリセット時に多数のキャリアがベース
の中性領域中に残ったのに対し、本実施例のセンサで
は、リセット時にベースが殆んど空乏化しておりキャリ
アをベースの中に残すことがない。この点が大きく異な
るのである。因みに図１４のＣ−Ｃ′線の電位分布も図
１７の（ａ）と同様である。
【００９３】本実施例では電気的にはコレクタと同じ電
位のｎ型領域１０が存在し、ベース中の空乏層形成を促
進している。ベース中のキャリアを完全に掃き出す期間
であるｔ4 とｔ1 との間は、エミッタＶESがコレクタと
同じ電位になるように、コレクタ電圧とＭＯＳトランジ
スタの閾値電圧Ｖthとの和に近い電位以上にエミッタ電
位を設定する。すると、エミッタ直下のベース中の電位
も他のベース領域の電位と同等かそれ以上になる。こう
してキャリアがＰ基板側への移動し易くなる。
位のｎ型領域１０が存在し、ベース中の空乏層形成を促
進している。ベース中のキャリアを完全に掃き出す期間
であるｔ4 とｔ1 との間は、エミッタＶESがコレクタと
同じ電位になるように、コレクタ電圧とＭＯＳトランジ
スタの閾値電圧Ｖthとの和に近い電位以上にエミッタ電
位を設定する。すると、エミッタ直下のベース中の電位
も他のベース領域の電位と同等かそれ以上になる。こう
してキャリアがＰ基板側への移動し易くなる。
【００９４】浮遊状態のベースに印加される電位はＣOX
とエミッタ・ベース間容量Ｃbeとベース・コレクタ間容
量Ｃbcとの容量分割によって決まるのでφRDのパルス振
幅分の（数式１の）電圧が近似的に印加される。
とエミッタ・ベース間容量Ｃbeとベース・コレクタ間容
量Ｃbcとの容量分割によって決まるのでφRDのパルス振
幅分の（数式１の）電圧が近似的に印加される。
【００９５】これだけの逆バイアス分がベースに印加さ
れるので、ベースコレクタ間には、前記数式２の分の逆
バイアスが印加される。
れるので、ベースコレクタ間には、前記数式２の分の逆
バイアスが印加される。
【００９６】本実施例によればベースの表面にもｎ領域
１０とエミッタ領域４とが存在し、ベースのデバイス設
計としては、ｎ領域１０の下が空乏化し、エミッタ領域
４の下はエミッタがゼロ電位では空乏化しないがＶCC電
位では空乏化するように設計することが好ましい。
１０とエミッタ領域４とが存在し、ベースのデバイス設
計としては、ｎ領域１０の下が空乏化し、エミッタ領域
４の下はエミッタがゼロ電位では空乏化しないがＶCC電
位では空乏化するように設計することが好ましい。
【００９７】ｎｐ接合の空乏層幅は次のような関係式で
示される。（但し、階数接合近似）
示される。（但し、階数接合近似）
【００９８】
【数１２】
【００９９】
【数１３】
Ｗ ：空乏層幅
ＮA ：Ｐ領域不純物密度
ＮD ：ｎ領域不純物密度
ＥS ：誘電率
ｎi ：真正キャリア密度
ＶR ：逆バイアス電圧
ｎ＋ｐの場合ＮD ＞＞ＮA なので
【０１００】
【数１４】
で近似される。
【０１０１】図１８はＳｉにおいて、ＮA をパラメータ
としたＶR とＷの関係を示す。本発明のベースのデバイ
ス設計において、例えばＶR が５Ｖでベース濃度が１０
17ｃｍ-3であれば、ベース厚みが０．２μｍ以下であれ
ばよい。下限はエミッタが零電位で空乏層が広がらない
ようにしなければならないので、図１８で云えば各濃度
のｙ軸との切ぺんの値以上であることが必要である。つ
まり、ＶCC＝５Ｖのときにはベース幅は、上記数式１２
より、（Ｗ（ＯＶ）＜Ｗb ＜Ｗ（ＶCC＝５Ｖ））とする
ことが好ましい。デバイスの設計において、さらに述べ
ると、エミッタ領域４とｎ領域１０との水平方向の間隔
も重要である。間隔が狭いとエミッタ領域４とｎ領域１
０の間で電流のリークがおこってしまう。エミッタが零
電位のとき空乏層のつながりがなく、エミッタ電圧がＶ
CCのとき空乏層が互いに接することが必要である。
としたＶR とＷの関係を示す。本発明のベースのデバイ
ス設計において、例えばＶR が５Ｖでベース濃度が１０
17ｃｍ-3であれば、ベース厚みが０．２μｍ以下であれ
ばよい。下限はエミッタが零電位で空乏層が広がらない
ようにしなければならないので、図１８で云えば各濃度
のｙ軸との切ぺんの値以上であることが必要である。つ
まり、ＶCC＝５Ｖのときにはベース幅は、上記数式１２
より、（Ｗ（ＯＶ）＜Ｗb ＜Ｗ（ＶCC＝５Ｖ））とする
ことが好ましい。デバイスの設計において、さらに述べ
ると、エミッタ領域４とｎ領域１０との水平方向の間隔
も重要である。間隔が狭いとエミッタ領域４とｎ領域１
０の間で電流のリークがおこってしまう。エミッタが零
電位のとき空乏層のつながりがなく、エミッタ電圧がＶ
CCのとき空乏層が互いに接することが必要である。
【０１０２】上記数式１２でＶR がＶCCとしてエミッタ
領域４とｎ領域１０の間隔は２Ｗ（ＶCC）以下であり、
Ｗ（ＶCC）以上であることが重要である。
領域４とｎ領域１０の間隔は２Ｗ（ＶCC）以下であり、
Ｗ（ＶCC）以上であることが重要である。
【０１０３】完全にキャリアをベースからＰ基板に転送
するには、ＣＣＤ部を形成する濃度、酸化膜の厚みも重
要である。ＣＣＤ部の下の表面電位ΨS は非定常状態に
おいて次式で表される。
するには、ＣＣＤ部を形成する濃度、酸化膜の厚みも重
要である。ＣＣＤ部の下の表面電位ΨS は非定常状態に
おいて次式で表される。
【０１０４】
【数１５】
ＶG ：ゲート電圧、ＶFB：フラット・バンド電圧、Ｃ
i ：単位面積当りのＳｉＯ2 の容量、εS ：Ｓｉの誘電
率、ＮD ：ＣＣＤ下の不純物濃度 図７より酸化膜厚１０００Å以下、不純物濃度１０15ｃ
ｍ-3以下であるとほとんどＶG −ＶFB≒ΨS になってし
まうことがよくわかる。
i ：単位面積当りのＳｉＯ2 の容量、εS ：Ｓｉの誘電
率、ＮD ：ＣＣＤ下の不純物濃度 図７より酸化膜厚１０００Å以下、不純物濃度１０15ｃ
ｍ-3以下であるとほとんどＶG −ＶFB≒ΨS になってし
まうことがよくわかる。
【０１０５】このＣＣＤ部の表面ポテンシャルΨS をベ
ースに印加される電圧（数式８の電圧）より大にしてリ
セット時には図１７の（ｂ）に示したようなポテンシャ
ル分布にしなければらない。
ースに印加される電圧（数式８の電圧）より大にしてリ
セット時には図１７の（ｂ）に示したようなポテンシャ
ル分布にしなければらない。
【０１０６】図７の（ａ）からも判る如く、不純物濃度
に対してポテンシャルは非常に敏感である。これを利用
してＣＣＤ部に不純物濃度の分布を不均一にしてキャリ
アが電界が横方向（図１７の（ｂ））にかかり、ドリフ
ト走行するようにすると速度も上り又、転送効率もよく
なる。同様にベース中に電界を設けることも同様に効果
があり、特性の改善に役立つ。
に対してポテンシャルは非常に敏感である。これを利用
してＣＣＤ部に不純物濃度の分布を不均一にしてキャリ
アが電界が横方向（図１７の（ｂ））にかかり、ドリフ
ト走行するようにすると速度も上り又、転送効率もよく
なる。同様にベース中に電界を設けることも同様に効果
があり、特性の改善に役立つ。
【０１０７】本実施例において、読み出し時に発生する
ＲＮは実験的に前述した数式９で表わされる。また、信
号出力Ｓは前述した数式１０となる。Ｓ／Ｎ比は前述し
た数式１１で表わされる。結局は、（ＧS 2・ＣT／
ｈFE）を小さくすることにかかってくる。ＧS は０．５
〜１．０の範囲にあり、基本的にはＧS ＝１が望まし
い。ＣT は回路設計上により小さい方向にする。そして
ｈFEは大にする。通常のホモ接合ＢＰＴでは、ｈFE≒１
０００程度が上限であるが、ヘテロ接合あるいはエミッ
タ側がポリＳｉ／ＳｉＯ2 ／単結晶Ｓｉ構造を有したＢ
ＰＴでは、この上限を打ち破ることができる。ｈFEを１
０倍にすれば、Ｓ／Ｎを３．１７倍にすることができ
る。
ＲＮは実験的に前述した数式９で表わされる。また、信
号出力Ｓは前述した数式１０となる。Ｓ／Ｎ比は前述し
た数式１１で表わされる。結局は、（ＧS 2・ＣT／
ｈFE）を小さくすることにかかってくる。ＧS は０．５
〜１．０の範囲にあり、基本的にはＧS ＝１が望まし
い。ＣT は回路設計上により小さい方向にする。そして
ｈFEは大にする。通常のホモ接合ＢＰＴでは、ｈFE≒１
０００程度が上限であるが、ヘテロ接合あるいはエミッ
タ側がポリＳｉ／ＳｉＯ2 ／単結晶Ｓｉ構造を有したＢ
ＰＴでは、この上限を打ち破ることができる。ｈFEを１
０倍にすれば、Ｓ／Ｎを３．１７倍にすることができ
る。
【０１０８】ｈFEの増大が読み出し時に発生するＲＮの
低減には最も効果がある。
低減には最も効果がある。
【０１０９】又、本実施例に適用可能な固定パターン雑
音の補正方法は図８、図９をもって前述した第１実施例
と同じである。
音の補正方法は図８、図９をもって前述した第１実施例
と同じである。
【０１１０】本実施例に係る光電変換装置を以下のよう
な製造工程により作成した。 Ｐ基板１上にエピタキ
シャル成長法により、ｎ領域２を形成した。不純物濃度
は１０14〜１０16ｃｍ-3とした。 厚い酸化膜をマス
クとして、溝部分Ｔをドライエッチング法により作成し
た後、選択酸化法により酸化シリコンからなる素子分離
領域２００を作成した。薄い酸化膜（２００〜１００
０Å程度）を形成した後、ポリシリコンを堆積してこの
溝を埋め、不純物ドーピング後、パターニングして、電
極９を作成した。 電極９と領域２００をマスクとし
て、自己整合的に不純物濃度１０16〜１０18ｃｍ-3のｎ
型領域７、不純物濃度１０16〜１０18ｃｍ-3のＰ領域３
および不純物濃度１０16〜１０18ｃｍ-3のｎ型領域１０
をイオン注入の加速電圧をかえるという手法により作成
した。 酸化膜５０を作成した後、エミッタ用のコン
タクトホールをあけ、ポリシリコンを堆積し、Ｎ型不純
物としてリンのドーピング後パターニングしてエミッタ
電極５及びＣOXの電極８を同時に作成した。このときの
熱処理は８５０℃３０分程度にしてエミッタ領域４を浅
く作成し、且つ、低温熱処理によりエミッタ電極５とエ
ミッタ領域４の間に〜７Å程度の極めて薄い酸化膜を安
定に残し、多結晶Ｓｉ／トンネルＳｉＯ2 膜／単結晶エ
ミッタの構造を作成した。こうすることによりＢＰＴの
ｈFEを５０００以上に容易にできる。 絶縁層２０１
を堆積し、スルーホールの穴あけの後、Ａｌ，Ａｌ−Ｓ
ｉ等の電極を堆積し、パターニングした。 最後にパ
ッシベーション膜２０２を堆積後、パッド用の穴あけを
した。 ［第５実施例］本発明の第５実施例の基本的な構造は前
述した第４実施例と同じである。異なる点は、図１０と
同じ構成を採用して、ＣＣＤ３０２と容量（ＣOX）３０
１とを駆動するラインが共通にされ端子φRDからの３値
をもつパルス信号により、これらが動作する構成であ
る。
な製造工程により作成した。 Ｐ基板１上にエピタキ
シャル成長法により、ｎ領域２を形成した。不純物濃度
は１０14〜１０16ｃｍ-3とした。 厚い酸化膜をマス
クとして、溝部分Ｔをドライエッチング法により作成し
た後、選択酸化法により酸化シリコンからなる素子分離
領域２００を作成した。薄い酸化膜（２００〜１００
０Å程度）を形成した後、ポリシリコンを堆積してこの
溝を埋め、不純物ドーピング後、パターニングして、電
極９を作成した。 電極９と領域２００をマスクとし
て、自己整合的に不純物濃度１０16〜１０18ｃｍ-3のｎ
型領域７、不純物濃度１０16〜１０18ｃｍ-3のＰ領域３
および不純物濃度１０16〜１０18ｃｍ-3のｎ型領域１０
をイオン注入の加速電圧をかえるという手法により作成
した。 酸化膜５０を作成した後、エミッタ用のコン
タクトホールをあけ、ポリシリコンを堆積し、Ｎ型不純
物としてリンのドーピング後パターニングしてエミッタ
電極５及びＣOXの電極８を同時に作成した。このときの
熱処理は８５０℃３０分程度にしてエミッタ領域４を浅
く作成し、且つ、低温熱処理によりエミッタ電極５とエ
ミッタ領域４の間に〜７Å程度の極めて薄い酸化膜を安
定に残し、多結晶Ｓｉ／トンネルＳｉＯ2 膜／単結晶エ
ミッタの構造を作成した。こうすることによりＢＰＴの
ｈFEを５０００以上に容易にできる。 絶縁層２０１
を堆積し、スルーホールの穴あけの後、Ａｌ，Ａｌ−Ｓ
ｉ等の電極を堆積し、パターニングした。 最後にパ
ッシベーション膜２０２を堆積後、パッド用の穴あけを
した。 ［第５実施例］本発明の第５実施例の基本的な構造は前
述した第４実施例と同じである。異なる点は、図１０と
同じ構成を採用して、ＣＣＤ３０２と容量（ＣOX）３０
１とを駆動するラインが共通にされ端子φRDからの３値
をもつパルス信号により、これらが動作する構成であ
る。
【０１１１】本実施例によれば製造工程上ポリシリコン
配線８，９が共通化されるのでパターニング工程が減少
し、より一層低コストで製造可能となる。
配線８，９が共通化されるのでパターニング工程が減少
し、より一層低コストで製造可能となる。
【０１１２】本例の駆動は図１１に示されるタイミング
で行われる。
で行われる。
【０１１３】本例の場合も期間ｔ4 −ｔ1 のリセット動
作において、ベースが完全に空乏化するのでＲＮが低減
される。 ［第６実施例］本発明の第６実施例の基本的構造は前述
した第４実施例と同じである。異なる点はベース内にエ
ミッタを複数設けることにより出力ラインの複数化を図
り異なるタイミングでの信号読出を行う点にあり、電荷
蓄積型センサの特徴を生かした構成となっている。
作において、ベースが完全に空乏化するのでＲＮが低減
される。 ［第６実施例］本発明の第６実施例の基本的構造は前述
した第４実施例と同じである。異なる点はベース内にエ
ミッタを複数設けることにより出力ラインの複数化を図
り異なるタイミングでの信号読出を行う点にあり、電荷
蓄積型センサの特徴を生かした構成となっている。
【０１１４】更に本実施例では、これまで述べられて来
た実施例に比べて、蓄積動作中にバイポーラトランジス
タのベース・エミッタ間が順方向バイアスされる状態に
ある、ということが異なる。蓄積中は順方向であるた
め、複数のセルの中で、最も強い光が照射されたセルの
出力信号をリアルタイムに検出することが可能となる。
回路構成タイミングは図１２と同じである。過渡リセッ
ト、空乏化リセット、及び容量ＣT への読出しに関して
は、これまでの実施例と全く同じである。本実施例で
は、ベースの空乏化リセットが完了した後、パルスφRD
を“Ｈ”レベルにすることで、バイポーラトランジスタ
を順方向状態としている。なお、この時パルスφERは
“Ｌ”レベルになっているため、バイポーラトランジス
タのエミッタ端子はフローティング状態となっている。
蓄積動作の間、ベース、エミッタはともにフローティン
グにあり、かつ、順方向バイアスされているため、光照
射量に応じてベース及びエミッタの電位は変化する。ま
た、本実施例では、各セルの２番目のエミッタを全画素
共通に接続することにより、全画素の中のピーク出力を
蓄積動作中に検出し蓄積時間を制御することができる。
た実施例に比べて、蓄積動作中にバイポーラトランジス
タのベース・エミッタ間が順方向バイアスされる状態に
ある、ということが異なる。蓄積中は順方向であるた
め、複数のセルの中で、最も強い光が照射されたセルの
出力信号をリアルタイムに検出することが可能となる。
回路構成タイミングは図１２と同じである。過渡リセッ
ト、空乏化リセット、及び容量ＣT への読出しに関して
は、これまでの実施例と全く同じである。本実施例で
は、ベースの空乏化リセットが完了した後、パルスφRD
を“Ｈ”レベルにすることで、バイポーラトランジスタ
を順方向状態としている。なお、この時パルスφERは
“Ｌ”レベルになっているため、バイポーラトランジス
タのエミッタ端子はフローティング状態となっている。
蓄積動作の間、ベース、エミッタはともにフローティン
グにあり、かつ、順方向バイアスされているため、光照
射量に応じてベース及びエミッタの電位は変化する。ま
た、本実施例では、各セルの２番目のエミッタを全画素
共通に接続することにより、全画素の中のピーク出力を
蓄積動作中に検出し蓄積時間を制御することができる。
【０１１５】読出しによって、容量ＣT へ読み出された
各画素の信号は、これまでの実施例と全く同様に走査回
路を用いて１画素ずつシリアルに出力されていく。 ［第７実施例］本実施例の光電変換装置は、少なくと
も、光エネルギーによって発生したキャリアの蓄積部と
なる第一導電型の制御電極領域と、該第一導電型と異な
る第二導電型の第一及び第二主電極領域と、を備えた光
電セルを有する光電変換装置において、少なくとも、前
記制御電極領域を所定の電位とし、且つ前記第一主電極
領域を前記制御電極領域よりも高い電位にして高インピ
ーダンスに保ち、前記第一主電極領域下の制御電極領域
を空乏化する第一のリセットと、この第一のリセット後
に、前記第一主電極領域を前記制御電極領域よりも低い
電位にして低インピーダンスにした後、前記第一主電極
領域を浮遊状態にする第二のリセットとでリセットを行
なうことを特徴とする。
各画素の信号は、これまでの実施例と全く同様に走査回
路を用いて１画素ずつシリアルに出力されていく。 ［第７実施例］本実施例の光電変換装置は、少なくと
も、光エネルギーによって発生したキャリアの蓄積部と
なる第一導電型の制御電極領域と、該第一導電型と異な
る第二導電型の第一及び第二主電極領域と、を備えた光
電セルを有する光電変換装置において、少なくとも、前
記制御電極領域を所定の電位とし、且つ前記第一主電極
領域を前記制御電極領域よりも高い電位にして高インピ
ーダンスに保ち、前記第一主電極領域下の制御電極領域
を空乏化する第一のリセットと、この第一のリセット後
に、前記第一主電極領域を前記制御電極領域よりも低い
電位にして低インピーダンスにした後、前記第一主電極
領域を浮遊状態にする第二のリセットとでリセットを行
なうことを特徴とする。
【０１１６】本実施例によれば、まず第一のリセットに
より、制御電極領域を所定の電位とし、且つ第一主電極
領域を前記制御電極領域よりも高い電位にして高インピ
ーダンスに保ち、第一主電極領域下の制御電極領域を空
乏化することで、制御電極領域に蓄積したキャリアを全
部掃き出す。この第一リセットにより、制御電極領域中
のキャリアは完全に掃き出されるため、ランダム雑音に
よる影響を低減することができる。
より、制御電極領域を所定の電位とし、且つ第一主電極
領域を前記制御電極領域よりも高い電位にして高インピ
ーダンスに保ち、第一主電極領域下の制御電極領域を空
乏化することで、制御電極領域に蓄積したキャリアを全
部掃き出す。この第一リセットにより、制御電極領域中
のキャリアは完全に掃き出されるため、ランダム雑音に
よる影響を低減することができる。
【０１１７】次に第二のリセットにより、第一主電極領
域を前記制御電極領域よりも低い電位にして低インピー
ダンスとし、順バイアスになるようにした後、前記第一
主電極領域を浮遊状態にする。この第二リセットによ
り、第一リセットの逆バイアス状態が順バイアス状態と
され、第一主電極領域の電位は制御電極領域と拡散電位
を形成するようにセットされて電荷蓄積状態に入る。
域を前記制御電極領域よりも低い電位にして低インピー
ダンスとし、順バイアスになるようにした後、前記第一
主電極領域を浮遊状態にする。この第二リセットによ
り、第一リセットの逆バイアス状態が順バイアス状態と
され、第一主電極領域の電位は制御電極領域と拡散電位
を形成するようにセットされて電荷蓄積状態に入る。
【０１１８】以下、本発明の第７実施例について図面を
用いて詳細に説明する。
用いて詳細に説明する。
【０１１９】図１９は本発明の一実施例に係る光電変換
装置を構成する光センサ・セルの１セルの断面図であ
る。
装置を構成する光センサ・セルの１セルの断面図であ
る。
【０１２０】同図において、１はボロン（Ｂ）等をドー
プしてｐ型とされたシリコン基板、２′はシリコン基板
１の上に形成されたｎ+ 埋め込み領域、２はシリコン基
板１及びｎ+ 埋め込み領域２′上にエピタキシャル成長
技術等で形成された不純物濃度の低いｎ- 領域である。
３はｎ- 領域２に不純物拡散技術又はイオン注入技術等
を用いて、ボロン等の不純物をドープして形成されたバ
イポーラ・トランジスタのベース（制御電極となる）と
なるｐ領域、５，６９，６１はＡｓあるいはＰｈ等の不
純物を高濃度含んだｎ+ 多結晶Ｓｉ層、４は多結晶Ｓｉ
層５より単結晶シリコンへの不純物拡散、あるいは多結
晶Ｓｉ層５を形成前にイオン注入あるいは他の拡散源か
らの不純物拡散等により、作成したバイポーラ・トラン
ジスタのエミッタ（一方の主電極領域となる）となるｎ
+ 領域である。６４はＮＭＯＳトランジスタのチャネル
部を形成するｐ領域、６５，６６はソース／ドレインと
なるｎ+ 領域、１０はベースの表面付近にあるｎ領域、
１００，６８は金属配線、５０，２００，２０１，２０
２は保護膜、素子分離領域及び層間絶縁膜となる誘電体
領域である。このような各構成部により光センサ・セル
が構成される。
プしてｐ型とされたシリコン基板、２′はシリコン基板
１の上に形成されたｎ+ 埋め込み領域、２はシリコン基
板１及びｎ+ 埋め込み領域２′上にエピタキシャル成長
技術等で形成された不純物濃度の低いｎ- 領域である。
３はｎ- 領域２に不純物拡散技術又はイオン注入技術等
を用いて、ボロン等の不純物をドープして形成されたバ
イポーラ・トランジスタのベース（制御電極となる）と
なるｐ領域、５，６９，６１はＡｓあるいはＰｈ等の不
純物を高濃度含んだｎ+ 多結晶Ｓｉ層、４は多結晶Ｓｉ
層５より単結晶シリコンへの不純物拡散、あるいは多結
晶Ｓｉ層５を形成前にイオン注入あるいは他の拡散源か
らの不純物拡散等により、作成したバイポーラ・トラン
ジスタのエミッタ（一方の主電極領域となる）となるｎ
+ 領域である。６４はＮＭＯＳトランジスタのチャネル
部を形成するｐ領域、６５，６６はソース／ドレインと
なるｎ+ 領域、１０はベースの表面付近にあるｎ領域、
１００，６８は金属配線、５０，２００，２０１，２０
２は保護膜、素子分離領域及び層間絶縁膜となる誘電体
領域である。このような各構成部により光センサ・セル
が構成される。
【０１２１】なお、上記光センサ・セルにおいて、領域
４はエミッタ、領域３はベース、領域２，２′はコレク
タ（他方の主電極領域となる）となってバイポーラトラ
ンジスタを構成し、領域６９はゲート、領域６５，６６
はソース・ドレイン、領域６４はチャネル形成領域とな
ってＮＭＯＳトランジスタを構成し、領域６１はゲー
ト、領域３，６２はソース・ドレイン、領域２はチャネ
ル形成領域となってＰＭＯＳトランジスタを構成してい
る。
４はエミッタ、領域３はベース、領域２，２′はコレク
タ（他方の主電極領域となる）となってバイポーラトラ
ンジスタを構成し、領域６９はゲート、領域６５，６６
はソース・ドレイン、領域６４はチャネル形成領域とな
ってＮＭＯＳトランジスタを構成し、領域６１はゲー
ト、領域３，６２はソース・ドレイン、領域２はチャネ
ル形成領域となってＰＭＯＳトランジスタを構成してい
る。
【０１２２】図２０は、本発明の光電変換装置の画素お
よび読み出し回路系の一部を入れた回路図である。
よび読み出し回路系の一部を入れた回路図である。
【０１２３】同図において破線の内部が図１９で示した
光電変換装置の等価回路である。図中３００がセンサ・
セルのｎｐｎバイポーラ・トランジスタであり、３１０
がベースをリセットするための電荷完全転送用ＰＭＯＳ
トランジスタである。４００はエミッタ電位コントロー
ル用のスイッチ用ＮＭＯＳトランジスタ、４１０，４２
０は読み出し用のＮＭＯＳトランジスタ、５００は電荷
読み出し用のキャパシタンスＣT である。
光電変換装置の等価回路である。図中３００がセンサ・
セルのｎｐｎバイポーラ・トランジスタであり、３１０
がベースをリセットするための電荷完全転送用ＰＭＯＳ
トランジスタである。４００はエミッタ電位コントロー
ル用のスイッチ用ＮＭＯＳトランジスタ、４１０，４２
０は読み出し用のＮＭＯＳトランジスタ、５００は電荷
読み出し用のキャパシタンスＣT である。
【０１２４】以下、上記光電変換装置の動作について図
２０〜図２３を用いて説明する。
２０〜図２３を用いて説明する。
【０１２５】この光センサ・セルの基本動作は、（１）
光入射による電荷蓄積動作、（２）読み出し動作および
（３）リセット動作により構成されている。
光入射による電荷蓄積動作、（２）読み出し動作および
（３）リセット動作により構成されている。
【０１２６】図２１はそれぞれの動作時における各部の
電位変化を示している。φH ，φTR，φR ，φVC，ＶES
は図２０各部に表示してあるパルス電位の変化を示し、
ＶEとＶB はセンサ・セルであるｎｐｎトランジスタの
エミッタ部、ベース部の電位変化を表わしている。
電位変化を示している。φH ，φTR，φR ，φVC，ＶES
は図２０各部に表示してあるパルス電位の変化を示し、
ＶEとＶB はセンサ・セルであるｎｐｎトランジスタの
エミッタ部、ベース部の電位変化を表わしている。
【０１２７】図２２は図１９中Ａ−Ａ’の電位分布を示
している。図２３は図１９中領域４、リセット用ＰＭＯ
Ｓトランジスタに渡る横方向電位分布を示している。
している。図２３は図１９中領域４、リセット用ＰＭＯ
Ｓトランジスタに渡る横方向電位分布を示している。
【０１２８】図２２中には、リセット直後と蓄積時のベ
ース・エミッタ部の電位の変化も模式図的に示してい
る。図２３は、リセットする時の電位分布を示し、蓄積
されたキャリア（正孔）が完全転送ゲートを通し、流れ
る様子を模式的に示している。 （１）電荷蓄積動作（ｔ1 −ｔ2 間） 図２１に示すように、後述するリセット動作が終了し、
ベースのキャリアが完全になくなった時点ｔ1 から蓄積
動作が開始する。本実施例ではエミッタ・ベース間は順
方向動作しながら蓄積しているため、ベース中にキャリ
アが蓄積するとベース電位は上昇し、同時にエミッタ電
位も上昇し、キャパシタンスＣT に充電してゆく。すな
わち、ベースの電位に対応した信号がそのままキャパシ
タンスＣT に常に読み出されている。φTRがハイレベル
となりＮＭＯＳトランジスタ４１０だけがｏｎ状態にな
っていて、電荷転送用ＰＭＯＳトランジスタ３１０、ス
イッチ用ＮＭＯＳトランジスタ４００、ＮＭＯＳトラン
ジスタ４２０はｏｆｆ状態である。ｎｐｎバイポーラ・
トランジスタ３００のエミッタ・ベース共、浮遊状態
（フローティング）である。 （２）読み出し動作（ｔ2 −ｔ3 間） センサ・セルからキャパシタンスＣT に電荷は蓄積状態
中におくられているので、φTRをロウレベルとしてＮＭ
ＯＳトランジスタ４１０をｏｆｆ状態にして、φH をハ
イレベルとしてＮＭＯＳトランジスタ４２０をｏｎ状態
にすることによりキャパシタンスＣT から電荷をアンプ
側に読み出す。キャパシタンスＣT はこの後、リセット
するとよい。 （３）リセット動作（ｔ3 −ｔ4 −ｔ1 間） 本実施例のセンサのリセットは２つの動作の組み合せで
成り立っている。
ース・エミッタ部の電位の変化も模式図的に示してい
る。図２３は、リセットする時の電位分布を示し、蓄積
されたキャリア（正孔）が完全転送ゲートを通し、流れ
る様子を模式的に示している。 （１）電荷蓄積動作（ｔ1 −ｔ2 間） 図２１に示すように、後述するリセット動作が終了し、
ベースのキャリアが完全になくなった時点ｔ1 から蓄積
動作が開始する。本実施例ではエミッタ・ベース間は順
方向動作しながら蓄積しているため、ベース中にキャリ
アが蓄積するとベース電位は上昇し、同時にエミッタ電
位も上昇し、キャパシタンスＣT に充電してゆく。すな
わち、ベースの電位に対応した信号がそのままキャパシ
タンスＣT に常に読み出されている。φTRがハイレベル
となりＮＭＯＳトランジスタ４１０だけがｏｎ状態にな
っていて、電荷転送用ＰＭＯＳトランジスタ３１０、ス
イッチ用ＮＭＯＳトランジスタ４００、ＮＭＯＳトラン
ジスタ４２０はｏｆｆ状態である。ｎｐｎバイポーラ・
トランジスタ３００のエミッタ・ベース共、浮遊状態
（フローティング）である。 （２）読み出し動作（ｔ2 −ｔ3 間） センサ・セルからキャパシタンスＣT に電荷は蓄積状態
中におくられているので、φTRをロウレベルとしてＮＭ
ＯＳトランジスタ４１０をｏｆｆ状態にして、φH をハ
イレベルとしてＮＭＯＳトランジスタ４２０をｏｎ状態
にすることによりキャパシタンスＣT から電荷をアンプ
側に読み出す。キャパシタンスＣT はこの後、リセット
するとよい。 （３）リセット動作（ｔ3 −ｔ4 −ｔ1 間） 本実施例のセンサのリセットは２つの動作の組み合せで
成り立っている。
【０１２９】第１のリセットは（ｔ3 −ｔ4 間）におい
て行われ、φVCをハイレベルとしてスイッチ用ＮＭＯＳ
トランジスタ４００をｏｎ状態として、エミッタ電位を
正電位ＶESに振り、図２３に示す如くベース領域中のエ
ミッタ下部の部分の電位をもち上げ、ベース領域中の他
の空乏化した部分より高くし、正孔を移動できるポテン
シャルにする。且つφR をロウレベルとして、ＣＣＤゲ
ートの下部の電位をベース部より低い電位にし、図２４
に示すように、キャリア（正孔）を全部外部にはき出
す。これによりベース中のキャリアは全部はき出され、
ベース中にキャリアはなくなる。
て行われ、φVCをハイレベルとしてスイッチ用ＮＭＯＳ
トランジスタ４００をｏｎ状態として、エミッタ電位を
正電位ＶESに振り、図２３に示す如くベース領域中のエ
ミッタ下部の部分の電位をもち上げ、ベース領域中の他
の空乏化した部分より高くし、正孔を移動できるポテン
シャルにする。且つφR をロウレベルとして、ＣＣＤゲ
ートの下部の電位をベース部より低い電位にし、図２４
に示すように、キャリア（正孔）を全部外部にはき出
す。これによりベース中のキャリアは全部はき出され、
ベース中にキャリアはなくなる。
【０１３０】第２のリセットは（ｔ4 −ｔ1 間）におい
て行われ、φR をハイレベルとしてＣＣＤをｏｆｆ状態
とし、ベースを切り離し、且つエミッタの電位（ＶES）
を負方向に設定する。これによりエミッタとベースとは
順バイアスになり、その後φVCをロウレベルにして、ス
イッチ用ＮＭＯＳトランジスタ４００をｏｆｆ状態とし
エミッタもフローティングにして、リセットが完了す
る。φVCをロウレベルにした時点（ｔ1 ）では、エミッ
タ電位の方がベース電位よりも負方向にあり、エミッタ
からベースを通してコレクタへ電子電流が流れる。
て行われ、φR をハイレベルとしてＣＣＤをｏｆｆ状態
とし、ベースを切り離し、且つエミッタの電位（ＶES）
を負方向に設定する。これによりエミッタとベースとは
順バイアスになり、その後φVCをロウレベルにして、ス
イッチ用ＮＭＯＳトランジスタ４００をｏｆｆ状態とし
エミッタもフローティングにして、リセットが完了す
る。φVCをロウレベルにした時点（ｔ1 ）では、エミッ
タ電位の方がベース電位よりも負方向にあり、エミッタ
からベースを通してコレクタへ電子電流が流れる。
【０１３１】このときエミッタはフローティングである
ので、この結果エミッタ電位は、ベース電位と拡散電位
を形成する付近まで上昇し、第２リセットが完了する。
ので、この結果エミッタ電位は、ベース電位と拡散電位
を形成する付近まで上昇し、第２リセットが完了する。
【０１３２】なお、ｎｐ接合の空乏層幅は次のような関
係式で示される（但し、階段接合近似である）。
係式で示される（但し、階段接合近似である）。
【０１３３】
【数１６】
【０１３４】
【数１７】
Ｗ：空乏層幅、ＮA ：ｐ領域不純物密度、ＮD ：ｎ領域
不純物密度、Ｅs ：誘電率、ｎi ：真正キャリア密度、
ＶR ：逆バイアス電圧、なお、ｎ+ ｐの場合ＮD ≫ＮA
なので、
不純物密度、Ｅs ：誘電率、ｎi ：真正キャリア密度、
ＶR ：逆バイアス電圧、なお、ｎ+ ｐの場合ＮD ≫ＮA
なので、
【０１３５】
【数１８】
で近似される。
【０１３６】Ｓｉにおける、ＮA をパラメータとしたＶ
R とＷの関係は図１８に示す通りである。例えばＶR が
５Ｖでベース濃度が１０17cm-3であれば、ベース厚み
が、０．２μｍ以下であればよい。下限は、エミッタが
零電位で空乏層が広がらないようにしなければならない
ので、図１８で言えば、各濃度のｙ軸との切片の値以上
であることが望ましい。
R とＷの関係は図１８に示す通りである。例えばＶR が
５Ｖでベース濃度が１０17cm-3であれば、ベース厚み
が、０．２μｍ以下であればよい。下限は、エミッタが
零電位で空乏層が広がらないようにしなければならない
ので、図１８で言えば、各濃度のｙ軸との切片の値以上
であることが望ましい。
【０１３７】デバイスの設計において、さらに述べる
と、エミッタ領域３と、ｎ領域１０との水平方向の間隔
も重要である。間隔が狭いとエミッタ領域３とｎ領域１
０との間で電流のリークがおこってしまう。エミッタが
零電位のとき、空乏層のつながりがなく中性領域がベー
ス中に残っており、エミッタ電位がＶCCのとき、空乏層
が互いに接し、パンチスルー状態であることが必要であ
る。数式１６で、ＶR がＶCCとして、エミッタ領域４と
ｎ領域１０との間隔は、２Ｗ（ＶCC）以下であり、Ｗ
（ＶCC）以上であることが重要である。
と、エミッタ領域３と、ｎ領域１０との水平方向の間隔
も重要である。間隔が狭いとエミッタ領域３とｎ領域１
０との間で電流のリークがおこってしまう。エミッタが
零電位のとき、空乏層のつながりがなく中性領域がベー
ス中に残っており、エミッタ電位がＶCCのとき、空乏層
が互いに接し、パンチスルー状態であることが必要であ
る。数式１６で、ＶR がＶCCとして、エミッタ領域４と
ｎ領域１０との間隔は、２Ｗ（ＶCC）以下であり、Ｗ
（ＶCC）以上であることが重要である。
【０１３８】本センサにおける読み出し時において発生
するランダム雑音は実験的に次式で表わされている。
するランダム雑音は実験的に次式で表わされている。
【０１３９】
【数１９】
（ΔＶRN）2 ＝ＧS 2・ｑＣT ・ＶE ／（Ｃbc 2 ｈFE）
ΔＶRN：ランダムノイズ電圧分、ＧS ：ベースからＣT
容量への読み出し利得、ＣT ：負荷容量、ＶE ：エミッ
タ電位（出力電位）、Ｃbc：ベースコレクタ容量（読み
出し時）、ｈFE：電流利得、信号出力Ｓは前述した数式
１０となる。
容量への読み出し利得、ＣT ：負荷容量、ＶE ：エミッ
タ電位（出力電位）、Ｃbc：ベースコレクタ容量（読み
出し時）、ｈFE：電流利得、信号出力Ｓは前述した数式
１０となる。
【０１４０】Ｓ／Ｎ比は、
【０１４１】
【数２０】
で表わされる。結局（ＧS 2・ＣT ／ｈFE）を小さくする
方法しかない。ＧS は０．５〜１．０の範囲に有ること
が望ましく、基本的にはＧS ＝１が望ましい。ＣT は回
路設計上により小さい方向にする。ｈFEはより大きくす
る。通常のホモ接合ＢＰＴ（バイポーラトランジスタ）
では、ｈFE≒１０００程度が上限であるが、ヘテロ接合
あるいは、ポリＳｉ／ＳｉＯ2 ／単結晶Ｓｉ構造を有し
たＢＰＴではこの上限を打ち破ることができる。ｈFEを
１０倍にすると、Ｓ／Ｎ比は３．１７倍にすることがで
きる。ｈFEの増大が読み出し時に発生するランダム雑音
の低減には最も効果が有る。
方法しかない。ＧS は０．５〜１．０の範囲に有ること
が望ましく、基本的にはＧS ＝１が望ましい。ＣT は回
路設計上により小さい方向にする。ｈFEはより大きくす
る。通常のホモ接合ＢＰＴ（バイポーラトランジスタ）
では、ｈFE≒１０００程度が上限であるが、ヘテロ接合
あるいは、ポリＳｉ／ＳｉＯ2 ／単結晶Ｓｉ構造を有し
たＢＰＴではこの上限を打ち破ることができる。ｈFEを
１０倍にすると、Ｓ／Ｎ比は３．１７倍にすることがで
きる。ｈFEの増大が読み出し時に発生するランダム雑音
の低減には最も効果が有る。
【０１４２】次に必要に応じて設けられる固定パターン
雑音の補正方法を説明する。
雑音の補正方法を説明する。
【０１４３】図２４に、画素数が２画素の時の等価回路
図を示す。
図を示す。
【０１４４】一般に、リニアセンサの場合は、この画素
数は数百から数千画素で構成される。同図において、読
み出し系には２系列の容量ＣT1と容量ＣT2が設けられて
いる。容量ＣT1には画素（Ｓ1 ，Ｓ2 ，・・・・・ ，Ｓn ）
からの信号Ｓ（光電変換信号Ｓ’＋ノイズＮ）が、容量
ＣT2には画素からのノイズＮが読み出される。これらの
信号ＳとノイズＮは走査回路からの駆動パルス（φH1，
φH2，・・・・・ ，φHn）によって開閉制御されるトランジ
スタ４５０を経て、順次出力線６５０及び出力線６６０
に出力される。
数は数百から数千画素で構成される。同図において、読
み出し系には２系列の容量ＣT1と容量ＣT2が設けられて
いる。容量ＣT1には画素（Ｓ1 ，Ｓ2 ，・・・・・ ，Ｓn ）
からの信号Ｓ（光電変換信号Ｓ’＋ノイズＮ）が、容量
ＣT2には画素からのノイズＮが読み出される。これらの
信号ＳとノイズＮは走査回路からの駆動パルス（φH1，
φH2，・・・・・ ，φHn）によって開閉制御されるトランジ
スタ４５０を経て、順次出力線６５０及び出力線６６０
に出力される。
【０１４５】出力線６５０，６６０からの信号Ｓとノイ
ズＮは、差動アンプ（図２４では省略）に導かれ、ここ
で（Ｓ−Ｎ）の差動処理が行なわれる。この結果、信号
からノイズが除去され光電変換信号Ｓ’だけを得ること
ができる。
ズＮは、差動アンプ（図２４では省略）に導かれ、ここ
で（Ｓ−Ｎ）の差動処理が行なわれる。この結果、信号
からノイズが除去され光電変換信号Ｓ’だけを得ること
ができる。
【０１４６】φT1，φT2にパルスを印加して、容量ＣT1
に信号Ｓを、容量ＣT2にノイズＮを読み出すタイミング
は、次の２通りの方法が簡単であり、駆動しやすく有用
である。
に信号Ｓを、容量ＣT2にノイズＮを読み出すタイミング
は、次の２通りの方法が簡単であり、駆動しやすく有用
である。
【０１４７】第１の方法は、リセット動作が終了した時
刻ｔ1 の直後、すなわち蓄積時間に入った直後に、φT2
にパルスを印加し、容量ＣT2にノイズＮを読み出し、次
に蓄積動作が終了する時刻ｔ2 の直前にφT1にパルスを
印加し、容量ＣT1に信号Ｓを読み出す方法である。この
場合は、同一蓄積時間中のＳ，Ｎ信号を使って固定パタ
ーン雑音補正を行なっており、リセット動作終了時に発
生する他の雑音も補正することができる。
刻ｔ1 の直後、すなわち蓄積時間に入った直後に、φT2
にパルスを印加し、容量ＣT2にノイズＮを読み出し、次
に蓄積動作が終了する時刻ｔ2 の直前にφT1にパルスを
印加し、容量ＣT1に信号Ｓを読み出す方法である。この
場合は、同一蓄積時間中のＳ，Ｎ信号を使って固定パタ
ーン雑音補正を行なっており、リセット動作終了時に発
生する他の雑音も補正することができる。
【０１４８】第２の方法は、蓄積動作が終了する時刻ｔ
2 の直前にφT1にパルスを印加し、容量ＣT1に信号Ｓを
読み出し、次にリセット動作を行ない、次の蓄積動作に
入った時刻ｔ1 の直後にφT2にパルスを印加し、容量Ｃ
T2にノイズＮを読み出す方法である。この場合は、容量
ＣT1に信号Ｓが読み出されてから、出力線を通して差動
処理が行なわれるまでの時間が第１の方法よりも短くで
きるので、外来ノイズによる雑音補正精度の低下を防ぐ
ことができる。
2 の直前にφT1にパルスを印加し、容量ＣT1に信号Ｓを
読み出し、次にリセット動作を行ない、次の蓄積動作に
入った時刻ｔ1 の直後にφT2にパルスを印加し、容量Ｃ
T2にノイズＮを読み出す方法である。この場合は、容量
ＣT1に信号Ｓが読み出されてから、出力線を通して差動
処理が行なわれるまでの時間が第１の方法よりも短くで
きるので、外来ノイズによる雑音補正精度の低下を防ぐ
ことができる。
【０１４９】以上説明した各実施例の光電変換装置を有
する情報処理装置について例を挙げて説明する。
する情報処理装置について例を挙げて説明する。
【０１５０】セラミック基板上に複数の光電変換装置が
直線状にあるいは千鳥状に配置される。これが、ＬＥＤ
等の光源や短焦点結像素子アレイ等の光学系と一緒に支
持体に配設されて情報処理装置ユニットを構成する。そ
してこれがファクシミリ装置等の本体に対して交換可能
に取り付けられている。そして読み取られた画像情報は
記録手段としてのインクジェット記録ヘッドにより記録
媒体上に記録され画像情報が再生される。ここで記録ヘ
ッドとしては熱エネルギーを利用してインクを吐出させ
る構成のものが好適に用いられる。
直線状にあるいは千鳥状に配置される。これが、ＬＥＤ
等の光源や短焦点結像素子アレイ等の光学系と一緒に支
持体に配設されて情報処理装置ユニットを構成する。そ
してこれがファクシミリ装置等の本体に対して交換可能
に取り付けられている。そして読み取られた画像情報は
記録手段としてのインクジェット記録ヘッドにより記録
媒体上に記録され画像情報が再生される。ここで記録ヘ
ッドとしては熱エネルギーを利用してインクを吐出させ
る構成のものが好適に用いられる。
【０１５１】
【発明の効果】以上説明したように、本発明はランダム
雑音の発生する原因を徹底的に解明し、その根本的な原
因を除去することにより達成されたもので、本発明によ
ればＳＮ比の向上した光電変換装置及び情報処理装置を
提供することができる。
雑音の発生する原因を徹底的に解明し、その根本的な原
因を除去することにより達成されたもので、本発明によ
ればＳＮ比の向上した光電変換装置及び情報処理装置を
提供することができる。
【図１】本発明の一実施例による光電変換装置の模式的
上面図である。
上面図である。
【図２】図１におけるＡ−Ａ′線による模式的断面図で
ある。
ある。
【図３】図１におけるＢ−Ｂ′線による模式的断面図で
ある。
ある。
【図４】本発明の一実施例による１画素の回路図であ
る。
る。
【図５】本発明の一実施例による１画素動作を説明する
為のタイミングチャートである。
為のタイミングチャートである。
【図６】本発明の一実施例によるポテンシャル分布を説
明する為の図である。
明する為の図である。
【図７】本発明の一実施例のＣＣＤ部の表面ポテンシャ
ルと不純物濃度と酸化膜厚の関係を示すグラフである。
ルと不純物濃度と酸化膜厚の関係を示すグラフである。
【図８】本発明による第１実施例の回路構成図である。
【図９】図８に示す第１実施例の動作を説明する為のタ
イミング図である。
イミング図である。
【図１０】本発明の第２実施例による１画素の回路図で
ある。
ある。
【図１１】図１０に示す第２実施例の動作を説明する為
のタイミング図である。
のタイミング図である。
【図１２】本発明の第３実施例を説明する為の模式図で
ある。
ある。
【図１３】本発明の第４実施例による光電変換装置の模
式的上面図である。
式的上面図である。
【図１４】図１３におけるＡ−Ａ′線による模式的断面
図である。
図である。
【図１５】図１３におけるＢ−Ｂ′線による模式的断面
図である。
図である。
【図１６】本発明の第４実施例の動作を説明する為のタ
イミング図である。
イミング図である。
【図１７】本発明の第４実施例のポテンシャル分布を説
明する為の模式図である。
明する為の模式図である。
【図１８】不純物濃度とベース層厚とバイアス電圧との
関係を示す図である。
関係を示す図である。
【図１９】本発明の第７実施例による光電変換装置の模
式的断面図である。
式的断面図である。
【図２０】本発明の第７実施例による回路図である。
【図２１】図２０に基づく第７実施例の動作を説明する
為のタイミング図である。
為のタイミング図である。
【図２２】本発明の第７実施例のポテンシャル分布を説
明する為の模式図である。
明する為の模式図である。
【図２３】本発明の第７実施例のポテンシャル分布を説
明する為の模式図である。
明する為の模式図である。
【図２４】本発明の第７実施例による回路構成図であ
る。
る。
【図２５】従来の光電変換装置の模式的断面図である。
１ シリコン基板
２ ｎ- 領域
３ Ｐ領域
４ ｎ+ 領域
５ ｎ+ 多結晶シリコン層
７ ｎ領域
８ 電極
９ 電極
５０ 絶縁膜
６０ 絶縁膜
１００ 配線
２００ フィールド絶縁領域
２０１ 層間絶縁膜
２０２ パッシベーション層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 須川 成利
東京都大田区下丸子３丁目30番２号 キヤ
ノン株式会社内
Claims (8)
- 【請求項１】 第１導電型の半導体からなる制御電極領
域と、前記第１導電型とは異なる第２導電型の半導体か
らなる少なくとも２つの主電極領域とを有し、光生成キ
ャリアを前記制御電極領域に蓄積可能な光電変換装置に
おいて、 リセット動作の際に、前記制御電極領域が実質的に空乏
化することを特徴とする光電変換装置。 - 【請求項２】 前記主電極領域の一方に、容量負荷を含
む出力回路が接続されているとともに、基準電圧源に電
気的に接続された状態と浮遊状態とに切換える為のスイ
ッチ手段が接続されていることを特徴とする請求項１に
記載の光電変換装置。 - 【請求項３】 光生成キャリアを蓄積可能な第１導電型
の半導体からなる制御電極領域と、該第１導電型と異な
る第２導電型の半導体からなる少なくとも２つの主電極
領域と、を備えた光電変換セルを有する光電変換装置に
おいて、 前記主電極領域の一方を高インピーダンスに保ち、前記
制御電極領域を実質的に空乏化する第１のリセットと、
この第１のリセット後に、高インピーダンスに保たれた
前記主電極領域の一方を低インピーダンスにする第２の
リセットとを行うリセット手段を有することを特徴とす
る光電変換装置。 - 【請求項４】 第１導電型とは異なる第２導電型の半導
体からなる第１の半導体領域と、前記第１の半導体領域
より低抵抗の第２導電型半導体からなる第２の半導体領
域と、を有する第１の主電極領域と、 前記第１導電型の半導体からなり前記第２の半導体領域
に接して設けられた制御電極領域と、 前記制御電極領域に接して設けられた第２導電型の半導
体からなる第２の主電極領域と、を有し、 前記制御電極領域はリセット動作の際に該制御電極領域
が実質的に空乏化するに十分な不純物濃度と層厚とを有
することを特徴とする光電変換装置。 - 【請求項５】 第１導電型の半導体からなる制御電極領
域と、前記第１導電型とは異なる第２導電型の半導体か
らなる少なくとも２つの主電極領域とを有し、光生成キ
ャリアを前記制御電極領域に蓄積可能な光電変換装置に
おいて、 リセット動作の為に、前記制御電極領域内の電荷を転送
する為の電荷結合素子を有することを特徴とする光電変
換装置。 - 【請求項６】 請求項１に記載の光電変換装置と光源と
光学系とが支持体に配設されたことを特徴とする情報処
理装置。 - 【請求項７】 請求項１に記載の光電変換装置と光源と
光学系とを有する画像読取手段と、 該画像読取手段により読み取られた画像情報を記録する
記録手段と、 を有することを特徴とする情報処理装置。 - 【請求項８】 請求項１に記載の光電変換装置と光源と
光学系とを有する画像読取手段と、 該画像読取手段により読み取られた画像情報を記録する
記録手段と、を有し前記記録手段が熱エネルギーを利用
してインクを吐出させるインクジェット記録ヘッドであ
ることを特徴とする情報処理装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-326235 | 1990-11-27 | ||
| JP32623590 | 1990-11-27 | ||
| JP2-332681 | 1990-11-29 | ||
| JP33268190 | 1990-11-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0530427A true JPH0530427A (ja) | 1993-02-05 |
Family
ID=26572111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335957A Pending JPH0530427A (ja) | 1990-11-27 | 1991-11-27 | 光電変換装置及び該装置を搭載した情報処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5283428A (ja) |
| EP (1) | EP0488174B1 (ja) |
| JP (1) | JPH0530427A (ja) |
| CA (1) | CA2056087C (ja) |
| DE (1) | DE69132239T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100521296B1 (ko) * | 2001-11-13 | 2005-10-14 | 가부시끼가이샤 도시바 | 고체 촬상 장치 및 이를 이용한 카메라 모듈 |
| US7088618B2 (en) | 2003-11-28 | 2006-08-08 | Sharp Kabushiki Kaisha | Method of evaluating characteristics of semiconductor memory element, and method of extracting model parameter of semiconductor memory element |
| JP2013187527A (ja) * | 2012-03-12 | 2013-09-19 | National Institute Of Advanced Industrial & Technology | 半導体デバイスおよび撮像装置 |
| JP2020205544A (ja) * | 2019-06-18 | 2020-12-24 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | 撮像装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE69738645T2 (de) * | 1996-05-22 | 2009-06-10 | Eastman Kodak Co. | Aktiver Pixelsensor mit Durchbruch-Rücksetzstruktur und Unterdrückung des Übersprechsignales |
| US5838176A (en) * | 1996-07-11 | 1998-11-17 | Foveonics, Inc. | Correlated double sampling circuit |
| US5844265A (en) * | 1996-07-11 | 1998-12-01 | Synaptics, Incorporated | Sense amplifier for high-density imaging array |
| KR100262873B1 (ko) * | 1996-08-13 | 2000-08-01 | 네드위치 리차드 | 집적 전기 셔터를 갖는 캐패시터 결합된 바이폴라 액티브픽셀 센서 |
| US5786623A (en) * | 1996-10-22 | 1998-07-28 | Foveonics, Inc. | Bipolar-based active pixel sensor cell with metal contact and increased capacitive coupling to the base region |
| US5760458A (en) * | 1996-10-22 | 1998-06-02 | Foveonics, Inc. | Bipolar-based active pixel sensor cell with poly contact and increased capacitive coupling to the base region |
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