JPS60101966A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS60101966A JPS60101966A JP58209304A JP20930483A JPS60101966A JP S60101966 A JPS60101966 A JP S60101966A JP 58209304 A JP58209304 A JP 58209304A JP 20930483 A JP20930483 A JP 20930483A JP S60101966 A JPS60101966 A JP S60101966A
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- JP
- Japan
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- films
- transistor
- silicon dioxide
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/10—ROM devices comprising bipolar components
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路の製造方法にかかり、とくにバ
イポーラ接合破壊型ＦＲＯＭの舊き込み歩留を同上する
新規な製造方法に関する。
イポーラ接合破壊型ＦＲＯＭの舊き込み歩留を同上する
新規な製造方法に関する。
バイポーラ接合破壊ｇＰＲＯＭの方式はメモリーセルに
オープンーペーストジンジスタを用いこのメモリーセル
のエミッタ・ベース接合が逆バイアスとなる定電流パル
スをエミッタ・コレクタ′μ極間に印加し、エミッタ・
ベース接せを短絡する。
オープンーペーストジンジスタを用いこのメモリーセル
のエミッタ・ベース接合が逆バイアスとなる定電流パル
スをエミッタ・コレクタ′μ極間に印加し、エミッタ・
ベース接せを短絡する。
この時第１図ｅこ示′１様にメモリセルの容土的なＰ
Ｎ Ｐ Ｎによるビット干渉が起こり本来なりば実線矢
印の経路を通し゛〔書込み゛電流が流れるはずであるが
、たずざがＶす状に誉ぎ込まれたセル−セル間のＰＮＰ
Ｎによる寄生パス（図中の・・・点線矢印）にて本来の
書込み電流がバイパスされ臀込みを行いたい目的のセル
に１７ＩＪ込みに可能な十分な電流が流れないために、
Ｃ＋込不良となる。
Ｎ Ｐ Ｎによるビット干渉が起こり本来なりば実線矢
印の経路を通し゛〔書込み゛電流が流れるはずであるが
、たずざがＶす状に誉ぎ込まれたセル−セル間のＰＮＰ
Ｎによる寄生パス（図中の・・・点線矢印）にて本来の
書込み電流がバイパスされ臀込みを行いたい目的のセル
に１７ＩＪ込みに可能な十分な電流が流れないために、
Ｃ＋込不良となる。
以下ε０２図なＣ照にし℃従来のバイポーラ接合破壊ｍ
ＦＲＯＭの製造方法について説明する。第２図は少なく
ともバイポーラｆ’ＲＯＭを含む半導体集積回路内にメ
モリーセ／Ｉ／２００とワードドライバー等の周辺トラ
ンジスタ１００とを形成する場合の方法を示している。
ＦＲＯＭの製造方法について説明する。第２図は少なく
ともバイポーラｆ’ＲＯＭを含む半導体集積回路内にメ
モリーセ／Ｉ／２００とワードドライバー等の周辺トラ
ンジスタ１００とを形成する場合の方法を示している。
コレクタ領域１１上に二酸化シリコン膜１２、続いてシ
リコン窒化膜１３を形成する所定の領域の前記シリコン
窒化膜１３を写真食刻法により除去し、分離酸化膜１４
を形成する（第２図（Ａ））。
リコン窒化膜１３を形成する所定の領域の前記シリコン
窒化膜１３を写真食刻法により除去し、分離酸化膜１４
を形成する（第２図（Ａ））。
次いでホトレジスト膜１５を塗布し、写真食刻法により
ベース領域となる部分のレジストを除去し、該ホトレジ
ストをマスクとして、イオン注入を行う。続いて不活性
雰囲気中で押込を行い、ベース領域１６を形成する（第
２図（Ｂ））。
ベース領域となる部分のレジストを除去し、該ホトレジ
ストをマスクとして、イオン注入を行う。続いて不活性
雰囲気中で押込を行い、ベース領域１６を形成する（第
２図（Ｂ））。
次にシリコン窒化膜を除去し、エミッタ領域となる部分
の残った二酸化シリコン膜１２を燐硅酸ガラス膜１７に
変えて燐を拡散し、エミッタ領域１８を形成する（第２
図（Ｃ１）。さらに寄生ＰＮＰのゲインをおさえるため
裏面より金を拡散する。
の残った二酸化シリコン膜１２を燐硅酸ガラス膜１７に
変えて燐を拡散し、エミッタ領域１８を形成する（第２
図（Ｃ１）。さらに寄生ＰＮＰのゲインをおさえるため
裏面より金を拡散する。
以上の従来技術の説明によればワードドライバ二等の周
辺トランジスタとメモリーセルを同時に形成するためＮ
ＰＮ）ランジスタのゲインを太きくしなければならず第
１図で説明したセル−セル間のＰＮＰＮゲインが大きく
なりビット干渉が起こり書込不良の可能性が大である。
辺トランジスタとメモリーセルを同時に形成するためＮ
ＰＮ）ランジスタのゲインを太きくしなければならず第
１図で説明したセル−セル間のＰＮＰＮゲインが大きく
なりビット干渉が起こり書込不良の可能性が大である。
本発明の目的は、上記書込み不良を除去する有効方法、
と（に寄生Ｐ Ｎ Ｐ ＮのうちＮＰＮの利得を小さく
する製造方法を提供することである。
と（に寄生Ｐ Ｎ Ｐ ＮのうちＮＰＮの利得を小さく
する製造方法を提供することである。
本発明は、バイポーラＦＲＯＭを含む半導体集積回路の
製造方法に於て、たとえば半導体単結晶基板の一主表面
上に二酸化シリコン膜を形成する工程と、該二酸化シリ
コン膜上にシリコン窒化膜を形成する工程と、分離酸化
膜を形成する工程と、イオン注入によりベース領域を形
成する工程と、該シリコン、窒化膜を除去後、メモリー
セル部分のみホトレジストで覆い周辺トランジスタのベ
ース領域上の該二酸化シリコン膜を除去する工程と、新
たに二酸化シリコン膜を成長し、メモリーセルのトラン
ジスタのベース領域上に第１の燐珪酸ガラス膜、周辺ト
ランジスタのベース領域上には第１の燐硅酸ガラスより
５すい第２の燐硅酸ガラスに変え℃燐を拡散してそれぞ
れのエミッタを形成する工程を有するＩＣメモリの製造
方法である。
製造方法に於て、たとえば半導体単結晶基板の一主表面
上に二酸化シリコン膜を形成する工程と、該二酸化シリ
コン膜上にシリコン窒化膜を形成する工程と、分離酸化
膜を形成する工程と、イオン注入によりベース領域を形
成する工程と、該シリコン、窒化膜を除去後、メモリー
セル部分のみホトレジストで覆い周辺トランジスタのベ
ース領域上の該二酸化シリコン膜を除去する工程と、新
たに二酸化シリコン膜を成長し、メモリーセルのトラン
ジスタのベース領域上に第１の燐珪酸ガラス膜、周辺ト
ランジスタのベース領域上には第１の燐硅酸ガラスより
５すい第２の燐硅酸ガラスに変え℃燐を拡散してそれぞ
れのエミッタを形成する工程を有するＩＣメモリの製造
方法である。
次に実施例を第３図により本発明を説明する。
周辺トランジスタ１１０およびメモリセルのトランジス
タ２１０のそれぞれのコレクタ領域１１上に二酸化シリ
コン膜１２、続いてシリコン窒化膜１３を形成し、所定
の領域の前記シリコン窒化膜１３を写真食刻法により除
去し分離酸化膜１４を形成する（第３図（Ａ））。
タ２１０のそれぞれのコレクタ領域１１上に二酸化シリ
コン膜１２、続いてシリコン窒化膜１３を形成し、所定
の領域の前記シリコン窒化膜１３を写真食刻法により除
去し分離酸化膜１４を形成する（第３図（Ａ））。
次いでホトレジスト１５を塗布しベース領域となるレジ
ストを除去し、該ホトレジストをマスクとしてイオン注
入、押込を行い、ベース領域１６を形成する（第３図（
Ｂ））。
ストを除去し、該ホトレジストをマスクとしてイオン注
入、押込を行い、ベース領域１６を形成する（第３図（
Ｂ））。
次にシリコン窒化膜１３を除去したのちメモリーセルト
ランジスタのベース部分をＰＨ１０で覆う。しかる後周
辺トランジスタのベース上の二酸化シリコン膜１２を除
去する（第３図ｔＱ 、）。
ランジスタのベース部分をＰＨ１０で覆う。しかる後周
辺トランジスタのベース上の二酸化シリコン膜１２を除
去する（第３図ｔＱ 、）。
その後残余せるホトレジスト１９を除去し全面に二酸化
シリコン膜２０を成長する。これにより周辺トランジス
タのベース上の二酸化シリコン膜はセルトランジスタの
ベース上の間膜よりうずく存在していることとなる。次
に従来と同様に二酸化シリコン膜を燐珪酸ガラス膜２１
．２１’ に変えて燐を拡散し、エミッタ領域２２ 、
２２’を形成する（第３図（鴎）。
シリコン膜２０を成長する。これにより周辺トランジス
タのベース上の二酸化シリコン膜はセルトランジスタの
ベース上の間膜よりうずく存在していることとなる。次
に従来と同様に二酸化シリコン膜を燐珪酸ガラス膜２１
．２１’ に変えて燐を拡散し、エミッタ領域２２ 、
２２’を形成する（第３図（鴎）。
以上の様にして周辺のトランジスタとセルトランジスタ
のベース上の二ば化シリコン膜厚を各々変えることによ
りそれぞれのエミッタ２２．２２’の深さが変るから、
周辺トランジスタのＮＰＮ利得（ゲイン）を太きクシ、
又セル部のＮＰＮゲインを低くおさえことによりセル−
セル間のＰＮＰＮゲインを小さくしビット干渉かおこり
にくくなる。
のベース上の二ば化シリコン膜厚を各々変えることによ
りそれぞれのエミッタ２２．２２’の深さが変るから、
周辺トランジスタのＮＰＮ利得（ゲイン）を太きクシ、
又セル部のＮＰＮゲインを低くおさえことによりセル−
セル間のＰＮＰＮゲインを小さくしビット干渉かおこり
にくくなる。
【図面の簡単な説明】
第１図はビット干渉をおこす時の書込み゛電流の流れを
あられし、実線（→）は本来の書込電流の流れを示し、
点線（・・・→）は寄生ＰＮＰＨによる電流を示す。図
中ベース・エミッタを短絡したセルは書込み済のもので
あり、点線トランジスタは寄生ＰＮＰトランジスタを示
す。第２図（５）〜（Ｑは従来法によるＩＣメモリの製
造工程断面図、第３図（５）〜（Ｉば本発明の実施例の
製造工程断面図である。 １１・・・・・・コレクタ領域、１２．２０・・・・・
・二酸化シリコンＪ換、１３・・・・・・シリコン’１
４化ＪＩＬ １４・・・・・・分離酸化膜、１５．１９
・・・・・・ホトレジスト膜、１６・・・・・・ベース
領域、１７．２１・・・・・・燐硅敵ガラｘＬ１８．２
２・・・・・・エミッタ領域。 １ Ｙｏ Ｙ＋ 髪１図 里 ）ρ旦 ゛°°ソ７ ７／− 第２図
あられし、実線（→）は本来の書込電流の流れを示し、
点線（・・・→）は寄生ＰＮＰＨによる電流を示す。図
中ベース・エミッタを短絡したセルは書込み済のもので
あり、点線トランジスタは寄生ＰＮＰトランジスタを示
す。第２図（５）〜（Ｑは従来法によるＩＣメモリの製
造工程断面図、第３図（５）〜（Ｉば本発明の実施例の
製造工程断面図である。 １１・・・・・・コレクタ領域、１２．２０・・・・・
・二酸化シリコンＪ換、１３・・・・・・シリコン’１
４化ＪＩＬ １４・・・・・・分離酸化膜、１５．１９
・・・・・・ホトレジスト膜、１６・・・・・・ベース
領域、１７．２１・・・・・・燐硅敵ガラｘＬ１８．２
２・・・・・・エミッタ領域。 １ Ｙｏ Ｙ＋ 髪１図 里 ）ρ旦 ゛°°ソ７ ７／− 第２図
Claims (1)
- バイポーラＦＲＯＭを含む半導体集積回路の製造方法に
於て、半導体単結晶基板の一生表面上に活性領域に隣接
せる、分１４ｍ酸化膜を選択的に形成する工程と、メモ
リーセルのトランジスタのベース領域および周辺回路の
トランジスタのベース領域を形成する工程と、該メモリ
セルのトランジスタのベース領域上の二酸化シリコン膜
の膜厚が該周辺回路とトランジスタのベース領域上の二
酸化シリコン膜の膜厚より厚い状態とし、これら二酸化
シリコン膜を燐硅醒ガラスに変換しこれより燐を拡散す
ることにより上記トランジスタにそれぞれ深さの異なる
エミッタ領域を形成する工程とを含むことを％敵とする
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209304A JPS60101966A (ja) | 1983-11-08 | 1983-11-08 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209304A JPS60101966A (ja) | 1983-11-08 | 1983-11-08 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101966A true JPS60101966A (ja) | 1985-06-06 |
Family
ID=16570733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209304A Pending JPS60101966A (ja) | 1983-11-08 | 1983-11-08 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147762A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 読出し専用記憶装置 |
-
1983
- 1983-11-08 JP JP58209304A patent/JPS60101966A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62147762A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 読出し専用記憶装置 |
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