JPS62125665A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62125665A JPS62125665A JP60267646A JP26764685A JPS62125665A JP S62125665 A JPS62125665 A JP S62125665A JP 60267646 A JP60267646 A JP 60267646A JP 26764685 A JP26764685 A JP 26764685A JP S62125665 A JPS62125665 A JP S62125665A
- Authority
- JP
- Japan
- Prior art keywords
- type
- substrate
- memory cell
- buried layer
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にバイポーラトラン
ジスタを用いたランダムアクセスメモリに関するもので
ある。
ジスタを用いたランダムアクセスメモリに関するもので
ある。
従来技術によるバイポーラトランジスタのメモリセルの
構造断面図を第２図に示す。第３図はその等価回路図で
ある。第２図において、Ｐ−型基板１−ヒにＮ゛型の埋
込層２が形成されており、Ｎ゛型埋込層２の上にＮ−型
エピタキシャル層３が形成されており、Ｎ−型土ピタキ
シャル層３の上にＰ゛型ベース拡散領域４が形成されて
おり、ｌ）＋型ベース拡散領域４の中にＮ゛型エミッタ
領域５ａ。
構造断面図を第２図に示す。第３図はその等価回路図で
ある。第２図において、Ｐ−型基板１−ヒにＮ゛型の埋
込層２が形成されており、Ｎ゛型埋込層２の上にＮ−型
エピタキシャル層３が形成されており、Ｎ−型土ピタキ
シャル層３の上にＰ゛型ベース拡散領域４が形成されて
おり、ｌ）＋型ベース拡散領域４の中にＮ゛型エミッタ
領域５ａ。
５ｂが形成されている。また７、８は酸化膜で、素子間
は酸化膜８で分離されている。また６ａ〜６ｅはＡＩｌ
配線で、６ａはコレクタと、６ｂ、６ｄはエミッタと、
６ｃばベースと、６ｅは正側ワード線と接続されている
。９はショトキ−バリアダイオード、１０は抵抗である
。
は酸化膜８で分離されている。また６ａ〜６ｅはＡＩｌ
配線で、６ａはコレクタと、６ｂ、６ｄはエミッタと、
６ｃばベースと、６ｅは正側ワード線と接続されている
。９はショトキ−バリアダイオード、１０は抵抗である
。
第３図はダイオードクランプ型のメモリセルで、記憶情
報読出し・書込み用のマルチエミッタトランジスタｌｌ
ａ、ｌｌｂのそれぞれのコレクタに負荷抵抗１０ａ、１
０ｂとショトキ−バリアダイオード９ａ、９ｂが並列に
接続され、フリップフロップを構成している。６は正側
ワード線、１２は負側ワード線で、これらは記憶保持の
ため図には示していない定電流源に接続され、各メモリ
セルから一定電流を引き抜く。また１３ａ、１３ｂはビ
ット線で、マルチエミッタトランジスタ１１ａ、ｌｌｂ
のエミッタの一方と接続されている。
報読出し・書込み用のマルチエミッタトランジスタｌｌ
ａ、ｌｌｂのそれぞれのコレクタに負荷抵抗１０ａ、１
０ｂとショトキ−バリアダイオード９ａ、９ｂが並列に
接続され、フリップフロップを構成している。６は正側
ワード線、１２は負側ワード線で、これらは記憶保持の
ため図には示していない定電流源に接続され、各メモリ
セルから一定電流を引き抜く。また１３ａ、１３ｂはビ
ット線で、マルチエミッタトランジスタ１１ａ、ｌｌｂ
のエミッタの一方と接続されている。
また１４ａ、１４ｂはショ１−キーバリアダイオード９
の接合容量Ｃ５ＲＩＩ、Ｉ ５ ａ、 Ｉ ５ ｂは
マルチエミッタトランジスタＩｌａ、ｌｌｂのヘースコ
レクタ間接合容Ｍ ＣＴ Ｃ１Ｉ（ｉａ、１６ｂはマル
チエミッタ１−ランジスタｌｌａ、ｌｌｂのヘースエミ
ソタ間接合容ｆｆ１ｃｔい１７ａ、１７ｂはマルチエミ
ッタトランジスタ１１８．１１ｂのコレクタと基板１と
の間の接合容量（以下「コレクタ基板間接合容量」とい
う）ＣＴＳを表わす。
の接合容量Ｃ５ＲＩＩ、Ｉ ５ ａ、 Ｉ ５ ｂは
マルチエミッタトランジスタＩｌａ、ｌｌｂのヘースコ
レクタ間接合容Ｍ ＣＴ Ｃ１Ｉ（ｉａ、１６ｂはマル
チエミッタ１−ランジスタｌｌａ、ｌｌｂのヘースエミ
ソタ間接合容ｆｆ１ｃｔい１７ａ、１７ｂはマルチエミ
ッタトランジスタ１１８．１１ｂのコレクタと基板１と
の間の接合容量（以下「コレクタ基板間接合容量」とい
う）ＣＴＳを表わす。
第３図において、マルチエミッタトランジスタ１１ａが
オフ、ｌｌｂがオンであるとする。すなわち、マルチエ
ミッタトランジスタｌｌａのコレクタノードＮば「Ｉ］
」の状態であるとする。第３図においては、ノードＮに
付く全容量Ｃは、Ｃ＝ ＣＴ！ｌ＋Ｃ３８Ｄ ＋２ Ｃ
ＴＣ＋２ ＣＴＦとなる。α線によりメモリセル内のコ
レクタ基板接合近傍に誘起される電子正孔対電荷をΔＱ
とすると、オフ側ｌ・ランジスタ１１，３のコレクタ電
位の変化はΔＱ／Ｃとなる。メモリセルのホールド電圧
Ｖｌｌは０．３Ｖ程度であるので、この電位変化Δ■を
０．１Ｖ以下位に押さえないとメモリセルの情報反転が
起こってしまう。この電位変化ΔＶを小さくするために
は、容ｉ１′Ｃを大きくすればよい。
オフ、ｌｌｂがオンであるとする。すなわち、マルチエ
ミッタトランジスタｌｌａのコレクタノードＮば「Ｉ］
」の状態であるとする。第３図においては、ノードＮに
付く全容量Ｃは、Ｃ＝ ＣＴ！ｌ＋Ｃ３８Ｄ ＋２ Ｃ
ＴＣ＋２ ＣＴＦとなる。α線によりメモリセル内のコ
レクタ基板接合近傍に誘起される電子正孔対電荷をΔＱ
とすると、オフ側ｌ・ランジスタ１１，３のコレクタ電
位の変化はΔＱ／Ｃとなる。メモリセルのホールド電圧
Ｖｌｌは０．３Ｖ程度であるので、この電位変化Δ■を
０．１Ｖ以下位に押さえないとメモリセルの情報反転が
起こってしまう。この電位変化ΔＶを小さくするために
は、容ｉ１′Ｃを大きくすればよい。
第２図において、コレクタ基板間接合容量Ｃ７３となる
ところは、Ｎ１型埋込層２と基板１のＰＮ接合容量であ
り、従って基板１の不純物濃度によってコレクタ基板間
接合容量ＣＴ、の値が変わる。
ところは、Ｎ１型埋込層２と基板１のＰＮ接合容量であ
り、従って基板１の不純物濃度によってコレクタ基板間
接合容量ＣＴ、の値が変わる。
従来技術においては、メモリセル部と周辺回路部とは同
時に形成され、周辺回路部もメモリセル部もコレクタ基
板間接合容量０１．を構成する単位面積当たりの容量は
同一であった。
時に形成され、周辺回路部もメモリセル部もコレクタ基
板間接合容量０１．を構成する単位面積当たりの容量は
同一であった。
従来技術の半導体記憶装置は以上のように構成されてい
たので、たとえばＩ）基板１の不純物濃度を低くすると
、メモリセル部および周辺回路部のトランジスタのコレ
クタ基板間接合容量Ｃア、が小さくなり、従って高速動
作は可能になるが、反面、容量が小さい分α線等による
メモリセルの情報反転が起こりやすくなる。一方Ｐ基板
１の不純物濃度を高くすると、コレクタ基板間接合容量
ＣＴ３は大きくなり、メモリセルの情報反転は起こりに
くくなるが、反面、高速動作が期待できないという欠点
があった。
たので、たとえばＩ）基板１の不純物濃度を低くすると
、メモリセル部および周辺回路部のトランジスタのコレ
クタ基板間接合容量Ｃア、が小さくなり、従って高速動
作は可能になるが、反面、容量が小さい分α線等による
メモリセルの情報反転が起こりやすくなる。一方Ｐ基板
１の不純物濃度を高くすると、コレクタ基板間接合容量
ＣＴ３は大きくなり、メモリセルの情報反転は起こりに
くくなるが、反面、高速動作が期待できないという欠点
があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、高速動作を可能とし、かつ、信
頼性の高い半導体記憶装置を得ることにある。
の目的とするところは、高速動作を可能とし、かつ、信
頼性の高い半導体記憶装置を得ることにある。
このような目的を達成するために本発明は、メモリセル
部において、Ｎ゛埋込層の下に基板よりも高濃度のＰ型
不純物領域をＮ゛押込層に接して形成したものである。
部において、Ｎ゛埋込層の下に基板よりも高濃度のＰ型
不純物領域をＮ゛押込層に接して形成したものである。
本発明においては、半導体記憶装置は高速動作が可能で
、かつ、α線等による情報反転に対しても強くなる。
、かつ、α線等による情報反転に対しても強くなる。
本発明に係わる半導体記憶装置の一実施例を第１図に示
す。第１図において、点線で示したＳは周辺回路部、Ｍ
はメモリセル部を示し、これらは同一基板上に形成され
る。メモリセル部Ｍの等価回路は、従来同様、第３図に
示す通りである。第１図において、Ｐ−型基板１中にＰ
゛型拡散領域１８が形成されており、その」二にＮ１型
の埋込層２が形成されており、Ｎ−型エピタキシャル層
３の上にＰ＋型ヘース拡散領域４が形成されており、Ｐ
１型ベース拡散領域４の中にＮ°型エミッタ領域５ａ、
５ｂ、５ｃが形成されている。６ａ〜６ｈはＡ７！配線
で、６ａ、６ｆはコレクタと、６ｃ。
す。第１図において、点線で示したＳは周辺回路部、Ｍ
はメモリセル部を示し、これらは同一基板上に形成され
る。メモリセル部Ｍの等価回路は、従来同様、第３図に
示す通りである。第１図において、Ｐ−型基板１中にＰ
゛型拡散領域１８が形成されており、その」二にＮ１型
の埋込層２が形成されており、Ｎ−型エピタキシャル層
３の上にＰ＋型ヘース拡散領域４が形成されており、Ｐ
１型ベース拡散領域４の中にＮ°型エミッタ領域５ａ、
５ｂ、５ｃが形成されている。６ａ〜６ｈはＡ７！配線
で、６ａ、６ｆはコレクタと、６ｃ。
６ｇはヘースと、６ｂ、６ｄ、６ｈはエミッタと、６ｅ
は正側ワード線と接続されている。７．８は酸化膜で、
周辺回路部Ｓとメモリセル部Ｍとは酸化膜８によって分
離されている。また９はショトキ−バリアダイオード、
１０はメモリセルの負荷となる抵抗である。
は正側ワード線と接続されている。７．８は酸化膜で、
周辺回路部Ｓとメモリセル部Ｍとは酸化膜８によって分
離されている。また９はショトキ−バリアダイオード、
１０はメモリセルの負荷となる抵抗である。
第１図に示すように、メモリセル部ＭのＮ”型埋込層２
とＰ＋型拡散領域１８によるＰＮ接合容量をＮ＋型埋込
層２とＰ−型基板１のＰＮ接合容量より大きくすること
によって、メモリセル部Ｍのマルチエミッタトランジス
タのコレクタ基板間接合容量ｃｒｓが大きくなり、従っ
てα綿等による悄ｆす反転に外１して強くなり、信頼１
−１の高いものとなる。また基板中に発生した電子正孔
対の電子に対して、ｌ）゛型拡散碩域１８ばバリアにｔ
「るので、メモリセルの電子の収！Ａ両立が小さくなり
、ソフトエラー率が低下する。
とＰ＋型拡散領域１８によるＰＮ接合容量をＮ＋型埋込
層２とＰ−型基板１のＰＮ接合容量より大きくすること
によって、メモリセル部Ｍのマルチエミッタトランジス
タのコレクタ基板間接合容量ｃｒｓが大きくなり、従っ
てα綿等による悄ｆす反転に外１して強くなり、信頼１
−１の高いものとなる。また基板中に発生した電子正孔
対の電子に対して、ｌ）゛型拡散碩域１８ばバリアにｔ
「るので、メモリセルの電子の収！Ａ両立が小さくなり
、ソフトエラー率が低下する。
一方、周辺回路部Ｓのコレクタ基板間接合容量ＣｔＳは
寄生容量としてしか働かないため、できるだけ小さくす
ることが望ましい。本実施例における周辺回路部Ｓのコ
レクタ基板間接合容量ＣＴＳはメモリセル部ＭのＣｔＳ
と比べて小さいので、高速動作が可能である。
寄生容量としてしか働かないため、できるだけ小さくす
ることが望ましい。本実施例における周辺回路部Ｓのコ
レクタ基板間接合容量ＣＴＳはメモリセル部ＭのＣｔＳ
と比べて小さいので、高速動作が可能である。
以−■−説明したように本発明は、メモリセル部のＮ゛
埋込層の下に基板よりも高温度の１）型不純物領域を前
記Ｎ゛押込層に接して形成したことにより、メモリセル
部に形成されるマルチエミッタトランジスタのコレクタ
基板間接合容量を大きくすることができ、高速動作であ
り、かつ、信頼性の高い半導体記４ａ装置を得ることが
できる効果がある。
埋込層の下に基板よりも高温度の１）型不純物領域を前
記Ｎ゛押込層に接して形成したことにより、メモリセル
部に形成されるマルチエミッタトランジスタのコレクタ
基板間接合容量を大きくすることができ、高速動作であ
り、かつ、信頼性の高い半導体記４ａ装置を得ることが
できる効果がある。
第１図は本発明に係わる半導体記す、ａ装置の一実施例
を示す断面図、第２図は従来の半導体記憶装置を示す断
面図、第３図はダイオードクランプ型のメモリセルを示
す回路図である。 Ｍ・・・・メモリセル部、Ｓ・・・・周辺回路部、１・
・・・Ｐ型基板、２・・・・Ｎ゛型埋込層、３・・・・
Ｎ−型エピタキシャル層、４・・・・Ｐ゛型ベース拡散
領域、５ａ〜５Ｃ・・・・Ｎ“型エミッタ領域、６ａ〜
６ｈ・・・・Ａβ配線、７．８・・・・酸化膜、９・・
・・ショトキ−バリアダイオード、１０・・・・抵抗、
１８・・・・Ｐ゛型拡散領域。
を示す断面図、第２図は従来の半導体記憶装置を示す断
面図、第３図はダイオードクランプ型のメモリセルを示
す回路図である。 Ｍ・・・・メモリセル部、Ｓ・・・・周辺回路部、１・
・・・Ｐ型基板、２・・・・Ｎ゛型埋込層、３・・・・
Ｎ−型エピタキシャル層、４・・・・Ｐ゛型ベース拡散
領域、５ａ〜５Ｃ・・・・Ｎ“型エミッタ領域、６ａ〜
６ｈ・・・・Ａβ配線、７．８・・・・酸化膜、９・・
・・ショトキ−バリアダイオード、１０・・・・抵抗、
１８・・・・Ｐ゛型拡散領域。
Claims (1)
- バイポーラトランジスタによって構成されたフリップフ
ロップ型の半導体記憶装置において、メモリセル部のＮ
＾＋埋込み層の下に基板よりも高濃度のＰ型不純物領域
を前記Ｎ＾＋埋込み層に接して形成したことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267646A JPS62125665A (ja) | 1985-11-26 | 1985-11-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267646A JPS62125665A (ja) | 1985-11-26 | 1985-11-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62125665A true JPS62125665A (ja) | 1987-06-06 |
Family
ID=17447568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267646A Pending JPS62125665A (ja) | 1985-11-26 | 1985-11-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220566A (ja) * | 1987-03-09 | 1988-09-13 | Sony Corp | メモリ装置 |
-
1985
- 1985-11-26 JP JP60267646A patent/JPS62125665A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220566A (ja) * | 1987-03-09 | 1988-09-13 | Sony Corp | メモリ装置 |
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