CN117062433A - 半导体设备及其制造方法 - Google Patents

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Abstract

第二栅极电极在Y方向上与第一有源区域中的半导体层的第一尖端相邻，使得第二栅极电极的第二尖端在X方向上从第一有源区域中的半导体层突出的突出距离大于或等于0。此外，第一有源区域中的半导体层的第一尖端覆盖有第二侧壁间隔件。此外，第一外延层和第二栅极电极经由第一共用接触插塞彼此电连接，第一共用接触插塞被形成为跨在第一外延层、第二侧壁间隔件和第二栅极电极上。

Description

半导体设备及其制造方法
相关申请的交叉引用
2022年05月11日提交的日本专利申请号2022-078211的公开内容，包括说明书、附图和摘要，通过引用以其整体并入本文。
技术领域
本公开涉及一种半导体设备及其制造方法，例如，涉及一种使用SOI衬底的半导体设备及其制造方法。
背景技术
作为低功耗的半导体设备，存在一种用于在SOI(绝缘体上硅)衬底上形成MISFET(金属绝缘体半导体场效应晶体管)的技术，该SOI衬底包括：半导体衬底、形成在半导体衬底上的绝缘层，以及形成在绝缘层上的半导体层。在形成在SOI衬底上的MISFET中，可以减小由形成在半导体层的扩散区域引起的寄生电容。因此，可以改进MISFET的操作速度和低功耗。
这里，公开了以下列出的技术。
[专利文献1]日本未审查专利申请公开号2014-236097
例如，专利文献1公开了一种技术，其中多个MISFET形成在SOI衬底上，并且SRAM(静态随机存取存储器)电路由这些MISFET形成。
发明内容
在一些情况下，当在半导体层上形成插塞时，由于SOI衬底的问题，插塞可能位于半导体层和元件隔离部之间的边界上。在这种情况下，插塞贯穿绝缘层并且到达元件隔离部的内部，从而接触半导体衬底。此外，这引起半导体层和半导体衬底彼此电连接的泄漏缺陷。
专利文献1公开了一种技术，用于形成要形成在半导体层上以从半导体层的侧面突出的外延层，以便防止这种泄漏缺陷。通过该技术，即使插塞到达元件隔离部的内部，也可以防止插塞接触半导体衬底。
然而，外延层的生长的难易受下层半导体层的晶体取向影响。因此，存在难以在半导体层的整个侧面上形成具有均匀宽度的外延层的问题。换句话说，有可能在外延层的宽度变薄的部分处插塞与半导体衬底接触。本申请的一个目的是提供一种防止半导体衬底被插塞接触并且改进半导体设备的可靠性的技术。
根据本说明书的描述和附图，其他目的和新颖特征将变得明显。
下面对本申请中公开的实施例中的通常实施例进行简要描述。
根据一个实施例的半导体设备包括：SOI衬底，SOI衬底包括：半导体衬底、形成在半导体衬底上的绝缘层，以及形成在绝缘层上的半导体层；元件隔离部，贯穿半导体层和绝缘层，使得元件隔离部的底部到达半导体衬底的内部；第一有源区域，在SOI衬底中，由元件隔离部划分，并且在平面图中在第一方向上延伸；第二有源区域，在SOI衬底中，由元件隔离部划分，在平面图中在第一方向上延伸，并且在平面图中，在与第一方向交叉的第二方向上经由元件隔离部与第一有源区域相邻；第一MISFET，形成在第一有源区域中；以及第二MISFET，形成在第二有源区域中。这里，第一MISFET包括：第一栅极绝缘膜，形成在第一有源区域中的半导体层上；第一栅极电极，形成在第一栅极绝缘膜和元件隔离部上，以在第二方向上延伸；第一侧壁间隔件，形成在第一栅极电极的侧面上；第一沟道区域，位于第一栅极电极下方，在第一有源区域中的半导体层中；以及第一外延层，形成在位于邻近第一沟道区域的半导体层上。此外，第二MISFET包括：第二栅极绝缘膜，形成在第二有源区域中的半导体层上；第二栅极电极，形成在第二栅极绝缘膜和元件隔离部上，以在第二方向上延伸；第二侧壁间隔件，形成在第二栅极电极的侧面上；第二沟道区域，位于第二栅极电极下方，在第二有源区域中的半导体层中；以及第二外延层，形成在位于邻近第二沟道区域的半导体层上。此外，第一有源区域中的半导体层具有第一端部，第一端部具有在第三方向上离第一栅极电极最远的第一末端，第三方向是在第一方向上从第一栅极电极朝向第二栅极电极的方向。此外，第二栅极电极具有第二端部，第二端部具有在第四方向上离第二有源区域最远的第二末端，第四方向是在第二方向上从第二有源区域朝向第一有源区域的方向。此外，在平面图中，第二栅极电极在第一方向上与第一有源区域中的半导体层的第一末端相邻，使得第二末端在第二方向上从第一有源区域中的半导体层突出的突出距离大于或等于0。此外，第一有源区域中的半导体层的第一末端覆盖有第二侧壁间隔件。此外，第一外延层和第二栅极电极经由第一共用接触插塞彼此电连接，第一共用接触插塞被形成为跨在第一外延层、第二侧壁间隔件和第二栅极电极上。
根据一个实施例的半导体设备包括：SOI衬底，该SOI衬底包括：半导体衬底、形成在半导体衬底上的绝缘层，以及形成在绝缘层上的半导体层；元件隔离部，贯穿半导体层和绝缘层，使得元件隔离部的底部到达半导体衬底的内部；第一有源区域，在SOI衬底中，由元件隔离部划分，并且在平面图中在第一方向上延伸；第二有源区域，在SOI衬底中，由元件隔离部划分，在平面图中在第一方向上延伸，并且在平面图中，在与第一方向交叉的第二方向上经由元件隔离部与第一有源区域相邻；第一MISFET，形成在第一有源区域中；以及第二MISFET，形成在第二有源区域中。这里，第一MISFET包括：第一栅极绝缘膜，形成在第一有源区域中的半导体层上；第一栅极电极，形成在第一栅极绝缘膜和元件隔离部上，以在第二方向上延伸；第一侧壁间隔件，形成在第一栅极电极的侧面上；第一沟道区域，位于第一栅极电极下方，在第一有源区域中的半导体层中；以及第一外延层，形成在位于邻近第一沟道区域的半导体层上。此外，第二MISFET包括：第二栅极绝缘膜，形成在第二有源区域中的半导体层上；第二栅极电极，形成在第二栅极绝缘膜和元件隔离部上，以在第二方向上延伸；第二侧壁间隔件，形成在第二栅极电极的侧面上；第二沟道区域，位于第二栅极电极下方，在第二有源区域中的半导体层中；以及第二外延层，形成在位于邻近第二沟道区域的半导体层上。此外，第二栅极电极和第二侧壁间隔件位于第一有源区域中的半导体层上。此外，第一外延层和第二栅极电极经由第一共用接触插塞彼此电连接，第一共用接触插塞被形成为跨在第一外延层、第二侧壁间隔件和第二栅极电极上。
根据一个实施例的制造半导体设备的方法，包括以下步骤：(a)提供SOI衬底，SOI衬底包括：半导体衬底、形成在半导体衬底上的绝缘层，以及形成在绝缘层上的半导体层；(b)通过形成贯穿半导体层和绝缘层的元件隔离部，使得元件隔离部的底部到达半导体衬底的内部，而在SOI衬底中，形成第一有源区域并形成第二有源区域，第一有源区域由元件隔离部划分并且在平面图中在第一方向上延伸，第二有源区域由元件隔离部划分，在平面图中在第一方向上延伸，并且在平面图中，在与第一方向交叉的第二方向上经由元件隔离部与第一有源区域相邻；(c)在第一有源区域中的半导体层上形成第一MISFET的第一栅极绝缘膜，并且在第二有源区域中的半导体层上形成第二MISFET的第二栅极绝缘膜；(d)在第一栅极绝缘膜、第二栅极绝缘膜和元件隔离部上形成第一导电膜；(e)在第一导电膜上形成第一绝缘膜；(f)通过图案化第一绝缘膜和第一导电膜中的每个，在第一栅极绝缘膜和元件隔离部中的每个上形成第一MISFET的第一栅极电极和位于第一栅极电极上的第一盖膜，并且在第二栅极绝缘膜和元件隔离部中的每个上形成第二MISFET的第二栅极电极和位于第二栅极电极上的第二盖膜；(g)在第一栅极电极的侧面上形成第一虚设侧壁间隔件，并且在第二栅极电极的侧面上形成第二虚设侧壁间隔件；(h)在第一有源区域中的从第一虚设侧壁间隔件暴露的半导体层上形成第一外延层，并且在第二有源区域中的从第二虚设侧壁间隔件暴露的半导体层上形成第二外延层；(i)在步骤(h)之后，移除第一盖膜、第二盖膜、第一虚设侧壁间隔件和第二虚设侧壁间隔件；(j)在步骤(i)之后，在第一栅极电极的侧面上形成第一侧壁间隔件，并且在第二栅极电极的侧面上形成第二侧壁间隔件；(k)在第一外延层、第二外延层和元件隔离部上形成层间绝缘膜，以覆盖第一栅极电极、第一侧壁间隔件、第二栅极电极和第二侧壁间隔件；(l)在层间绝缘膜中形成第一共用接触孔，并且在层间绝缘膜中形成第二共用接触孔，第一共用接触孔到达第一外延层和第二栅极电极中的每个，并且第二共用接触孔到达第二外延层和第一栅极电极中的每个；以及(m)在第一共用接触孔中形成第一共用接触插塞，并且在第二共用接触孔中形成第二共用接触插塞。这里，第一栅极电极形成在第一栅极绝缘膜和元件隔离部中的每个上，以在平面图中在第二方向上延伸。此外，第二栅极电极形成在第二栅极绝缘膜和元件隔离部中的每个上，以在平面图中在第二方向上延伸。此外，第一有源区域中的半导体层具有第一端部，第一端部具有在第三方向上离第一栅极电极最远的第一末端，第三方向是在第一方向上从第一栅极电极朝向第二栅极电极的方向。此外，第二有源区域中的半导体层具有第三端部，第三端部具有在第五方向上离第二栅极电极最远的第三末端，第五方向是在第一方向上从第二栅极电极朝向第一栅极电极的方向。此外，第一栅极电极具有第四端部，第四端部具有在第六方向上离第一有源区域最远的第四末端，第六方向是在第二方向上从第一有源区域朝向第二有源区域的方向。此外，第二栅极电极具有第二端部，第二端部具有在第四方向上离第二有源区域最远的第二末端，第四方向是在第二方向上从第二有源区域朝向第一有源区域的方向。此外，在平面图中，第二栅极电极在第一方向上与第一有源区域中的半导体层的第一末端相邻，使得第二末端在第二方向上从第一有源区域中的半导体层突出的突出距离大于或等于0。此外，第一有源区域中的半导体层的第一末端覆盖有第二侧壁间隔件。此外，在平面图中，第一栅极电极在第一方向上与第二有源区域中的半导体层的第三末端相邻，使得第四末端在第二方向上从第二有源区域中的半导体层突出的突出距离大于或等于0。此外，第二有源区域中的半导体层的第三末端覆盖有第一侧壁间隔件。此外，第一共用接触插塞被形成为跨在第一外延层、第二侧壁间隔件和第二栅极电极上。此外，第二共用接触插塞被形成为跨在第二外延层、第一侧壁间隔件和第一栅极电极上。
根据一个实施例，可以改进半导体设备的可靠性。
附图说明
图1是示出根据第一实施例的半导体设备的存储器单元的电路图。
图2是示出根据第一实施例的半导体设备的存储器单元的平面图。
图3是示出根据第一实施例的半导体设备的存储器单元的一部分的平面图。
图4是示出根据第一实施例的半导体设备的存储器单元的一部分的截面图。
图5是示出根据第一实施例的半导体设备的制造过程的截面图。
图6是示出接着图5的半导体设备的制造过程的截面图。
图7是示出接着图6的半导体设备的制造过程的截面图。
图8是示出接着图7的半导体设备的制造过程的截面图。
图9是示出接着图8的半导体设备的制造过程的截面图。
图10是示出接着图9的半导体设备的制造过程的截面图。
图11是示出接着图10的半导体设备的制造过程的截面图。
图12是示出接着图11的半导体设备的制造过程的截面图。
图13是示出根据第二实施例的半导体设备的存储器单元的一部分的平面图。
图14是示出根据第二实施例的半导体设备的存储器单元的一部分的截面图。
图15是示出根据第一修改示例的半导体设备的存储器单元的一部分的平面图。
图16是示出根据第二修改示例的半导体设备的制造过程的截面图。
图17是示出接着图16的半导体设备的制造过程的截面图。
图18是示出接着图17的半导体设备的制造过程的截面图。
图19是示出接着图18的半导体设备的制造过程的截面图。
图20是示出接着图19的半导体设备的制造过程的截面图。
图21是示出接着图20的半导体设备的制造过程的截面图。
图22是示出根据第一检查示例的半导体设备的存储器单元的一部分的平面图。
图23是示出根据第一检查示例的半导体设备的存储器单元的一部分的截面图。
图24是示出根据第二检查示例的半导体设备的存储器单元的一部分的平面图。
图25是示出根据第二检查示例的半导体设备的存储器单元的一部分的截面图。
具体实施方式
在用于说明实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略对其的重复描述。在以下实施例中，除非特别必要，原则上不再重复相同或相似部分的描述。
此外，本申请中描述的“X方向”、“Y方向”和“Z方向”相互交叉并且相互正交。在本申请中，Z方向是指结构的竖直方向、高度方向或厚度方向。此外，在本申请中使用的“平面视图”或“平面图”的表述意指由X方向和Y方向配置的表面是“平面”，并且意指从Z方向察看的表面。
(第一实施例)
<半导体设备的结构>
下面将参考图1至图4描述根据第一实施例的半导体设备。半导体设备包括SRAM电路。SRAM电路包括多个存储器单元MC，如图1和图2中所示。图1是示出存储器单元MC的电路图。图2是示出存储器单元MC的平面图。
如图1中所示，存储器单元MC被布置在一对位线BL、/(bar(拔))BL和字线WL的交叉处。存储器单元MC具有：一对负载晶体管(用于负载的MISFET)Lo1、Lo2、一对存取晶体管(用于传输的MISFET)Acc1、Acc2，以及一对驱动器晶体管(用于驱动的MISFET)Dr1、Dr2。负载晶体管Lo1、Lo2是p沟道MISFET，并且存取晶体管Acc1、Acc2和驱动器晶体管Dr1、Dr2是n沟道MISFET。
在构成存储器单元MC的六个MISFET中，负载晶体管Lo1和驱动器晶体管Dr1构成CMOS反相器，并且负载晶体管Lo2和驱动器晶体管Dr2构成另一个CMOS反相器。节点N1和N2(其是这对CMOS反相器的相互的输入端子和输出端子)交叉耦合，并且构成触发器电路作为信息存储单元，以用于存储1位信息。
下面将介绍6个MISFET的连接。
负载晶体管Lo1连接在电源电压Vdd和节点N1之间，驱动器晶体管Dr1连接在节点N1和基准电压Vss之间，负载晶体管Lo1和驱动器晶体管Dr1中的每个晶体管的栅极电极连接到节点N2。负载晶体管Lo2连接在电源电压Vdd和节点N2之间，驱动器晶体管Dr2连接在节点N2和基准电压Vss之间，负载晶体管Lo2和驱动器晶体管Dr2中的每个晶体管的栅极电极连接到节点N1。
存取晶体管Acc1连接在位线BL和节点N1之间，存取晶体管Acc2连接在位线/BL和节点N2之间，并且存取晶体管Acc1和存取晶体管Acc2中的每个晶体管的栅极电极连接到字线WL。
将描述图1的电路图和图2中所示的每个插塞之间的关系。
插塞PGa被提供在驱动器晶体管Dr1和基准电压Vss之间，并且插塞PGb被提供在驱动器晶体管Dr1和存取晶体管Acc1之间。插塞PGc被提供在存取晶体管Acc1和位线BL之间，并且插塞PGd被提供在负载晶体管Lo1和电源Vdd之间。
插塞PGh被提供在驱动器晶体管Dr2和基准电压Vss之间，并且插塞PGg被提供在驱动器晶体管Dr2和存取晶体管Acc2之间。插塞PGf被提供在存取晶体管Acc2和位线/BL之间，并且插塞PGe被提供在负载晶体管Lo2和电源Vdd之间。
共用接触插塞(插塞)SPG1被形成为跨在负载晶体管Lo2和驱动器晶体管Dr2中的每个晶体管的栅极电极GE2、以及负载晶体管Lo1的漏极区域上，并且通过导线(未示出)电连接到插塞PGb。共用接触插塞(插塞)SPG2被形成为跨在负载晶体管Lo1和驱动器晶体管Dr1中的每个晶体管的栅极电极GE1、以及负载晶体管Lo2的漏极区域上，并且通过导线(未示出)电连接到插塞PGg。
一个插塞PGw连接到存取晶体管Acc1的栅极电极GE3，并且被提供在存取晶体管Acc1和字线WL之间。另一个插塞PGw连接到存取晶体管Acc2的栅极电极GE4，并且被提供在存取晶体管Acc2和字线WL之间。
六个MISFET形成在SOI衬底10中，SOI衬底10包括半导体衬底SUB、绝缘层BOX和半导体层SL。SOI衬底10被元件隔离部STI划分成多个有源区域。在存储器单元MC中，SOI衬底10被划分为有源区域AcP1、AcP2、AcN1、AcN2。有源区域AcP1、AcP2、AcN1、AcN2分别在Y方向上延伸，并且在X方向上经由元件隔离部STI彼此相邻。在X方向上，有源区域AcN1与有源区域AcN2和有源区域AcP1相邻，并且有源区域AcN2与有源区域AcN1和有源区域AcP2相邻。通过以折叠方式布置有源区域AcP1、AcP2、AcN1、AcN2，形成了包括多个存储器单元MC的存储器单元阵列。
此外，半导体层SL的厚度较薄(因为大约10nm)，外延层EP形成在半导体层SL上。p型的阱区域形成在每个有源区域AcP1、AcP2中的半导体衬底SUB中，并且n型的阱区域形成在每个有源区域AcN1、AcN2中的半导体衬底SUB中。
负载晶体管Lo1形成在有源区域AcN1中，负载晶体管Lo2形成在有源区域AcN2中，存取晶体管Acc1和驱动器晶体管Dr1形成在有源区域AcP1中，并且存取晶体管Acc2和驱动器晶体管Dr2形成在有源区域AcP2中。
背栅电压Vbg1被施加到有源区域AcN1、AcN2中的n型阱区域NW，并且不同于背栅电压Vbg1的背栅电压Vbg2被施加到有源区域AcP1、AcP2中的p型阱区域。
负载晶体管Lo1的阈值由施加到栅极电极GE1的电压和背栅电压Vbg1控制。负载晶体管Lo2的阈值由施加到栅极电极GE2的电压和背栅电压Vbg1控制。存取晶体管Acc1的阈值由施加到栅极电极GE3的电压和背栅电压Vbg2控制。存取晶体管Acc2的阈值由施加到栅极电极GE4的电压和背栅电压Vbg2控制。驱动器晶体管Dr1的阈值由施加到栅极电极GE1的电压和背栅电压Vbg2控制。驱动器晶体管Dr2的阈值由施加到栅极电极GE2的电压和背栅电压Vbg2控制。
<存储器单元MC的结构>
图3是图2中所示的每个负载晶体管Lo1、Lo2周围的局部放大平面图。图4是沿图3中所示的A-A线的截面图。由于沿图3中所示的B-B线的截面图与图4中所示的截面图基本相同，因此将在下文描述沿A-A线的截面图。
此外，在图4中，主要描述负载晶体管Lo1和共用接触插塞SPG1周围的截面结构，但是除了附图标记等不同之外，负载晶体管Lo2和共用接触插塞SPG2周围的截面结构也与图4中相同。负载晶体管Lo1、Lo2是p型的MISFET，并且存取晶体管Acc1、Acc2和驱动器晶体管Dr1、Dr2是n型的MISFET。因此，存取晶体管Acc1、Acc2和驱动器晶体管Dr1、Dr2的截面配置通过反转图4中所示的相应配置的导电类型而被获得。
如图4中所示，SOI衬底10包括作为支撑衬底的半导体衬底SUB、形成在半导体衬底SUB上的绝缘层BOX，以及形成在绝缘层BOX上的半导体层SL。
半导体衬底SUB例如由p型的单晶硅制成。绝缘层BOX例如由氧化硅制成。绝缘层BOX的厚度例如是10nm至20nm。半导体层SL由单晶硅制成。半导体层SL的厚度例如是10nm至20nm。半导体层SL是未通过离子注入等引入n型或p型杂质的本征半导体层。即使将p型杂质引入到半导体层SL中，杂质密度也是1×1013/cm3或更小。
在SOI衬底10中，形成多个元件隔离部STI。元件隔离部STI贯穿半导体层SL和绝缘层BOX。元件隔离部STI的底部位于半导体衬底SUB的内部。元件隔离部STI包括形成在SOI衬底10中的沟槽和嵌入在沟槽中的绝缘膜。绝缘膜例如是氧化硅膜。
n型阱区域DNW形成在半导体衬底SUB中。在阱区域DNW中，形成了n型阱区域NW。尽管未示出，但是阱区域DNW也形成在有源区域AcP1、AcP2中的半导体衬底SUB中，并且p型阱区域形成在阱区域DNW中。阱区域DNW将阱区域NW与其他阱区域电隔离。
栅极绝缘膜GI1形成在半导体层SL上。栅极电极GE1形成在栅极绝缘膜GI1上。栅极绝缘膜GI1例如是氧化硅膜。栅极电极GE1是导电膜，例如p型掺杂的多晶硅膜。有源区域AcN1中的半导体层SL的位于栅极电极GE1下方的部分用作负载晶体管Lo1的沟道区域CN1。
侧壁间隔件SW形成在栅极电极GE1的侧面上。侧壁间隔件SW由绝缘膜形成，并且例如是氧化硅膜和形成在氧化硅膜上的氮化硅膜的叠层膜。在侧壁间隔件SW下方的半导体层SL中形成作为低浓度的p型杂质区域的延伸区域EX。
如图3中所示，栅极电极GE1和栅极电极GE2也形成在元件隔离部STI上以在X方向上延伸。形成在栅极电极GE1和栅极电极GE2的侧面上的侧壁间隔件SW也在X方向上延伸。
此外，每个有源区域AcN1、AcN2中的半导体层SL具有端部Sla，端部Sla具有尖端(末端)SLb。半导体层SL的端部Sla是圆形，如半圆形形状，并且朝向尖端SLb变薄。即，端部SLa的宽度(即端部SLa在X方向上的长度)小于沟道区域CN1的宽度(换句话说，位于栅极电极GE1下方或栅极电极GE2下方的半导体层SL的宽度)。
在第一实施例中，栅极电极GE2在Y方向上与有源区域AcN1中的半导体层SL的尖端SLb相邻。此外，栅极电极GE1在Y方向上与有源区域AcN2中的半导体层SL的尖端SLb相邻。
外延层EP形成在临近沟道区域CN1的半导体层SL上。在外延层EP和半导体层SL中，形成扩散区域PD，扩散区域PD是具有比延伸区域EX更高浓度的p型杂质区域。延伸区域EX和扩散区域PD构成负载晶体管Lo1的源极区域或漏极区域。虽然半导体层SL和外延层EP实际上是一体的，但是为了便于说明，它们被分开图示。
硅化物层SI形成在栅极电极GE1和外延层EP上。硅化物层SI例如由镍硅化物或钴硅化物制成。
层间绝缘膜IL形成在外延层EP和元件隔离部STI上，以覆盖栅极电极GE1和侧壁间隔件SW。层间绝缘膜IL例如是氧化硅膜。
在层间绝缘膜IL中，形成到达有源区域AcN1的外延层EP和栅极电极GE2的共用接触孔SCH1。共用接触插塞SPG1形成在共用接触孔SCH1中。在有源区域AcN2中，还形成到达外延层EP和栅极电极GE1的共用接触孔，并且在有源区域AcN2的共用接触孔中形成共用接触插塞SPG2。
共用接触插塞SPG1、SPG2由与图2中所示的相应插塞PGa～PGh、PGw相同的材料和相同的制造过程形成，并且例如是屏障金属膜和形成在屏障金属膜上的钨膜的叠层膜。屏障金属膜是例如钛膜或氮化钛膜，或者它们的叠层膜。
共用接触插塞SPG1跨在有源区域AcN1的外延层EP、侧壁间隔件SW和栅极电极GE2上形成，并且有源区域AcN1的外延层EP和栅极电极GE2通过共用接触插塞SPG1连接。此外，共用接触插塞SPG2跨在有源区域AcN2的外延层EP、侧壁间隔件SW和栅极电极GE1上形成，并且有源区域AcN2的外延层EP和栅极电极GE1通过共用接触插塞SPG2连接。
<检查示例的问题和第一实施例的主要特征>
下面将参考图22至图25描述根据由本申请的发明人研究的第一检查示例和第二检查示例中的每个检查示例的存储器单元MC及其问题。图22和图23示出了根据第一检查示例的存储器单元MC，并且图24和图25示出了根据第二检查示例的存储器单元MC。
如图22和图23中所示，在第一检查示例中，外延层EP被形成为从半导体层SL和元件隔离部STI之间的界面(参考图23)朝向元件隔离部STI突出。换句话说，外延层EP的一部分也形成在元件隔离部STI上，并且在平面图中，外延层EP的一部分与元件隔离部STI重叠。突出的量例如是5nm至10nm。这种配置与第一实施例中相同。
为了形成如上所述的外延层EP，可以使用专利文献1中公开的技术。通过将半导体层SL的面取向设置为(100)，并且将沟道取向设置为<100>，可以容易地使外延层EP朝向元件隔离部STI生长。
在第一检查示例中，由于如上所述那样形成外延层EP，所以外延层EP可以用作檐。例如，如图23中所示，即使当有源区域AcN1的半导体层SL和栅极电极GE2彼此间隔开一定程度，并且共用接触插塞SPG1位于半导体层SL和元件隔离部STI之间的边界上时，界面也被外延层EP的一部分覆盖(檐状部分)。因此，共用接触插塞SPG1不接触半导体衬底SUB。因此，可以抑制SL和半导体衬底SUB变得导通的泄漏缺陷。
然而，根据本申请的发明人进行的研究，已经发现，当半导体层SL的端部是圆形时，外延层EP在圆形部分处未充分生长，外延层EP的宽度变窄，或者没有形成外延层EP。在图22中，这种位置被图示为薄膜部分20。当在薄膜部分20上方形成共用接触插塞SPG1时，可能出现上述漏电故障。
在图24和图25中所示的第二检查示例中，栅极电极GE2比第一检查示例中更靠近有源区域AcN1的半导体层SL，并且试图通过形成在栅极电极GE2的侧面上的侧壁间隔件SW来覆盖半导体层SL和元件隔离部STI之间的边界。这里，由于半导体层SL的端部Sla是圆形，因此端部Sla中的外延层EP的宽度变窄，如针对薄膜部分20所描述的。此外，如图24中所示，在第二检查示例中，栅极电极GE2的尖端(末端)GE2b在X方向上在从有源区域AcN1朝向有源区域AcN2的方向上，从有源区域AcN1的半导体层SL后退。此外，栅极电极GE1的尖端(末端)GE1b在X方向上在从有源区域AcN2朝向有源区域AcN1的方向上，从有源区域AcN2的半导体层SL后退。在图24中，这些后退量被图示为后退距离L0，并且当由后面描述的突出距离L1定义时，满足“L1＜0”的关系。
另一方面，每个栅极电极GE1、GE2的每个端部GE1a、GE2a也是圆形，如半圆形形状。在设计时，半导体层SL和每个栅极电极GE1、GE2具有矩形形状，但众所周知，当在制造过程期间使用光刻技术执行图案化时，工件的拐角部分容易被处理成圆形。半导体层SL和每个栅极电极GE1、GE2的圆度由这种制造过程引起。
侧壁间隔件SW被形成为沿着栅极电极GE1、GE2的侧面具有基本均匀的厚度。因此，在端部GE1a、GE2a处，侧壁间隔件SW逐渐与半导体层SL分离。即，SL的端部SLa存在从侧壁间隔件SW暴露的部分。
由于这些情况，当半导体层SL的端部SLa和栅极电极GE1、GE2的端部GE1a、GE2a彼此接近时，存在外延层EP非常窄的部分，并且很可能存在半导体层SL和元件隔离部STI之间的边界没有被侧壁间隔件SW覆盖的部分。图24中的B-B线图示了这种位置。图25是沿图24的B-B的截面图。
如图25中所示，当形成共用接触插塞SPG1时，共用接触插塞SPG1接触外延层EP和半导体衬底SUB两者，并且泄漏故障出现。
第一实施例被设计以解决第一检查示例和第二检查示例的缺点。下面将参考图3描述第一实施例的主要特征。
如图3中所示，栅极电极GE1具有包括尖端GE1b的端部GE1a，栅极电极GE2具有包括尖端GE2b的端部GE2a。同样在第一实施例中，栅极电极GE1的端部GE1a由于上述制造过程的原因是圆形(如半圆形形状)，并且朝向尖端GE1b变薄。即，端部GE1a的宽度(即，端部GE1a在Y方向上的长度)小于栅极电极GE1的位于沟道区域CN1(换句话说，有源区域AcN1中的半导体层SL)上的部分的宽度。类似地，栅极电极GE2的端部GE2a是圆形(如半圆形形状)，并且朝向尖端GE2b变薄。即，端部GE2a的宽度(即，端部GE2a在Y方向上的长度)小于栅极电极GE2的位于沟道区域CN1(换句话说，有源区域AcN2中的半导体层SL)上的宽度。
在第一实施例中，栅极电极GE2的尖端GE2b在X方向上在从有源区域AcN2朝向有源区域AcN1的方向上从有源区域AcN1的半导体层SL突出。即，满足“L1>0”的关系。栅极电极GE1的尖端GE1b在X方向上在从有源区域AcN1朝向有源区域AcN2的方向上从有源区域AcN2的半导体层SL突出。即，满足“L1>0”的关系。在图3中，这些突出被图示为突出距离L1。
在下文中，将代表性地描述与共用接触插塞SPG1相关的结构(有源区域AcN1的半导体层SL、栅极电极GE2等)，但是这同样适用于与共用接触插塞SPG2相关的结构(有源区域AcN2的半导体层SL、栅极电极GE1等)。
随着突出距离L1变长(变大)，圆形栅极电极GE2的端部GE2a与半导体层SL的端部Sla间隔开。因此，半导体层SL的尖端SLb被形成在栅极电极GE2的侧面上的侧壁间隔件SW覆盖，并且半导体层SL的端部SLa也被侧壁间隔件SW覆盖。因此，沿图3中所示的B-B线的截面图与沿图3中所示的A-A线的截面图(图4)基本相同。
因此，即使存在外延层EP非常窄的部分(诸如薄膜部分20)，该部分也容易被侧壁间隔件SW覆盖。半导体层SL的端部SLa和隔离部STI被檐状外延层EP或侧壁间隔件SW覆盖。此外，如上所述，外延层EP的一部分也在端部SLa以外的位置处形成在元件隔离部STI上。即，半导体层SL和隔离部STI之间的整个边界被外延层EP和侧壁间隔件SW中的至少一个覆盖。
因此，例如，即使共用接触插塞SPG1没有形成在移动的位置处，共用接触插塞SPG1也不接触半导体衬底SUB。因此，可以抑制SL和半导体衬底SUB变为导通的泄漏缺陷，并且因此可以改进半导体设备的可靠性。
注意，栅极电极GE2可以被形成为使得：在X方向上，栅极电极GE2的尖端GE2b位于与有源区域AcN1的半导体层SL的两个边缘(边)ED中的、远离有源区域AcN2的边缘ED(即，位于图3中左侧的边缘ED)相同的位置处。即，可以是“L1＝0”的关系。但是，从可靠地覆盖半导体层SL的端部SLa的观点来看，如图3中所示，优选的是，整个端部GE2a在X方向上从有源区域AcN1的半导体层SL突出，以便设置突出距离L1。即，优选满足“L1>0”的关系。
另一方面，参考图2，如果突出距离L1太长，则会影响栅极电极GE2和栅极电极GE3之间的距离L2。如果突出距离L1增加，并且距离L2维持较长，则存储器单元MC的小型化会受损害。因此，范围L2应当被维持在至少最小加工尺寸或更长。例如，如果最小加工尺寸是40nm至70nm，则距离L2被设置为40nm至70nm或更长。
因此，在距离L2在上述范围内的前提下，优选将突出距离L1设置得尽可能长。
<制造半导体设备的方法>
下面将参考图5至图12描述制造根据第一实施例的半导体设备的方法。
首先，如图5中所示，提供SOI衬底10，SOI衬底10包括：半导体衬底SUB、形成在半导体衬底SUB上的绝缘层BOX，以及形成在绝缘层BOX上的半导体层SL。
下面描述用于制备这种SOI衬底的示例性过程。例如，可以通过键合方法来产生SOI衬底。在键合方法中，例如，在将由硅制成的第一半导体衬底氧化形成绝缘层之后，通过在高温下加压键合将由硅制成的第二半导体衬底键合到第一BOX，然后将第二半导体衬底减薄。在该情况下，保留在绝缘层BOX之上的第二半导体衬底的薄膜变成半导体层SL，绝缘层BOX之下的第一半导体衬底是半导体衬底SUB。
接下来，例如通过CVD(化学气相沉积)在半导体层SL上形成由例如氧化硅制成的绝缘膜IF1。绝缘膜IF1的厚度例如是10nm至20nm。
接下来，形成隔离部STI，隔离部STI贯穿半导体层SL和绝缘层BOX，并且具有位于半导体衬底SUB内部的底部。具体地，首先，形成贯穿绝缘膜IF1、半导体层SL和绝缘层BOX并且到达半导体衬底SUB的沟槽。接下来，在包括沟槽的绝缘膜IF1上形成诸如氧化硅膜的绝缘膜。接下来，使用CMP(化学机械抛光)方法通过抛光去除位于沟槽外部的绝缘膜。结果，形成包括沟槽和留在沟槽中的绝缘膜的隔离部STI。此外，通过形成元件隔离部STI，元件隔离部STI将SOI衬底10的有源区域划分为有源区域AcP1、AcP2、AcN1、AcN2。
此后，虽然未示出，但在不同于存储器单元MC的区域中依次去除绝缘膜IF1、半导体层SL和绝缘层BOX。在该过程中，在形成存储器单元MC的区域中去除绝缘膜IF1。
如图6中所示，首先，例如通过热氧化法在有源区域AcN1的半导体层SL上形成负载晶体管Lo1的栅极绝缘膜GI1。通过相同的制造过程，在有源区域AcP1的半导体层SL上形成存取晶体管Acc1和驱动器晶体管Dr1的栅极绝缘膜，在有源区域AcP2的半导体层SL上形成存取晶体管Acc2和驱动器晶体管Dr2的栅极绝缘膜，以及在有源区域AcN2的半导体层上形成负载晶体管Lo2的栅极绝缘膜。
接下来，例如通过CVD方法，在栅极绝缘膜GI1、其他栅极绝缘膜和元件隔离部STI上形成诸如多晶硅膜的导电膜CF1。接下来，通过光刻和离子注入，将n型或p型杂质引入到导电膜CF1中。p型杂质被引入到稍后成为负载晶体管Lo1、Lo2的导电膜CF1中，并且n型杂质被引入到稍后成为存取晶体管Acc1、Acc2和驱动器晶体管Dr1、Dr2的导电膜CF1中。
接下来，例如通过CVD方法，在导电膜CF1上形成绝缘膜IF2。绝缘膜IF2例如是氮化硅膜或氧化硅膜。
如图7中所示，将绝缘膜IF2和导电膜CF1图案化。结果，在栅极绝缘膜GI1和元件隔离部STI上形成栅极电极GE1和位于栅极电极GE1上的盖膜CP1。通过相同的制造过程，形成栅极电极GE2～GE4和位于栅极电极GE2～GE4上的盖膜。
如图8中所示，在栅极电极GE1的侧面上形成虚设侧壁间隔件DSW。通过相同的制造过程，在栅极电极GE2～GE4的侧面上也形成虚设侧壁间隔件DSW。首先，例如通过CVD方法形成氮化硅膜，以覆盖栅极电极GE1和盖膜CP1。接下来，对氮化硅膜执行各向异性蚀刻过程以处理氮化硅膜，并且在栅极电极GE1的侧面上形成虚设侧壁间隔件DSW。
如图9中所示，通过外延生长方法，在从虚设侧壁间隔件DSW暴露的有源区域AcN1的半导体层SL上形成例如由单晶硅制成的外延层EP。外延层EP也通过相同的制造过程形成在有源区域AcP1、AcP2、AcN2的半导体层SL上。
如图10中所示，首先，通过各向异性蚀刻过程，去除盖膜CP1和虚设侧壁间隔件DSW。接下来，通过光刻和离子注入，在有源区域AcN1中的半导体层SL和外延层EP中形成p型的延伸区域EX。通过相同的制造过程，在有源区域AcN2中的半导体层SL和外延层EP中形成p型的延伸区域。此外，在有源区域AcP1、AcP2的半导体层SL和外延层EP中形成n型的延伸区域。
如图11中所示，在栅极电极GE1的侧面上形成侧壁间隔件SW。通过相同的制造过程，也在栅极电极GE2～GE4的侧面上形成侧壁间隔件SW。例如，首先，通过例如CVD方法形成氮化硅膜以覆盖栅极电极GE1。接下来，对氮化硅膜执行各向异性蚀刻过程以处理氮化硅膜，并且在栅极电极GE1的侧面上形成侧壁间隔件SW。
这里，侧壁间隔件SW被形成为骑在外延层EP上。因此，侧壁间隔件SW覆盖半导体层SL和元件隔离部STI之间的边界。当要成为侧壁间隔件SW的氮化硅膜的厚度充分增加时，侧壁间隔件SW的端部容易位于外延层EP上。
如图12中所示，首先，通过光刻和离子注入，在有源区域AcN1的半导体层SL和外延层EP中形成p型的扩散区域PD。扩散区域PD连接到延伸区域EX，并且负载晶体管Lo1的源极区域或漏极区域由扩散区域PD和延伸区域EX形成。通过相同的制造过程，在有源区域AcN2的半导体层SL和外延层EP中形成p型的扩散区域。此外，在有源区域AcP1、AcP2的半导体层SL和外延层EP中形成n型的扩散区域。
接下来，形成金属膜以覆盖栅极电极GE1和外延层EP。金属膜由例如钴、镍或镍-铂合金制成。接下来，使半导体衬底SUB在大约300℃至400℃下进行第一热处理，然后在大约600℃至700℃下进行第二热处理，以使扩散区域PD和栅极电极GE1与金属膜反应。结果，在扩散区域PD和栅极电极GE1上形成硅化物层SI。此后，除去未反应物。通过相同的制造过程，在栅极电极GE2～GE4和有源区域AcP1、AcP2、AcN2的扩散区域上也形成硅化物层SI。
此后，通过以下步骤形成图4中所示的结构。首先，例如通过CVD方法，在外延层EP和元件隔离部STI上形成层间绝缘膜IL，以覆盖栅极电极GE1～GE4和侧壁间隔件SW。
接下来，在层间绝缘膜IL中形成共用接触孔SCH1以到达有源区域AcN1的外延层EP和栅极电极GE2。通过相同的制造过程，形成到达有源区域AcN2的外延层EP和栅极电极GE1的共用接触孔。此外，也在层间绝缘膜IL中形成用于填充插塞PGa～PGh、PGw的其他接触孔。
接下来，在共用接触孔SCH1中形成共用接触插塞SPG1。通过相同的制造过程，在其他共用接触孔中形成共用接触插塞SPG2，并且在其他接触孔中形成插塞PGa～PGh、PGw。
首先，例如通过溅射方法或CVD方法，在包括接触孔的层间绝缘膜IL上形成屏障金属膜。屏障金属膜是例如钛膜或氮化钛膜，或者它们的叠层膜。接下来，例如通过CVD方法在屏障金属膜上形成钨膜。接下来，通过各向异性蚀刻过程或CMP过程的抛光过程，去除位于接触孔外部的屏障金属膜和钨膜。留在接触孔中的屏障金属膜和钨膜作为共用接触插塞SPG1、SPG2和插塞PGa～PGh、PGw。
(第二实施例)
下面将参考图13和图14描述根据第二实施例的半导体设备。注意，在下面的描述中，将主要描述与第一实施例的差异，并且将省略与第一实施例的重复点的描述。
在第二实施例中，栅极电极GE2的端部GE2a不从有源区域AcN1的半导体层SL突出。相反，如图13和图14中所示，与第一实施例中相比，有源区域AcN1的半导体层SL、绝缘层BOX和半导体衬底SUB在Y方向上延伸，并且栅极电极GE2和侧壁间隔件SW也位于有源区域AcN1的半导体层SL上。负载晶体管Lo2的栅极绝缘膜GI2形成在栅极电极GE2与有源区域AcN1的半导体层SL之间。
此外，相对于第一实施例，有源区域AcN2的半导体层SL、绝缘层BOX和半导体衬底SUB在Y方向上延伸，并且栅极电极GE1和侧壁间隔件SW也位于有源区域AcN2的半导体层SL上。负载晶体管Lo1的栅极绝缘膜GI1形成在栅极电极GE1与有源区域AcN2的半导体层SL之间。
在第二实施例中，圆形半导体层SL的端部SLa覆盖有栅极电极GE1、GE2或侧壁间隔件SW。由于外延层EP非常窄的部分(诸如薄膜部分20)被覆盖，所以共用接触插塞SPG1、SPG2不接触半导体衬底SUB。因此，可以抑制半导体层SL和半导体衬底SUB彼此电连接的泄漏缺陷，并且因此可以改进半导体设备的可靠性。
(第一修改示例)
下面将参考图15描述根据第一修改示例的半导体设备。第一修改示例将在第一实施例中描述的技术应用于在第二实施例中描述的技术。
如图15中所示，即使在第一修改示例中，圆形半导体层SL的端部SLa也覆盖有栅极电极GE1、GE2或侧壁间隔件SW。
此外，通过使栅极电极GE2从有源区域AcN1中的半导体层SL突出(“L1>0”)，圆形栅极电极GE2的端部GE2a可以与半导体层SL的端部SLa间隔开。此外，通过使栅极电极GE1从有源区域AcN2中的半导体层SL突出(“L1>0”)，圆形栅极电极GE1的端部GE1a可以与半导体层SL的端部SLa间隔开。
因此，可以进一步抑制每个共用接触插塞SPG1、SPG2与半导体衬底SUB接触的可能性。
(第二修改示例)
下面将参考图16至图21描述根据第二修改示例的制造半导体设备的方法。在第二修改示例的制造方法中没有使用虚设侧壁间隔件DSW。
图16示出了接着图6的制造过程。将绝缘膜IF2和导电膜CF1图案化。结果，在栅极绝缘膜GI1和元件隔离部STI上形成栅极电极GE1和位于栅极电极GE1上的盖膜CP1。通过相同的制造过程，形成栅极电极GE2～GE4和位于栅极电极GE2～GE4上的盖膜。
如图17中所示，通过光刻和离子注入，在有源区域AcN1的SL上形成p型的延伸区域EX。通过相同的制造过程，在有源区域AcN2的SL上形成p型的延伸区域。此外，在有源区域AcP1、AcP2的SL上形成n型的延伸区域。
如图18中所示，在栅极电极GE1的侧面上形成侧壁间隔件SW。通过相同的制造过程，也在栅极电极GE2～GE4的侧面上形成侧壁间隔件SW。首先，例如，通过例如CVD方法形成氮化硅膜以覆盖栅极电极GE1。接下来，对氮化硅膜执行各向异性蚀刻过程以处理氮化硅膜，并且在栅极电极GE1的侧面上形成侧壁间隔件SW。
这里，侧壁间隔件SW被形成为骑在半导体层SL上。因此，半导体层SL的尖端SLb和尖端SLb周围的端部Sla被侧壁间隔件SW覆盖。当要成为侧壁间隔件SW的氮化硅膜的厚度充分增加时，容易将侧壁间隔件SW的端部定位在半导体层SL上。
如图19中所示，通过外延生长方法，在从侧壁间隔件SW暴露的有源区域AcN1的半导体层SL上形成例如由单晶硅制成的外延层EP。通过相同的制造过程，也在有源区域AcP1、AcP2、AcN2的半导体层SL上形成外延层EP。
如图20中所示，通过光刻和离子注入，在有源区域AcN1的半导体层SL和外延层EP中形成p型的扩散区域PD。通过相同的制造过程，在有源区域AcN2的半导体层SL和外延层EP中形成p型的扩散区域。此外，在有源区域AcP1、AcP2的半导体层SL和外延层EP中形成n型的扩散区域。
接下来，通过各向异性蚀刻过程，去除形成在栅极电极GE1～GE4上的诸如盖膜CP1、CP2的盖膜。接下来，以与第一实施例中相同的方式，在栅极电极GE1～GE4、扩散区域PD和其它扩散区域上形成硅化物层SI。
接下来，如图21中所示，首先，在外延层EP和元件隔离部STI上形成层间绝缘膜IL，以覆盖每个栅极电极GE1～GE4和侧壁间隔件SW。接下来，在层间绝缘膜IL中形成共用接触孔SCH1、SCH2和其他接触孔。
接下来，在共用接触孔SCH1中形成共用接触插塞SPG1，在共用接触孔SCH2中形成共用接触插塞SPG2，并且在其他接触孔中形成插塞PGa～PGh、PGw。
即使如第二修改示例中所示那样形成存储器单元MC，半导体层SL的尖端SLb和端部SLa与栅极电极GE1的尖端GE1b和端部GE1a之间的位置关系也是如参考图3描绘的那样。第二修改示例的制造方法可以被应用于第二实施例和第一修改示例。
虽然已经基于上述实施例详细描述了本发明，但本发明不限于上述实施例，并且在不脱离其要旨的情况下，可以进行各种修改。

Claims (17)

1.一种半导体设备，包括：
SOI衬底，包括：半导体衬底、形成在所述半导体衬底上的绝缘层，以及形成在所述绝缘层上的半导体层；
元件隔离部，贯穿所述半导体层和所述绝缘层，使得所述元件隔离部的底部到达所述半导体衬底的内部；
第一有源区域，在所述SOI衬底中，由所述元件隔离部划分，并且在平面图中在第一方向上延伸；
第二有源区域，在所述SOI衬底中，由所述元件隔离部划分，在平面图中在所述第一方向上延伸，并且在平面图中，在与所述第一方向相交的第二方向上经由所述元件隔离部与所述第一有源区域相邻；
第一MISFET，形成在所述第一有源区域中；以及
第二MISFET，形成在所述第二有源区域中，
其中所述第一MISFET包括：
第一栅极绝缘膜，形成在所述第一有源区域中的所述半导体层上；
第一栅极电极，形成在所述第一栅极绝缘膜和所述元件隔离部上，以在所述第二方向上延伸；
第一侧壁间隔件，形成在所述第一栅极电极的侧表面上；
第一沟道区域，在所述第一有源区域中的所述半导体层中、位于所述第一栅极电极下方；以及
第一外延层，形成在与述第一沟道区域相邻定位的所述半导体层上，
其中所述第二MISFET包括：
第二栅极绝缘膜，形成在所述第二有源区域中的所述半导体层上；
第二栅极电极，形成在所述第二栅极绝缘膜和所述元件隔离部上，以在所述第二方向上延伸；
第二侧壁间隔件，形成在所述第二栅极电极的侧表面上；
第二沟道区域，在所述第二有源区域中的所述半导体层中、位于所述第二栅极电极下方；以及
第二外延层，形成在与所述第二沟道区域相邻定位的所述半导体层上，
其中所述第一有源区域中的所述半导体层具有第一端部，所述第一端部具有在第三方向上离所述第一栅极电极最远的第一末端，所述第三方向是在所述第一方向上从所述第一栅极电极朝向所述第二栅极电极的方向，
其中所述第二栅极电极具有第二端部，所述第二端部具有在第四方向上离所述第二有源区域最远的第二末端，所述第四方向是在所述第二方向上从所述第二有源区域朝向所述第一有源区域的方向，
其中，在平面图中，所述第二栅极电极在所述第一方向上与所述第一有源区域中的所述半导体层的所述第一末端相邻，使得所述第二末端在所述第二方向上从所述第一有源区域中的所述半导体层突出的突出距离大于或等于0，
其中所述第一有源区域中的所述半导体层的所述第一末端覆盖有所述第二侧壁间隔件，并且
其中所述第一外延层和所述第二栅极电极经由第一共用接触插塞彼此电连接，所述第一共用接触插塞被形成为跨在所述第一外延层、所述第二侧壁间隔件和所述第二栅极电极上。
2.根据权利要求1所述的半导体设备，其中所述第一外延层和所述第二外延层中的每个外延层的一部分形成在所述元件隔离部上。
3.根据权利要求1所述的半导体设备，
其中所述第一有源区域中的所述半导体层的所述第一端部的宽度小于所述第一沟道区域的宽度，
其中所述第二栅极电极的所述第二端部的宽度小于所述第二栅极电极的位于所述第二沟道区域上的部分的宽度，并且
其中所述第一端部和所述元件隔离部之间的边界覆盖有所述第一外延层和所述第二侧壁间隔件中的一者。
4.根据权利要求1所述的半导体设备，
其中所述第二有源区域中的所述半导体层具有第三端部，所述第三端部具有在第五方向上离所述第二栅极电极最远的第三末端，所述第五方向是在所述第一方向上从所述第二栅极电极朝向所述第一栅极电极的方向，
其中所述第一栅极电极具有第四端部，所述第四端部具有在第六方向上离所述第一有源区域最远的第四末端，所述第六方向是在所述第二方向上从所述第一有源区域朝向所述第二有源区域的方向，
其中在平面图中，所述第一栅极电极在所述第一方向上与所述第二有源区域中的所述半导体层的所述第三末端相邻，使得所述第四末端在所述第二方向上从所述第二有源区域中的所述半导体层突出的突出距离大于或等于0，
其中所述第二有源区域中的所述半导体层的所述第三末端覆盖有所述第一侧壁间隔件，并且
其中所述第二外延层和所述第一栅极电极经由第二共用接触插塞彼此电连接，所述第二共用接触插塞被形成为跨在所述第二外延层、所述第一侧壁间隔件和所述第一栅极电极上。
5.根据权利要求4所述的半导体设备，
其中所述第一MISFET和所述第二MISFET中的每个MISFET组成SRAM电路的一部分。
6.根据权利要求4所述的半导体设备，
其中在平面图中，所述第一栅极电极在所述第一方向上与所述第二有源区域中的所述半导体层的所述第三末端相邻，使得所述第四末端在所述第二方向上从所述第二有源区域中的所述半导体层突出的所述突出距离大于0，并且
其中在平面图中，所述第二栅极电极在所述第一方向上与所述第一有源区域中的所述半导体层的所述第一末端相邻，使得所述第二末端在所述第二方向上从所述第一有源区域中的所述半导体层突出的所述突出距离大于0。
7.一种半导体设备，包括：
SOI衬底，包括：半导体衬底、形成在所述半导体衬底上的绝缘层，以及形成在所述绝缘层上的半导体层；
元件隔离部，贯穿所述半导体层和所述绝缘层，使得所述元件隔离部的底部到达所述半导体衬底的内部；
第一有源区域，在所述SOI衬底中，由所述元件隔离部划分，并且在平面图中在第一方向上延伸；
第二有源区域，在所述SOI衬底中，由所述元件隔离部划分，在平面图中在所述第一方向上延伸，并且在平面图中，在与所述第一方向相交的第二方向上经由所述元件隔离部与所述第一有源区域相邻；
第一MISFET，形成在所述第一有源区域中；以及
第二MISFET，形成在所述第二有源区域中，
其中所述第一MISFET包括：
第一栅极绝缘膜，形成在所述第一有源区域中的所述半导体层上；
第一栅极电极，形成在所述第一栅极绝缘膜和所述元件隔离部上，以在所述第二方向上延伸；
第一侧壁间隔件，形成在所述第一栅极电极的侧表面上；
第一沟道区域，在所述第一有源区域中的所述半导体层中、位于所述第一栅极电极下方；以及
第一外延层，形成在与所述第一沟道区域相邻定位的所述半导体层上，
其中所述第二MISFET包括：
第二栅极绝缘膜，形成在所述第二有源区域中的所述半导体层上；
第二栅极电极，形成在所述第二栅极绝缘膜和所述元件隔离部上，以在所述第二方向上延伸；
第二侧壁间隔件，形成在所述第二栅极电极的侧表面上；
第二沟道区域，在所述第二有源区域中的所述半导体层中、位于所述第二栅极电极下方；以及
第二外延层，形成在与所述第二沟道区域相邻定位的所述半导体层上，
其中所述第二栅极电极和所述第二侧壁间隔件位于所述第一有源区域中的所述半导体层上，并且
其中所述第一外延层和所述第二栅极电极经由第一共用接触插塞彼此电连接，所述第一共用接触插塞被形成为跨在所述第一外延层、所述第二侧壁间隔件和所述第二栅极电极上。
8.根据权利要求7所述的半导体设备，其中所述第一外延层和所述第二外延层中的每个外延层的一部分形成在所述元件隔离部上。
9.根据权利要求7所述的半导体设备，
其中所述第一有源区域中的所述半导体层具有第一端部，所述第一端部具有第一末端，
其中所述第一有源区域中的所述半导体层的所述第一端部的宽度小于所述第一沟道区域的宽度，
其中所述第二栅极电极具有第二端部，所述第二端部具有第二末端，
其中所述第二栅极电极的所述第二端部的宽度小于所述第二栅极电极位于所述第二沟道区域上的部分的宽度，并且
其中所述第一端部覆盖有所述第二栅极电极和所述第二侧壁间隔件中的一者。
10.根据权利要求9所述的半导体设备，其中在平面图中，所述第二末端在从所述第二有源区域朝向所述第一有源区域的方向上从所述第一有源区域中的所述半导体层突出。
11.根据权利要求7所述的半导体设备，
其中所述第一栅极电极和所述第一侧壁间隔件位于所述第二有源区域中的所述半导体层上，并且
其中所述第二外延层和所述第一栅极电极经由第二共用接触插塞彼此电连接，所述第二共用接触插塞被形成为跨在所述第二外延层、所述第一侧壁间隔件和所述第一栅极电极上。
12.根据权利要求11所述的半导体设备，
其中所述第一MISFET和所述第二MISFET中的每个MISFET组成SRAM电路的一部分。
13.一种制造半导体设备的方法，包括以下步骤：
(a)提供SOI衬底，所述SOI衬底包括：半导体衬底、形成在所述半导体衬底上的绝缘层，以及形成在所述绝缘层上的半导体层；
(b)通过形成贯穿所述半导体层和所述绝缘层的元件隔离部，使得所述元件隔离部的底部到达所述半导体衬底的内部，而在所述SOI衬底中，形成第一有源区域并形成第二有源区域，所述第一有源区域由所述元件隔离部划分并且在平面图中在第一方向上延伸，所述第二有源区域由所述元件隔离部划分，在平面图中在所述第一方向上延伸，并且在平面图中在与所述第一方向相交的第二方向上经由所述元件隔离部与所述第一有源区域相邻；
(c)在所述第一有源区域中的所述半导体层上形成第一MISFET的第一栅极绝缘膜，并且在所述第二有源区域中的所述半导体层上形成第二MISFET的第二栅极绝缘膜；
(d)在所述第一栅极绝缘膜、所述第二栅极绝缘膜和所述元件隔离部上形成第一导电膜；
(e)在所述第一导电膜上形成第一绝缘膜；
(f)通过图案化所述第一绝缘膜和所述第一导电膜中的每一者，在所述第一栅极绝缘膜和所述元件隔离部中的每一者上形成所述第一MISFET的第一栅极电极和位于所述第一栅极电极上的第一盖膜，并且在所述第二栅极绝缘膜和所述元件隔离部中的每一者上形成所述第二MISFET的第二栅极电极和位于所述第二栅极电极上的第二盖膜；
(g)在所述第一栅极电极的侧表面上形成第一虚设侧壁间隔件，并且在所述第二栅极电极的侧表面上形成第二虚设侧壁间隔件；
(h)在所述第一有源区域中的从所述第一虚设侧壁间隔件暴露的所述半导体层上形成第一外延层，并且在所述第二有源区域中的从所述第二虚设侧壁间隔件暴露的所述半导体层上形成第二外延层；
(i)在步骤(h)之后，移除所述第一盖膜、所述第二盖膜、所述第一虚设侧壁间隔件和所述第二虚设侧壁间隔件；
(j)在步骤(i)之后，在所述第一栅极电极的所述侧表面上形成第一侧壁间隔件，并且在所述第二栅极电极的所述侧表面上形成第二侧壁间隔件；
(k)在所述第一外延层、所述第二外延层和所述元件隔离部上形成层间绝缘膜，以覆盖所述第一栅极电极、所述第一侧壁间隔件、所述第二栅极电极和所述第二侧壁间隔件；
(l)在所述层间绝缘膜中形成第一共用接触孔，并且在所述层间绝缘膜中形成第二共用接触孔，所述第一共用接触孔到达所述第一外延层和所述第二栅极电极中的每一者，并且所述第二共用接触孔到达所述第二外延层和所述第一栅极电极中的每一者；以及
(m)在所述第一共用接触孔中形成第一共用接触插塞，并且在所述第二共用接触孔中形成第二共用接触插塞，
其中所述第一栅极电极形成在所述第一栅极绝缘膜和所述元件隔离部中的每一者上，以在平面图中在所述第二方向上延伸，
其中所述第二栅极电极形成在所述第二栅极绝缘膜和所述元件隔离部中的每一者上，以在平面图中在所述第二方向上延伸，
其中所述第一有源区域中的所述半导体层具有第一端部，所述第一端部具有在第三方向上离所述第一栅极电极最远的第一末端，所述第三方向是在所述第一方向上从所述第一栅极电极朝向所述第二栅极电极的方向，
其中所述第二有源区域中的所述半导体层具有第三端部，所述第三端部具有在第五方向上离所述第二栅极电极最远的第三末端，所述第五方向是在所述第一方向上从所述第二栅极电极朝向所述第一栅极电极的方向，
其中所述第一栅极电极具有第四端部，所述第四端部具有在第六方向上离所述第一有源区域最远的第四末端，所述第六方向是在所述第二方向上从所述第一有源区域朝向所述第二有源区域的方向，
其中所述第二栅极电极具有第二端部，所述第二端部具有在第四方向上离所述第二有源区域最远的第二末端，所述第四方向是在所述第二方向上从所述第二有源区域朝向所述第一有源区域的方向，
其中，在平面图中，所述第二栅极电极在所述第一方向上与所述第一有源区域中的所述半导体层的所述第一末端相邻，使得所述第二末端在所述第二方向上从所述第一有源区域中的所述半导体层突出的突出距离大于或等于0，
其中所述第一有源区域中的所述半导体层的所述第一末端覆盖有所述第二侧壁间隔件，
其中在平面图中，所述第一栅极电极在所述第一方向上与所述第二有源区域中的所述半导体层的所述第三末端相邻，使得所述第四末端在所述第二方向上从所述第二有源区域中的所述半导体层突出的突出距离大于或等于0，
其中所述第二有源区域中的所述半导体层的所述第三末端覆盖有所述第一侧壁间隔件，
其中所述第一共用接触插塞被形成为跨在所述第一外延层、所述第二侧壁间隔件和所述第二栅极电极上，并且
其中所述第二共用接触插塞被形成为跨在所述第二外延层、所述第一侧壁间隔件和所述第一栅极电极上。
14.根据权利要求13所述的方法，其中所述第一外延层和所述第二外延层中的每个外延层的一部分形成在所述元件隔离部上。
15.根据权利要求13所述的方法，
其中所述第一有源区域中的所述半导体层的所述第一端部的宽度小于所述第一有源区域中的位于所述第一栅极电极下方的所述半导体层的宽度，
其中所述第二栅极电极的所述第二端部的宽度小于所述第二栅极电极的位于所述第二有源区域中的所述半导体层上的部分的宽度，
其中所述第一端部和所述元件隔离部之间的边界覆盖有所述第一外延层和所述第二侧壁间隔件中的一者，
其中所述第二有源区域中的所述半导体层的所述第三端部的宽度小于所述第二有源区域中的位于所述第二栅极电极下方的所述半导体层的宽度，
其中所述第一栅极电极的所述第四端部的宽度小于所述第一栅极电极的位于所述第一有源区域中的所述半导体层上的部分的宽度，并且
其中所述第三端部和所述元件隔离部之间的边界覆盖有所述第二外延层和所述第一侧壁间隔件中的一者。
16.根据权利要求13所述的方法，其中所述第一MISFET和所述第二MISFET中的每个MISFET构成SRAM电路的一部分。
17.根据权利要求13所述的方法，
其中在平面图中，所述第一栅极电极在所述第一方向上与所述第二有源区域中的所述半导体层的所述第三末端相邻，使得所述第四末端在所述第二方向上从所述第二有源区域中的所述半导体层突出的所述突出距离大于0，并且
其中在平面图中，所述第二栅极电极在所述第一方向上与所述第一有源区域中的所述半导体层的所述第一末端相邻，使得所述第二末端在所述第二方向上从所述第一有源区域中的所述半导体层突出的所述突出距离大于0。
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