KR20090103330A - 플래시 메모리 소자의 제조 방법 - Google Patents
플래시 메모리 소자의 제조 방법Info
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Abstract
본 발명은, 반도체 기판상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 제1 및 제2 도전막을 적층하는 단계; 상기 콘트롤 게이트용 제2 도전막을 포함하는 상기 반도체 기판에 대해 제1 차 열처리 공정을 실시하는 단계; 상기 콘트롤 게이트용 제2 및 제1 도전막, 상기 유전체막 및 상기 플로팅 게이트용 도전막을 순차적으로 식각하여 워드 라인 패턴을 형성하는 단계; 및 상기 워드 라인 패턴을 포함하는 상기 반도체 기판에 대해 제2 차 열처리 공정을 실시하는 단계를 포함한다.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 콘트롤 게이트 형성 시 공정 단계를 간소화하면서도 공정의 신뢰성을 개선하여 소자 특성을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 실리콘 기판상에 형성된 박막의 터널산화막과, 절연막의 개재하에 적층된 플로팅 게이트 및 컨트롤 게이트를 포함하여 이루어진다. 현재, 플래시 이이피롬(EEPROM) 소자에 있어서, 게이트에 폴리실리콘과 함께 전기 저항이 낮은 전기 배선 재료로서 텅스텐실리사이드(WSix)가 워드 라인으로 사용되고 있다. 하지만, 텅스텐실리사이드를 이용한 게이트 형성 방법에 있어서 가장 문제가 되고 있는 것이 텅스텐실리사이드막 식각 후 후속의 스페이서(Spacer)로 사용되는 산화막과 텅스텐실리사이드막이 후속 공정 진행 중 반응하여 텅스텐실리사이드막의 이상 산화가 발생하는 것이다. 또한, 상기 텅스텐실리사이드막을 이용한 게이트 형성 공정은 후속 공정 시 텅스텐 잔류물(W Residue) 문제가 발생할 수 있으며, 텅스텐실리사이드막이 갖는 높은 비저항으로 인해 소자 특성 확보에 어려움이 있다. 이에 따라, 게이트 간섭(Interference) 특성 확보에 어려움이 생겨 소자 동작 시 문제를 유발시킨다.
한편, 코발트실리사이드(CoSix)를 이용한 게이트 형성 시 코발트와 폴리실리콘의 반응을 통해 코발트실리사이드를 형성하는 과정에서, 특히 코발트실리사이드가 도 1의 예시도에서 보듯이, 폴리실리콘의 불규칙한 그레인(grain)에 대응하여 형성됨으로 인하여 균일한 그레인 바운더리(boundary) 분포 특성 확보가 어렵게 된다. 이에 따라 균일한 저항 특성 확보가 어려울 뿐만 아니라, 상기 폴리실리콘의 불규칙한 그레인에 반응한 코발트실리사이드의 불규칙한 그레인에 의해 식각 특성 변화로 프로파일(profile) 특성 확보가 어려워 소자 특성을 저하시키는 문제가 있었다.
전술한 문제를 해결하기 위해 본 발명은, 콘트롤 게이트 형성 시 공정 단계를 간소화하면서도 특히, 콘트롤 게이트로 사용되는 폴리실리콘막을 작고 균일한 그레인 사이즈를 갖도록 형성하여 금속실리사이드막과 접하는 그레인 바운더리가 규칙적으로 분포되게 함으로써 게이트 전극을 형성하기 위한 식각 공정 시 식각 프로파일 특성을 개선할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 반도체 기판상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 제1 및 제2 도전막을 적층하는 단계; 상기 콘트롤 게이트용 제2 도전막을 포함하는 상기 반도체 기판에 대해 제1 차 열처리 공정을 실시하는 단계; 상기 콘트롤 게이트용 제2 및 제1 도전막, 상기 유전체막 및 상기 플로팅 게이트용 도전막을 순차적으로 식각하여 워드 라인 패턴을 형성하는 단계; 및 상기 워드 라인 패턴을 포함하는 상기 반도체 기판에 대해 제2 차 열처리 공정을 실시하는 단계를 포함한다.
본 발명에서, 상기 제2 차 열처리 공정을 실시하는 단계 후에, 상기 워드 라인 패턴을 포함하는 상기 반도체 기판상에 스페이서용 절연막을 형성하는 단계를 더 포함한다.
본 발명에서, 상기 플로팅 게이트용 도전막은 언도프드 폴리실리콘막 및 도프드 폴리실리콘막의 순차적 적층 구조로 형성된다.
본 발명에서, 상기 콘트롤 게이트용 제1 도전막은 15 내지 30nm 크기의 결정화된 원주형 구조의 폴리실리콘막으로 형성된다.
본 발명에서, 상기 콘트롤 게이트용 제1 도전막은 싱글 타입 장비에서 CVD 방법을 이용하여 형성된다.
본 발명에서, 상기 CVD 방법은 650 내지 750℃ 온도 및 10 내지 300torr의 압력을 이용한다.
본 발명에서, 상기 CVD 방법은 SiH4 가스 및 N2 가스를 이용한다.
본 발명에서, 상기 콘트롤 게이트용 제2 도전막 상에 캡핑막을 형성하는 단계를 더 포함한다.
본 발명에서, 상기 캡핑막은 티타늄 질화막으로 형성된다.
본 발명에서, 상기 캡핑막은 CVD 또는 PVD 방법을 이용하여 형성된다.
본 발명에서, 상기 콘트롤 게이트용 제2 도전막은 코발트막으로 형성된다.
본 발명에서, 상기 콘트롤 게이트용 제2 도전막은 CVD 또는 PVD 방법을 이용하여 형성된다.
본 발명에서, 상기 제1 차 열처리 공정은 450 내지 600℃ 온도에서 실시된다.
본 발명에서, 상기 제1 차 열처리 공정으로 상기 콘트롤 게이트용 제1 및 제2 도전막이 반응하여 상기 콘트롤 게이트용 제1 도전막이 제1 차 상변화되어 CoSi막으로 변한다.
본 발명에서, 상기 제2 차 열처리 공정은 700 내지 800℃ 온도에서 실시된다.
본 발명에서, 상기 제2 차 열처리 공정으로 상기 콘트롤 게이트용 제1 도전막이 제2 차 상변화되어 CoSi2막으로 변한다.
본 발명에서, 상기 워드 라인 패턴 형성 시 RIE 방법을 이용한 식각 공정을 실시하여 형성된다.
또한, 본 발명은, 터널 절연막 및 플로팅 게이트용 도전막이 형성된 반도체 기판상에 유전체막을 형성하는 단계; 상기 유전체막 상에 나노 그레인 크기를 갖는 콘트롤 게이트용 제1 도전막을 형성하는 단계; 상기 제1 도전막 상에 콘트롤 게이트용 제2 도전막을 형성하는 단계; 상기 제1 및 제2 도전막의 1차 반응을 위한 제1 열처리 공정을 실시하는 단계; 상기 제2 도전막, 상기 제1 도전막, 상기 유전체막 및 상기 플로팅 게이트용 도전막을 식각하여 워드 라인 패턴을 형성하는 단계; 및 상기 제1 및 제2 도전막의 2차 반응을 위한 제2 열처리 공정을 실시하는 단계를 포함한다.
본 발명에 따르면, 플래시 메모리 소자의 워드 라인 패턴 형성 시 콘트롤 게이트로 사용되는 폴리실리콘막을 나노급 사이즈의 작고 균일한 그레인 사이즈를 갖도록 형성함으로써 후속의 금속 실리사이드막이 균일한 그레인 사이즈를 갖는 폴리실리콘막에 대응하여 형성됨으로써 워드 라인 패턴을 형성하기 위한 식각 공정 시 식각 프로파일 특성을 개선할 수 있다.
또한, 코발트실리사이드막을 이용한 콘트롤 게이트를 형성하여 낮은 저항을 갖는 워드 라인 패턴을 형성함으로써 게이트 간섭 특성을 확보하여 점차 고집적화되는 소자의 특성을 확보할 수 있다.
도 1은 종래기술에 따른 폴리실리콘막의 불규칙한 그레인 바운더리를 나타내는 예시도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 소자의 워드 라인을 구성하는 콘트롤 게이트의 상부면을 나타내는 예시도이다.
210 : 반도체 기판 211 : 터널 절연막
220 : 플로팅 게이트용 도전막 220a : 언도프드 폴리실리콘막
220b : 도프드 폴리실리콘막 230 : 유전체막
240 : 콘트롤 게이트용 제1 도전막 242 : CoSi막
244 : CoSi2막 250 : 콘트롤 게이트용 제2 도전막
260 : 캡핑막 270 : 접합 영역
280 : 스페이서용 절연막 200 : 워드 라인 패턴
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.
도 2a를 참조하면, 반도체 기판(210)상에 터널 절연막(211), 플로팅 게이트용 도전막(220), 유전체막(230) 및 콘트롤 게이트용 제1 도전막(240)이 적층된다. 구체적으로, 플로팅 게이트용 도전막(220)은 언도프드(undoped) 폴리실리콘막(220a) 및 도프드(doped) 폴리실리콘막(220b)의 순차적 적층 구조로 형성된다. 이때, 언도프드 폴리실리콘막(220a)은 본 발명에서와 같이 플래시 메모리 소자의 경우, 플로팅 게이트의 하부막으로 사용하기 위함이다. 또한, 일반적인 반도체 소자의 경우, 게이트 전극의 하부막으로 사용될 수 있다. 즉, 이러한 플로팅 게이트의 하부막으로 사용되는 언도프드 폴리실리콘막(220a)은 터널 절연막(211)과 게이트 전극 간 계면(interface)에서의 도펀트(dopant) 예를 들어, 인(P)의 농도를 낮추기 위해 언도프트막으로 형성하는 것이 바람직하다. 또한, 도프드 폴리실리콘막(220b)은 본 발명에서와 같이 플래시 메모리 소자의 경우 플로팅 게이트의 상부막으로 사용하기 위한 것이며, 일반적인 반도체 소자의 경우 게이트 전극의 상부막으로 사용하기 위한 것으로, 게이트 전극에 전기적 특성을 부여하기 위하여 도펀트가 주입된 도프드막으로 형성될 수 있다.
한편, 유전체막(230)은 제1 산화막, 질화막 및 제2 산화막으로 이루어진 ONO(Oxide/Nitride/Oxide) 구조로 형성될 수 있다.
이어서, 콘트롤 게이트용 제1 도전막(240)은 언도프드 폴리실리콘막으로 형성되며, 이러한 언도프드 폴리실리콘막을 폴리실리콘막으로 결정화(crystallization)시키기 위하여 그레인 사이즈(grain size)가 커지지 않고 균일하면서 조밀해지도록 싱글 타입(single type) CVD(Chemical Vapor Deposition) 장비를 이용하여 실란(silane, SiH4) 및 질소(N2) 가스 분위기하에서 650 내지 750℃의 온도 및 10 내지 300Torr의 압력을 이용한 화학기상증착(CVD) 방식으로 증착한다. 이로써, 도 3에서 보듯이, 콘트롤 게이트용 제1 도전막(240)은 15 내지 30nm 크기의 결정화된 원주형(columnar) 구조의 폴리실리콘막으로 형성될 수 있다.
따라서, 후속의 콘트롤 게이트용 제2 도전막 형성 시, 상기와 같이 콘트롤 게이트용 제1 도전막(240)을 작고 균일한 그레인 사이즈를 갖도록 형성함으로써 콘트롤 게이트용 제2 도전막과 접하는 그레인 바운더리(boundary)가 규칙적으로 분포됨에 따라 게이트 전극을 형성하기 위한 식각 공정 시 식각 프로파일 특성이 개선될 수 있다.
도 2b를 참조하면, 전술한 바와 같은 결과물 상에 콘트롤 게이트용 제2 도전막(250) 및 캡핑막(260)을 형성한다. 이때, 콘트롤 게이트용 제2 도전막(250)은 콘트롤 게이트용 제2 도전막(250)과 접하는 그레인 바운더리가 규칙적으로 분포된 콘트롤 게이트용 제1 도전막(240)에 따라 대응하여 형성됨으로써 작고 균일한 그레인 사이즈를 갖는 막의 특성을 확보할 수 있다. 이러한 콘트롤 게이트용 제2 도전막(250)은 CVD 또는 PVD(Physical Vapor Deposition) 방법을 이용한 코발트(Co)막으로 형성될 수 있다.
또한, 이러한 코발트막이 후속의 열처리 공정에 의해 폴리실리콘막과 반응하여 코발트실리사이드(CoSix)막 형성 시에 필요한 캡핑막(260)은 티타늄질화막(TiN)으로 형성될 수 있다. 이러한 캡핑막(260)도 CVD 또는 PVD 방법 중의 어떤 방법을 사용하여도 무방하다. 이때, 코발트막 및 티타늄질화막을 PVD 방법을 이용하여 형성할 경우, 인시튜(In-situ)로 진행함으로써 공정 단계를 감소시킬 수 있다.
도 2c를 참조하면, 콘트롤 게이트용 제2 도전막(250)을 포함하는 반도체 기판(210)에 대해 제1 차 열처리 공정을 실시한다. 이때, 제1 차 열처리 공정은 450 내지 600℃ 온도에서 실시된다. 이러한 제1 차 열처리 공정으로 폴리실리콘막으로 이루어진 콘트롤 게이트용 제1 도전막(240)과 코발트막으로 이루어진 콘트롤 게이트용 제2 도전막(250)이 반응하여 콘트롤 게이트용 제1 도전막(240)이 제1 차 상변화되어 CoSi막(242)으로 형성된다.
도 2d를 참조하면, 콘트롤 게이트용 제2 및 제1 도전막(250 및 240)이 상기의 제1 차 열처리 공정으로 제1 도전막(240)이 제1 차 상변화되어 형성된 CoSi막(242), 유전체막(230) 및 플로팅 게이트용 도전막(220)을 순차적으로 식각하여 워드 라인 패턴(200)을 형성한다. 이러한 워드 라인 패턴(200)을 형성하기 위한 식각 공정 시 CoSi막(242) 상에 형성된 티타늄 질화막으로 이루어진 캡핑막(260)이 하드마스크로 사용될 수 있는데, 즉 이러한 식각 공정 과정에서 캡핑막(260)이 모두 제거될 수 있음으로써 기존의 티타늄 질화막을 별도로 제거하는 공정 대비 많은 공정 단계를 줄일 수 있다. 또한, 식각 공정은 RIE(Reactive Ion Etch) 방법을 이용하여 실시함으로써 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함된 워드 라인 패턴을 동시에 형성하여 공정 단계를 간소화할 수 있다.
도 2e를 참조하면, 워드 라인 패턴(200)을 포함하는 반도체 기판(210)에 대해 제2 차 열처리 공정을 실시한다. 제2 차 열처리 공정은 700 내지 800℃ 온도에서 실시된다. 따라서, 이러한 제2 차 열처리 공정으로 상기에서 실시한 제1 차 열처리 공정에 의한 제1 차 상변화로 인해 CoSi막(242)으로 형성된 콘트롤 게이트용 제1 도전막(240)이 제2 차 상변화되어 코발트실리사이드(CoSi2)막(244)으로 형성될 수 있다. 따라서, 코발트실리사이드막을 이용한 콘트롤 게이트를 형성함으로 인해 낮은 저항을 갖는 워드 라인 패턴을 형성함으로써 게이트 간섭 특성을 확보하여 점차 고집적화되는 소자의 특성을 확보할 수 있다.
이후, 워드 라인 패턴(200) 양측의 반도체 기판(210)에 이온주입 공정을 진행하여 접합 영역(270)을 형성한다. 이러한 접합 영역(270)은 메모리 셀의 소스 및 드레인 영역을 형성하기 위함이다. 즉, 후속의 스페이서를 형성하기 위한 절연막 증착 공정 후에는 예를 들어, 낸드 플래시 메모리 소자의 경우 메모리 셀 영역 내에 트랜지스터의 형성을 위한 이온주입 공정을 실시하지 않을 수 있다.
도 2f를 참조하면, 상기의 제2 차 열처리 공정을 실시하는 단계 후에, 워드 라인 패턴(200)을 포함하는 반도체 기판(210)상에 스페이서용 절연막(280)을 형성한다. 스페이서용 절연막(280)은 HDP 산화막 또는 TEOS/HDP 산화막으로 형성될 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
Claims (18)
- 반도체 기판상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 제1 및 제2 도전막을 적층하는 단계;상기 콘트롤 게이트용 제2 도전막을 포함하는 상기 반도체 기판에 대해 제1 차 열처리 공정을 실시하는 단계;상기 콘트롤 게이트용 제2 및 제1 도전막, 상기 유전체막 및 상기 플로팅 게이트용 도전막을 순차적으로 식각하여 워드 라인 패턴을 형성하는 단계; 및상기 워드 라인 패턴을 포함하는 상기 반도체 기판에 대해 제2 차 열처리 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 차 열처리 공정을 실시하는 단계 후에, 상기 워드 라인 패턴을 포함하는 상기 반도체 기판상에 스페이서용 절연막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 도전막은 언도프드 폴리실리콘막 및 도프드 폴리실리콘막의 순차적 적층 구조로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘트롤 게이트용 제1 도전막은 15 내지 30nm 크기의 결정화된 원주형 구조의 폴리실리콘막으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 콘트롤 게이트용 제1 도전막은 싱글 타입 장비에서 CVD 방법을 이용하여 형성되는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 CVD 방법은 650 내지 750℃ 온도 및 10 내지 300torr의 압력을 이용하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 CVD 방법은 SiH4 가스 및 N2 가스를 이용하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘트롤 게이트용 제2 도전막 상에 캡핑막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 캡핑막은 티타늄 질화막으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 캡핑막은 CVD 또는 PVD 방법을 이용하여 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘트롤 게이트용 제2 도전막은 코발트막으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 11 항에 있어서,상기 콘트롤 게이트용 제2 도전막은 CVD 또는 PVD 방법을 이용하여 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 차 열처리 공정은 450 내지 600℃ 온도에서 실시되는 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 13 항에 있어서,상기 제1 차 열처리 공정으로 상기 콘트롤 게이트용 제1 및 제2 도전막이 반응하여 상기 콘트롤 게이트용 제1 도전막이 제1 차 상변화되어 CoSi막으로 변하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 차 열처리 공정은 700 내지 800℃ 온도에서 실시되는 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 15 항에 있어서,상기 제2 차 열처리 공정으로 상기 콘트롤 게이트용 제1 도전막이 제2 차 상변화되어 CoSi2막으로 변하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 워드 라인 패턴 형성 시 RIE 방법을 이용한 식각 공정을 실시하여 형성되는 플래시 메모리 소자의 제조 방법.
- 터널 절연막 및 플로팅 게이트용 도전막이 형성된 반도체 기판상에 유전체막을 형성하는 단계;상기 유전체막 상에 나노 그레인 크기를 갖는 콘트롤 게이트용 제1 도전막을 형성하는 단계;상기 제1 도전막 상에 콘트롤 게이트용 제2 도전막을 형성하는 단계;상기 제1 및 제2 도전막의 1차 반응을 위한 제1 열처리 공정을 실시하는 단계;상기 제2 도전막, 상기 제1 도전막, 상기 유전체막 및 상기 플로팅 게이트용 도전막을 식각하여 워드 라인 패턴을 형성하는 단계; 및상기 제1 및 제2 도전막의 2차 반응을 위한 제2 열처리 공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
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