KR20100012484A - 반도체 소자의 게이트 패턴 및 그 형성방법 - Google Patents
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Abstract
본 발명은 금속 실리사이드막의 두께를 균일하게 제어함으로써 게이트 패턴의 저항을 균일화하여 반도체 소자의 특성을 개선할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
본 발명은 반도체 기판상에 형성된 폴리 실리콘막, 폴리 실리콘막 상에 형성된 확산 방지막, 및 확산 방지막 상에 형성된 금속 실리사이드막을 포함하는 반도체 소자의 게이트 패턴 및 그 형성방법을 제공한다.
확산 방지막, 게이트 패턴 저항, 코발트 실리사이드막, 두께 제어
Description
본 발명은 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것으로서, 특히 금속 실리사이드막의 두께를 균일하게 제어함으로써 게이트 패턴의 저항을 균일화하여 반도체 소자의 특성을 개선할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
반도체 소자는 게이트 패턴들을 포함한다. 플래시 소자를 예를 들어 설명하면, 플래시 소자는 플로팅 게이트용 도전막, 유전체막 및 콘트롤 게이트용 도전막이 적층된 게이트 패턴들을 포함한다. 다수의 데이터가 저장되는 메모리 셀에 포함된 플로팅 게이트용 도전막 및 콘트롤 게이트용 도전막은 유전체막을 사이에 두고 형성되며, 구동 전압을 전달하는 셀렉트 트랜지스터에 포함된 플로팅 게이트용 도전막 및 콘트롤 게이트용 도전막은 유전체막에 형성된 콘택홀을 통해 서로 연결된다. 또한 콘트롤 게이트용 도전막은 라인 형태로 형성되어 다수의 메모리 셀 또 는 셀렉트 트랜지스터를 전기적으로 연결한다. 이러한 게이트 패턴을 포함하는 플래시 소자는 FN(Fowler Nordheim) 터널링을 이용하여 전기적인 프로그래밍(Programing) 및 소거(Erase)를 할 수 있다.
상술한 바와 같은 게이트 패턴은 반도체 소자의 고집적화에 따라 미세하게 형성되고 있는 실정이다. 이에 따라 게이트 패턴의 저항을 낮추기 위해 게이트 패턴에 저항이 낮은 물질을 적용하는 방안이 도입되고 있다. 그 예로서 텅스텐과 같은 금속이 도입된 바 있으나, 텅스텐은 산화 반응성이 크고 게이트 패턴을 패터닝하기 위한 식각 공정 진행시 부산물을 형성하여 반도체 소자의 유지특성(retention)을 열화시키는 반도체 소자의 신뢰성을 저하시키는 단점이 있다. 이에 따라 최근에는 텅스텐의 단점을 보완하기 위해 저항이 낮으면서도 안정된 물질인 코발트 실리사이드막과 같은 금속 실리사이드막을 게이트 패턴에 도입하는 방안이 제시되고 있다. 코발트 실리사이드막은 콘트롤 게이트용 도전막으로 이용되는 폴리 실리콘막 상부에 코발트막을 증착한 후 어닐링 공정을 실시하여 코발트가 폴리 실리콘막에 확산되면서 형성된다. 즉, 코발트 실리사이드막은 폴리 실리콘막의 두께를 감소시키면서 형성된다. 이때 코발트가 폴리 실리콘막에 확산되는 정도가 각 셀마다 다르게 되면, 도 1에 도시된 바와 같이 각 셀마다 코발트 실리사이드막(10)의 두께가 달라지게 된다. 이에 따라 각 셀마다 저항값도 달라지게 되어 반도체 소자의 특성이 저하된다. 또한 코발트가 콘트롤 게이트용 폴리 실리콘막 뿐 아니라 그 하부의 유전체막까지 침투하면서 반도체 소자의 특성을 더욱 열화시킬 수 있다.
본 발명은 금속 실리사이드막의 두께를 균일하게 제어함으로써 게이트 패턴의 저항을 균일화하여 반도체 소자의 특성을 개선할 수 있는 반도체 소자의 게이트 패턴 및 그 형성방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 게이트 패턴은 반도체 기판상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 폴리 실리콘막, 폴리 실리콘막 상에 형성된 확산 방지막, 및 확산 방지막 상에 형성된 금속 실리사이드막을 포함한다.
본 발명의 제2 실시 예에 따른 반도체 소자의 게이트 패턴은 반도체 기판상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 플로팅 게이트용 도전막, 플로팅 게이트용 도전막 상에 형성된 유전체막, 유전체막 상에 형성된 폴리 실리콘막, 폴리 실리콘막 상에 형성된 확산 방지막, 및 확산 방지막 상에 형성된 금속 실리사이드막을 포함한다.
확산 방지막은 상기 폴리 실리콘막보다 결정의 크기가 작은 폴리 실리콘막으로 형성된다.
금속 실리사이드막은 CoSi2막을 포함한다.
폴리 실리콘막 및 상기 확산 방지막에는 인(P)이 도핑된다.
본 발명의 제1 실시 예에 따른 반도체 소자의 게이트 패턴 형성방법은 게이트 절연막이 적층된 반도체 기판이 제공되는 단계, 게이트 절연막 상에 제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막을 형성하는 단계, 제2 폴리 실리콘막, 확산 방지막, 및 제1 폴리 실리콘막을 식각하여 다수의 적층 패턴을 형성하는 단계, 적층 패턴 사이의 공간을 절연막으로 채우는 단계, 제2 폴리 실리콘막의 표면에 금속막을 형성하는 단계, 및 제2 폴리 실리콘막을 소모하여 확산 방지막 상에 금속 실리사이드막을 형성하는 단계를 포함한다.
본 발명의 제2 실시 예에 따른 따른 반도체 소자의 게이트 패턴 형성방법은 게이트 절연막, 플로팅 게이트용 도전막 및 유전체막이 적층된 반도체 기판이 제공되는 단계, 유전체막 상에 제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막을 형성하는 단계, 제2 폴리 실리콘막, 확산 방지막, 제1 폴리 실리콘막, 유전체막 및 플로팅 게이트용 도전막을 식각하여 다수의 적층 패턴을 형성하는 단계, 적층 패턴 사이의 공간을 절연막으로 채우는 단계, 제2 폴리 실리콘막의 표면에 금속막을 형성하는 단계, 및 제2 폴리 실리콘막을 소모하여 확산 방지막 상에 금속 실리사이드막을 형성하는 단계를 포함한다.
제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막을 형성하는 단계는 인-시튜 방법으로 실시한다.
제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막을 형성하는 단계는 SiH4가스를 주입하여 제1 폴리 실리콘막을 형성하는 단계, SiH4가스 및 N2O가스를 주입하여 확산 방지막을 형성하는 단계, 및 SiH4가스를 주입하여 제2 폴리 실리콘막을 형성하는 단계를 포함한다.
제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막을 형성하는 단계에서 PH3가스를 더 주입한다.
PH3가스는 50cc 내지 500cc로 주입된다.
제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막은 500℃ 내지 600℃의 온도, 0.1torr 내지 10torr의 압력 및 1Å/sec 내지 30Å/sec의 증착률로 1000Å 내지 3000Å의 두께로 형성한다.
금속막은 코발트(Co)를 포함한다.
금속 실리사이드막을 형성하는 단계는 코발트가 제2 폴리 실리콘막에 확산되어 CoSi가 형성되도록 제1 어닐링 공정을 실시하는 단계, 및 CoSi가 CoSi2로 상변화되도록 제2 어닐링 공정을 실시하는 단계를 포함한다.
제1 어닐링 공정을 실시하는 단계 이후, CoSi를 형성하지 않고 남은 금속막을 제거하는 단계를 더 포함한다.
본 발명은 콘트롤 게이트용 폴리 실리콘막에 확산 방지막을 형성함으로써 금 속이 확산되는 두께를 확산 방지막 상부로 제한할 수 있다. 이에 따라 본 발명은 금속 실리사이드막의 두께를 균일하게 형성할 수 있으므로 게이트 패턴의 저항을 균일화 할 수 있다.
또한 본 발명은 확산 방지막을 통해 금속의 확산을 제어할 수 있으므로 금속이 유전체막까지 침투하는 것을 방지할 수 있다.
본 발명은 게이트 패턴의 저항을 균일화할 수 있고 유전체막에 금속이 침투하는 것을 방지할 수 있으므로 반도체 소자의 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 게이트 절연막(203), 유전체막(205), 플로팅 게이트용 도전막(207)이 적층된 반도체 기판(201)을 제공한다.
반도체 기판(201)은 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온 주입 공정이 실시된 것일 수 있다. 또한, 도면의 단면에는 도시되지 않았지만 반도 체 기판(201)의 소자 분리영역에는 소자 분리막(미도시)이 형성된 상태일 수 있다. 소자 분리막(미도시)은 반도체 기판(201)을 식각하여 트렌치(trench)를 형성하고, 트렌치의 내부에 산화막을 채워 형성할 수 있다. 트렌치는 반도체 기판(201) 상에 게이트 절연막(203) 및 플로팅 게이트용 도전막(207)을 적층한 후, 게이트 절연막(203) 및 플로팅 게이트용 도전막(207)이 반도체 기판(201)의 활성영역 상에만 남도록 식각한 후, 노출된 반도체 기판(201)을 식각함으로써 형성할 수 있다. 플로팅 게이트용 도전막(205)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 도프트(doped) 폴리실리콘막으로 형성할 수 있으며, 또는 도프트 폴리실리콘막과 언도프트(undoped) 폴리실리콘막을 적층하여 형성할 수도 있다. 유전체막(207)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 도면에 도시하진 않았으나, 유전체막(207)을 형성한 이후에는, 셀렉트 라인(select line) 및 주변회로 영역의 트랜지스터 영역 상에 유전체막 콘택홀(미도시)을 형성할 수 있다. 유전체막 콘택홀(미도시)은 후속 공정에서 형성되는 폴리 실리콘막과 플로팅 게이트용 도전막(205)을 전기적으로 연결시는 홀(hole)이 될 수 있다.
도 2b를 참조하면, 유전체막(207) 상에 제1 폴리 실리콘막(209), 확산 방지막(211) 및 제2 폴리 실리콘막(213)을 형성한다.
제1 폴리 실리콘막(209), 확산 방지막(211) 및 제2 폴리 실리콘막(213)을 형성하는 단계는 동일한 증착 장비 내에서 주입되는 가스를 조절하여 인-시츄(in-situ) 방법으로 형성할 수 있다. 여기서, 확산 방지막(211)은 국부적으로 산소와 결합된 폴리 실리콘으로 형성하는 것이 바람직하다. 확산 방지막(211)에 포함된 산소는 실리콘이 결정화될 때, 결정 성장을 억제하여 확산 방지막(211)을 구성하는 폴리 실리콘 결정의 크기를 작게 형성할 수 있다. 이에 따라 제1 폴리 실리콘막(209)과 제2 폴리 실리콘막(213) 사이에는 제1 및 제2 폴리 실리콘막(209)보다 결정의 크기가 작은 확산 방지막(211)이 형성된다.
이하, 제1 폴리 실리콘막(209), 확산 방지막(211) 및 제2 폴리 실리콘막(213)을 형성하는 단계를 보다 상세히 설명한다. 제1 폴리 실리콘막(209), 확산 방지막(211) 및 제2 폴리 실리콘막(213)은 SiH4가스를 주입하는 도중 N2O가스를 추가로 주입함으로써 형성할 수 있다. 보다 상세히 하면, SiH4가스가 지속적으로 주입되고 있는 상태에서 중간에 N2O가스를 주입함으로써 실리콘막이 증착되는 도중 N2O가스의 산소와 SiH4가스의 실리콘이 결합하여 국부적으로 산소가 결합된 실리콘막이 형성되고, N2O가스가 소모된 후 국부적으로 산소가 결합된 실리콘막 상에 산소가 결합되지 않은 실리콘막이 증착된다. 이 후, 열공정을 실시하면, 실리콘이 결정화됨에 따라 유전체막(207) 상에는 제1 폴리 실리콘막(209), 확산 방지막(211) 및 제2 폴리 실리콘막(213)의 적층구조가 형성될 수 있다. 즉, 제1 폴리 실리콘막(209)은 SiH4가스를 이용하여 형성되고, 확산 방지막(211)은 SiH4가스 및 N2O가스를 이용하여 형성되고, 제2 폴리 실리콘막(213)은 SiH4가스를 이용하여 형성된다. 또한 제1 폴리 실리콘막(209), 확산 방지막(211) 및 제2 폴리 실리콘막(213)의 적층 구조물을 형성시, 적층 구조물에 전기적인 특성을 부여하기 위해 PH3가스를 추가 로 주입할 수 있다. 이로써 제1 폴리 실리콘막(209), 확산 방지막(211) 및 제2 폴리 실리콘막(213)의 적층 구조물에는 인(P)이 도핑될 수 있다. 상술한 바와 같이 N2O가스를 이용하여 확산 방지막(211)에 국부적으로 산소를 결합시키기는 이유는 확산 방지막(211)에 과도한 산화막이 형성되는 것을 방지하기 위해서이다. 예를 들어 O2가스를 이용하여 확산 방지막(211)에 과도한 산화막이 형성되면, 폴리 실리콘 내에 도핑된 인(P)등의 도펀트의 활동이 제한된다. 그 결과, 제1 폴리 실리콘막(209), 확산 방지막(211) 및 제2 폴리 실리콘막(213)의 적층 구조물을 이용하여 게이트 패턴을 형성하는 경우, 저항값이 증가하여 반도체 소자의 신뢰성이 저하될 수 있다. 따라서, 본 발명에서는 확산 방지막(211)을 구성하는 폴리 실리콘에 국부적으로 산소를 결합시키고 이를 위하여 확산 방지막(211)을 구성하는 실리콘막 형성시 O2가스 대시 N2O가스를 주입하는 것이다.
이와 같이 제1 폴리 실리콘막(209), 확산 방지막(211) 및 제2 폴리 실리콘막(213)의 적층 구조물은 1000Å 내지 3000Å의 두께로 형성될 수 있다. 또한 제1 폴리 실리콘막(209), 확산 방지막(211) 및 제2 폴리 실리콘막(213)의 적층 구조물 형성시 온도는 500℃ 내지 600℃, 압력은 0.1 torr 내지 10torr, 증착률은 1Å/sec 내지 30Å/sec일 수 있다. 또한 SiH4가스는 500sccm 내지 3000sccm으로 주입될 수 있으며, PH3가스는 50cc 내지 500cc로 주입될 수 있다.
도 2c를 참조하면, 게이트 절연막(203)이 노출되는 시점까지 도 2a 및 도 2b 에서 상술한 제2 폴리 실리콘막(213), 확산 방지막(211), 제1 폴리 실리콘막(209), 유전체막(207), 및 플로팅 게이트용 도전막(205)을 식각하여 패턴별로 분리된 적층 패턴(215)을 형성한다.
적층 패턴(215)을 형성하기 위한 식각 공정을 실시하기 전, 제2 폴리 실리콘막(213) 상에는 식각 베리어 역할을 하는 하드 마스크 패턴(미도시)이 더 형성될 수 있다. 하드 마스크 패턴(미도시)은 산화막 또는, 산화막 및 질화막의 적층 구조로 형성될 수 있다.
적층 패턴(215)형성 후에는 적층 패턴(215) 양측의 반도체 기판(201)에 접합영역(201a)을 형성하기 위한 불순물 이온 주입 공정이 실시될 수 있다. 이 후, 적층 패턴(215) 사이의 공간을 채우는 절연막(217)을 형성한다. 이어서 리세스(recess) 공정을 실시하여 절연막(217)의 높이를 적층 패턴(215)의 표면보다 낮춘다. 이로써 적층 패턴(215)은 절연막(217)의 표면보다 돌출되게 형성될 수 있다. 또한 절연막(217)의 리세스 공정 진행시 상술한 하드 마스크 패턴(미도시)이 제거되어 제2 폴리 실리콘막(213)의 표면이 외부로 노출된다. 절연막(217)은 산화막으로 형성될 수 있다.
도 2d를 참조하면, 노출된 제2 폴리 실리콘막(213)의 표면을 포함한 절연막(217)의 표면상에 금속막(219)을 형성한다. 여기서, 금속막(219)은 코발트(Co)로 형성할 수 있다. 금속막(219) 상에는 Ti 또는 TiN중 적어도 어느 하나를 포함하는 산화 방지막이 더 형성될 수 있다.
도 2e를 참조하면, 도 2d에 도시된 금속막(219)에 포함된 금속이 제2 폴리 실리콘막(213)으로 확산될 수 있도록 제1 어닐링 공정을 실시한다. 이로써 도 2d에 도시된 제2 폴리 실리콘막(213)이 모두 소모되고, 확산 방지막(211) 상에는 초기상의 금속 실리사이드막(221)이 형성된다. 금속의 확산은 결정의 크기가 작은 폴리 실리콘으로 이루어진 확산 방지막(211)에 의해 차단되어 확산 방지막(211) 상부의 제2 폴리 실리콘막(213) 내부로 제한된다. 이에 따라 금속 실리사이드막(221)은 각 셀마다 균일한 두께로 형성될 수 있다.
또한 본 발명에서 금속은 확산 방지막(211)의 하부에 적층된 제1 폴리 실리콘막(209) 및 유전체막(207)으로 침투할 수 없게 된다. 이에 따라 본 발명은 유전체막(207)의 오염으로 인한 반도체 소자의 특성 저하를 방지할 수 있다.
상술한 제1 어닐링 공정은 500℃이하의 온도로 실시된다. 금속막(도 2d의 219)이 코발트로 형성된 경우, 제1 어닐링 공정 후 금속 실리사이드막(221)은 CoSi의 초기상으로 형성된다. CoSi의 금속 실리사이드막(221) 형성 후, 반응하지 않고 남은 금속막(도 2d의 219)을 제거한다. 이 후, 700℃이상의 온도로 제2 어닐링 공정을 실시한다. 이로써 CoSi의 금속 실리사이드막(221)은 안정된 상인 CoSi2의 금속 실리사이드막(221)으로 상변화되어 유전체막(207) 상에는 제1 폴리 실리콘막(209), 확산 방지막(211) 및 CoSi2의 금속 실리사이드막(221)이 적층된 콘트롤 게이트용 도전막(223)이 형성된다.
상술한 바와 같이 본 발명은 콘트롤 게이트용 폴리 실리콘막에 확산 방지막을 형성함으로써 금속이 확산되는 두께를 확산 방지막 상부로 제한할 수 있다. 이 에 따라 본 발명은 금속 실리사이드막의 두께를 균일하게 형성할 수 있으므로 게이트 패턴의 저항을 균일화 할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 코발트 실리사이드막을 나타내는 도면.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 203 : 게이트 절연막
205 : 플로팅 게이트용 도전막 207 : 유전체막
209 : 제1 폴리 실리콘막 211 : 확산 방지막
213 : 제2 폴리 실리콘막 215 : 적층패턴
217 : 절연막 219 : 금속막
221 : 금속 실리사이드막
Claims (15)
- 반도체 기판상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 폴리 실리콘막;상기 폴리 실리콘막 상에 형성된 확산 방지막; 및상기 확산 방지막 상에 형성된 금속 실리사이드막을 포함하는 반도체 소자의 게이트 패턴.
- 반도체 기판상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 플로팅 게이트용 도전막;상기 플로팅 게이트용 도전막 상에 형성된 유전체막;상기 유전체막 상에 형성된 폴리 실리콘막;상기 폴리 실리콘막 상에 형성된 확산 방지막; 및상기 확산 방지막 상에 형성된 금속 실리사이드막을 포함하는 반도체 소자의 게이트 패턴.
- 제 1 항 및 제 2 항 중 어느 한 항에 있어서,상기 확산 방지막은 상기 폴리 실리콘막보다 결정의 크기가 작은 폴리 실리콘막으로 형성된 반도체 소자의 게이트 패턴.
- 제 1 항 및 제 2 항 중 어느 한 항에 있어서,상기 금속 실리사이드막은 CoSi2막을 포함하는 반도체 소자의 게이트 패턴.
- 제 1 항 및 제 2 항 중 어느 한 항에 있어서,상기 폴리 실리콘막 및 상기 확산 방지막에는 인(P)이 도핑된 반도체 소자의 게이트 패턴.
- 게이트 절연막이 적층된 반도체 기판이 제공되는 단계;상기 게이트 절연막 상에 제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막을 형성하는 단계;상기 제2 폴리 실리콘막, 확산 방지막, 및 제1 폴리 실리콘막을 식각하여 다수의 적층 패턴을 형성하는 단계;상기 적층 패턴 사이의 공간을 절연막으로 채우는 단계;상기 제2 폴리 실리콘막의 표면에 금속막을 형성하는 단계; 및상기 제2 폴리 실리콘막을 소모하여 상기 확산 방지막 상에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 게이트 절연막, 플로팅 게이트용 도전막 및 유전체막이 적층된 반도체 기판이 제공되는 단계;상기 유전체막 상에 제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막을 형성하는 단계;상기 제2 폴리 실리콘막, 확산 방지막, 제1 폴리 실리콘막, 유전체막 및 상기 플로팅 게이트용 도전막을 식각하여 다수의 적층 패턴을 형성하는 단계;상기 적층 패턴 사이의 공간을 절연막으로 채우는 단계;상기 제2 폴리 실리콘막의 표면에 금속막을 형성하는 단계; 및상기 제2 폴리 실리콘막을 소모하여 상기 확산 방지막 상에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 6 항 및 제 7 항 중 어느 한 항에 있어서,상기 제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막을 형성하는 단계는 인-시튜 방법으로 실시하는 반도체 소자의 게이트 패턴 형성방법.
- 제 6 항 및 제 7 항 중 어느 한 항에 있어서,상기 제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막을 형성하는 단계;SiH4가스를 주입하여 상기 제1 폴리 실리콘막을 형성하는 단계;SiH4가스 및 N2O가스를 주입하여 상기 확산 방지막을 형성하는 단계; 및SiH4가스를 주입하여 상기 제2 폴리 실리콘막을 형성하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 9 항에 있어서,상기 제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막을 형성하는 단계에서 PH3가스를 더 주입하는 반도체 소자의 게이트 패턴 형성방법.
- 제 10 항에 있어서,상기 PH3가스는 50cc 내지 500cc로 주입되는 반도체 소자의 게이트 패턴 형성방법.
- 제 9 항에 있어서,상기 제1 폴리 실리콘막, 확산 방지막 및 제2 폴리 실리콘막이 적층된 적층막은 500℃ 내지 600℃의 온도, 0.1torr 내지 10torr의 압력 및 1Å/sec 내지 30Å/sec의 증착률로 1000Å 내지 3000Å의 두께로 형성하는 반도체 소자의 게이트 패턴 형성방법.
- 제 6 항 및 제 7 항 중 어느 한 항에 있어서,상기 금속막은 코발트(Co)를 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 13 항에 있어서,상기 금속 실리사이드막을 형성하는 단계는상기 코발트가 상기 제2 폴리 실리콘막에 확산되어 CoSi가 형성되도록 제1 어닐링 공정을 실시하는 단계; 및상기 CoSi가 CoSi2로 상변화되도록 제2 어닐링 공정을 실시하는 단계를 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 14 항에 있어서,상기 제1 어닐링 공정을 실시하는 단계 이후, 상기 CoSi를 형성하지 않고 남은 상기 금속막을 제거하는 단계를 더 포함하는 반도체 소자의 게이트 패턴 형성방법.
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