CN110164755A - 第零层层间膜的制造方法 - Google Patents

Abstract

本发明公开了一种第零层层间膜的制造方法，包括步骤：步骤一、形成多个第一栅极结构；步骤二、进行第零层层间膜的生长，包括：步骤21、进行第一次沉积形成第一氧化层将各第一栅极结构间的间隔区完全填充；步骤22、进行第二次沉积形成第二氮化层；步骤23、进行第三次沉积形成第三氧化层，第三氧化层要求将第二氮化层填充后所保留的蝶形结构的凹陷完全填充；步骤三、进行终止在第二氮化层的具有选择性的第一次化学机械研磨从而形成平坦表面；步骤四、进行非选择性的第二次平坦化工艺并形成由仅保留在间隔区中的第一氧化层组成的第零层层间膜。本发明能消除第零层层间膜表面的蝶形缺陷并从而能防止金属残留在蝶形缺陷中，从而能提高产品良率。

Description

第零层层间膜的制造方法

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种第零层层间膜的制造方法。

背景技术

现行先进逻辑芯片工艺中，同一半导体衬底晶圆上集成有多个器件单元，器件单元的栅极结构中包括多晶硅栅，各多晶硅栅的间距不会完全相同，而是具有多种间距 值，多晶硅栅的之间的间隔区中往往需要采用第零层层间膜(IDL0)来填充，现有方 法中，往往是先沉积第零层层间膜通常为氧化膜，之后再采用化学机械研磨(CMP) 工艺对第零层层间膜进行平坦化使第零层层间膜仅位于间隔区中。但是由于多晶硅栅 之间的间隔区的宽度大小不同，通常在第零层层间膜沉积完成之后，在间隔区会形成 凹陷的蝶形缺陷，经由CMP之后蝶形缺陷往往仍然会存在。这样在后续金属工艺中会 在蝶形缺陷中产生金属残留，最终造成金属接触孔工艺后线路短路，直接冲击产品良 率

如图1A至图1D所示，是现有第零层层间膜的制造方法各步骤中的器件结构图， 现有第零层层间膜的制造方法包括如下步骤：

步骤一、如图1A所示，提供一半导体衬底(未显示)，在所述半导体衬底表面形 成多个由栅介质层102和多晶硅栅103叠加而成的第一栅极结构101；各所述第一栅 极结构101之间的区域为间隔区。

通常，现有方法中，形成所述第一栅极结构101的分步骤包括：

步骤11、在所述半导体衬底表面依次形成所述栅介质层102和所述多晶硅栅103。

步骤12、在所述多晶硅栅103的表面形成硬质掩模层。

步骤13、进行光刻刻蚀形成多个所述第一栅极结构101，所述第一栅极结构101 的所述多晶硅栅103的顶部还叠加有所述硬质掩模层。

所述硬质掩模层的材料包括氧化层或氮化层。

步骤14、在各所述第一栅极结构101的侧面形成侧墙104。所述侧墙104的材料 包括氧化层或氮化层。

之后还包括步骤：形成由氮化层组成的接触孔刻蚀停止层106，所述接触孔刻蚀停止层106覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述侧墙104的侧面以及 所述间隔区的所述半导体衬底表面。通常，在所述第一栅极结构101外部的所述半导 体衬底表面还形成有氧化层105。

现有方法中，所述半导体衬底为硅衬底。

现有方法中，所述第一栅极结构101为伪栅极结构，所述第一栅极结构101的所 述多晶硅栅103需要在后续形成金属栅110之前去除。所述栅介质层102的材料采用 高介电常数材料，在所述高介电常数材料和所述半导体衬底之间还通常形成有界面 层。在其他实施例方法中也能为：所述栅介质层102的材料为氧化层。

在后续步骤二之前还包括在所述第一栅极结构101两侧的所述半导体衬底表面形成源区和漏区的步骤。

步骤二、如图1B所示，进行第零层层间膜107的生长，通常，第零层层间膜107 的沉积工艺采用化学气相沉积(CVD)工艺，包括等离子体增强化学气相沉积(PECVD)， 次大气压化学气相沉积(SACVD)，高密度等离子体化学气相沉积(HDPCVD)。

可以看出，所述第零层层间膜107的表面具有凹陷的蝶形结构108，所述蝶形结 构108位于所述间隔区中，所述间隔区的宽度越大，所述蝶形结构108的凹陷越大。

步骤三、如图1C所示，进行化学机械研磨工艺对所述第零层层间膜107进行研 磨，研磨后的所述第零层层间膜107仅位于所述间隔区中且表面和所述第一栅极结构 101的表面相平，但是如图1B所示，所述蝶形结构108无法去除。

所述化学机械研磨工艺采用高选择比配置进行，如对氧化硅的研磨速率大于对氮化硅的研磨速率以及对氧化硅的研磨速率大于对多晶硅的研磨速率。步骤三中的所述 化学机械研磨工艺以所述多晶硅栅103的表面为停止层；或者，步骤三中的所述化学 机械研磨工艺以所述接触孔刻蚀停止层106的表面为停止层。

步骤四完成之后还包括如下步骤：

去除所述多晶硅栅103。

如图1D所示，在所述多晶硅栅103的去除区域填充金属形成金属栅110，由所述 栅介质层102和所述金属栅110叠加形成第二栅极结构109。

现有方法中，所述第二栅极结构109为高介电金属栅极即HKMG，所述金属栅110 的材料通常为Al，在所述金属栅110的底部通常形成有功函数层，对于NMOS管，功 函数层为N型功函数层；对于PMOS管，功函数层为P型功函数层，而为了实现NMOS 管和PMOS管的基础，在PMOS管的HKMG的P型功函数层的表面还叠加有N型功函数 层；在N型功函数层和所述金属栅110之间通常还形成有顶部盖帽层，顶部盖帽层的 材料为TiN，或者为TiN和Ti的叠加层；在所述栅介质层102的高介电材料和功函数 层之间通常还具有底部阻障层，底部阻障层通常有由TiN层和TaN层叠加而成。

现有方法中，由于在所述第零层层间膜107的表面上形成有所述蝶形结构108， 在后续金属CMP如形成所述金属栅110的CMP之后，容易在所述蝶形结构108中产生 金属残留111，金属残留111会造成金属接触孔形成后线路短路，从而降低产品良率。

发明内容

本发明所要解决的技术问题是提供一种第零层层间膜的制造方法，能消除第零层层间膜表面的蝶形缺陷并从而能防止金属残留在蝶形缺陷中，从而能提高产品良率。

为解决上述技术问题，本发明提供的第零层层间膜的制造方法包括如下步骤：

步骤一、提供一半导体衬底，在所述半导体衬底表面形成多个由栅介质层和多晶硅栅叠加而成的第一栅极结构；各所述第一栅极结构之间的区域为间隔区。

步骤二、进行第零层层间膜的生长，包括如下分步骤：

步骤21、进行第一次沉积形成第一氧化层将各所述间隔区完全填充，所述第一氧化层还延伸到各所述第一栅极结构的顶部，所述第一氧化层的表面具有凹陷的蝶形结 构，所述蝶形结构位于所述间隔区中，所述间隔区的宽度越大，所述蝶形结构的凹陷 越大。

步骤22、进行第二次沉积在所述第一氧化层表面形成第二氮化层，所述第二氮化层作为后续第一次化学机械研磨的终止层，所述第二氮化层填充后所述蝶形结构的凹 陷保留。

步骤23、进行第三次沉积在所述第二氮化层表面形成第三氧化层，所述第三氧化层要求将所述第二氮化层填充后所保留的所述蝶形结构的凹陷完全填充，所述第三氧 化层的最低表面位置要求高于所述第二氮化层的最高表面位置。

步骤三、进行具有选择性的第一次化学机械研磨，所述第一次化学机械研磨对所述第三氧化层的研磨速率大于对所述第二氮化层的研磨速率，所述第一次化学机械研 磨停止在所述第二氮化层的最高表面位置，使研磨后的所述第三氧化层的表面和暴露 的所述第二氮化层表面形成一个平坦的表面。

步骤四、进行非选择性的第二次平坦化工艺，所述第二次平坦化工艺对所述第三氧化层、所述第二氮化层和所述第一氧化层进行等速率去除，所述第二次平坦化工艺 后所述间隔区外部的所述第三氧化层、所述第二氮化层和所述第一氧化层都被去除， 由仅保留在所述间隔区中的所述第一氧化层组成最终的所述第零层层间膜，所述第零 层层间膜表面和所述第一栅极结构的表面相平。

进一步的改进是，步骤一形成所述第一栅极结构的分步骤包括：

步骤11、在所述半导体衬底表面依次形成所述栅介质层和所述多晶硅栅。

步骤12、在所述多晶硅栅的表面形成硬质掩模层。

步骤13、进行光刻刻蚀形成多个所述第一栅极结构，所述第一栅极结构的所述多晶硅栅的顶部还叠加有所述硬质掩模层。

进一步的改进是，步骤一形成所述第一栅极结构的分步骤还包括：

步骤14、在各所述第一栅极结构的侧面形成侧墙。

进一步的改进是，所述硬质掩模层的材料包括氧化层或氮化层。

进一步的改进是，所述侧墙的材料包括氧化层或氮化层。

进一步的改进是，在进行步骤二之前还包括如下步骤：

形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述侧墙的侧面以及所述间隔区的所述半导体衬底表 面。

进一步的改进是，步骤四中所述第二次平坦化工艺以所述多晶硅栅的表面为停止层。

进一步的改进是，步骤四中所述第二次平坦化工艺采用化学机械研磨工艺或者采用刻蚀工艺。

进一步的改进是，步骤一中的各所述第一栅极结构之间的间距包括多个，使所述间隔区的宽度包括多个，步骤23中所述第三氧化层的厚度要求保证将宽度最大的所 述间隔区顶部的所述蝶形结构的凹陷完全填充。

进一步的改进是，步骤21中的所述第一次沉积采用CVD工艺，所采用的CVD工 艺包括PECVD，SACVD，HDPCVD。

进一步的改进是，步骤23中的所述第三次沉积采用CVD工艺，所采用的CVD工 艺包括PECVD，SACVD，HDPCVD。

进一步的改进是，所述半导体衬底为硅衬底。

进一步的改进是，所述栅介质层的材料为氧化层；或者，所述栅介质层的材料采用高介电常数材料。

进一步的改进是，在步骤二之前还包括在所述第一栅极结构两侧的所述半导体衬底表面形成源区和漏区的步骤。

进一步的改进是，步骤四完成之后还包括如下步骤：

去除所述多晶硅栅。

在所述多晶硅栅的去除区域填充金属形成金属栅，由所述栅介质层和所述金属栅叠加形成第二栅极结构。

本发明对第零层层间膜的生长工艺做了有针对性的设计，在采用和现有工艺相同的第一次沉积工艺形成将多晶硅栅之间的间隔区完全填充的表面具有凹陷的蝶形结 构的第一氧化层之后，依次形成了第二氮化层和第三氧化层，第二氮化层作为后续的 第三氧化层的第一次化学机械研磨的终止层，第二氮化层会使各凹陷的蝶形结构保 留，第三氧化层则会将第二氮化层表面的凹陷结构完全填充，这样能使第三氧化层的 最低表面位置要求高于第二氮化层的最高表面位置，这样在具有选择性的第一化学机 械研磨时能停止在第二氮化层的最高表面位置处，使得使研磨后的第三氧化层的表面 和暴露的第二氮化层表面形成一个没有任何凹陷的平坦的表面；之后再结合对第三氧 化层、第二氮化层和第一氧化层进行等速率去除的非选择性第二次平坦化工艺，能得 到由仅保留在间隔区中的第一氧化层组成的第零层层间膜，第零层层间膜表面和第一 栅极结构的表面相平且没有凹陷的蝶形结构，所以本发明结合在第一氧化层表面上形 成第二氮化层和第三氧化层，再结合选择性的第一次化学机械研磨和非选择性的第二 次平坦化工艺，能消除第零层层间膜表面的蝶形缺陷并从而能防止金属残留在蝶形缺 陷中，从而能提高产品良率。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1A-图1D是现有第零层层间膜的制造方法各步骤中的器件结构图；

图2是本发明实施例第零层层间膜的制造方法的流程图；

图3A-图3E是本发明实施例第零层层间膜的制造方法各步骤中的器件结构图。

具体实施方式

如图2所示，是本发明实施例第零层层间膜的制造方法的流程图；如图3A至图3E所示，是本发明实施例第零层层间膜的制造方法各步骤中的器件结构图，本发明实 施例第零层层间膜的制造方法包括如下步骤：

步骤一、如图3A所示，提供一半导体衬底(未显示)，在所述半导体衬底表面形 成多个由栅介质层2和多晶硅栅3叠加而成的第一栅极结构1；各所述第一栅极结构 1之间的区域为间隔区。

本发明实施例方法中，形成所述第一栅极结构1的分步骤包括：

步骤11、在所述半导体衬底表面依次形成所述栅介质层2和所述多晶硅栅3。

步骤12、在所述多晶硅栅3的表面形成硬质掩模层。

步骤13、进行光刻刻蚀形成多个所述第一栅极结构1，所述第一栅极结构1的所 述多晶硅栅3的顶部还叠加有所述硬质掩模层。

所述硬质掩模层的材料包括氧化层或氮化层。

步骤14、在各所述第一栅极结构1的侧面形成侧墙4。所述侧墙4的材料包括氧 化层或氮化层。

在进行后续步骤二之前还包括如下步骤：

形成由氮化层组成的接触孔刻蚀停止层6，所述接触孔刻蚀停止层6覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述侧墙4的侧面以及所述间隔区的所述半导体 衬底表面。通常，在所述第一栅极结构1外部的所述半导体衬底表面还形成有氧化层 5。

本发明实施例方法中，所述半导体衬底为硅衬底。

本发明实施例方法中，所述第一栅极结构1为伪栅极结构，所述第一栅极结构1 的所述多晶硅栅3需要在后续形成金属栅9之前去除。所述栅介质层2的材料采用高 介电常数材料，在所述高介电常数材料和所述半导体衬底之间还通常形成有界面层。 在其他实施例方法中也能为：所述栅介质层2的材料为氧化层。

在后续步骤二之前还包括在所述第一栅极结构1两侧的所述半导体衬底表面形成源区和漏区的步骤。

步骤二、进行第零层层间膜7的生长，包括如下分步骤：

步骤21、如图3B所示，进行第一次沉积形成第一氧化层7a将各所述间隔区完全 填充，所述第一氧化层7a还延伸到各所述第一栅极结构1的顶部，所述第一氧化层 7a的表面具有凹陷的蝶形结构，所述蝶形结构位于所述间隔区中，所述间隔区的宽度 越大，所述蝶形结构的凹陷越大。图3B中所述蝶形结构如虚线框8所示。

所述第一次沉积采用的CVD工艺包括PECVD，SACVD，HDPCVD。

步骤22、如图3B所示，进行第二次沉积在所述第一氧化层7a表面形成第二氮化 层7b，所述第二氮化层7b作为后续第一次化学机械研磨的终止层，所述第二氮化层 7b填充后所述蝶形结构的凹陷保留。

步骤23、如图3B所示，进行第三次沉积在所述第二氮化层7b表面形成第三氧化 层7c，所述第三氧化层7c要求将所述第二氮化层7b填充后所保留的所述蝶形结构的 凹陷完全填充，所述第三氧化层7c的最低表面位置要求高于所述第二氮化层7b的最 高表面位置。

各所述第一栅极结构1之间的间距包括多个，使所述间隔区的宽度包括多个，步骤23中所述第三氧化层7c的厚度要求保证将宽度最大的所述间隔区顶部的所述蝶形 结构的凹陷完全填充。

所述第三次沉积采用CVD工艺，所采用的CVD工艺包括PECVD，SACVD，HDPCVD。

步骤三、如图3C所示，进行具有选择性的第一次化学机械研磨，所述第一次化 学机械研磨对所述第三氧化层7c的研磨速率大于对所述第二氮化层7b的研磨速率， 所述第一次化学机械研磨停止在所述第二氮化层7b的最高表面位置，使研磨后的所 述第三氧化层7c的表面和暴露的所述第二氮化层7b表面形成一个平坦的表面，这时 所述蝶形结构被消除，没有任何凹陷。

步骤四、如图3D所示，进行非选择性的第二次平坦化工艺，所述第二次平坦化 工艺对所述第三氧化层7c、所述第二氮化层7b和所述第一氧化层7a进行等速率去除， 所述第二次平坦化工艺后所述间隔区外部的所述第三氧化层7c、所述第二氮化层7b 和所述第一氧化层7a都被去除，由仅保留在所述间隔区中的所述第一氧化层7a组成 最终的所述第零层层间膜7，所述第零层层间膜7表面和所述第一栅极结构1的表面 相平。

所述第二次平坦化工艺以所述多晶硅栅3的表面为停止层；或者，所述第二次平坦化工艺采用化学机械研磨工艺或者采用刻蚀工艺。

步骤四完成之后还包括如下步骤：

去除所述多晶硅栅3。

如图3E所示，在所述多晶硅栅3的去除区域填充金属形成金属栅9，由所述栅介 质层2和所述金属栅9叠加形成第二栅极结构10。

本发明实施例方法中，所述第二栅极结构10为HKMG，所述金属栅9的材料通常 为Al，在所述金属栅9的底部通常形成有功函数层，对于NMOS管，功函数层为N型 功函数层；对于PMOS管，功函数层为P型功函数层，而为了实现NMOS管和PMOS管 的基础，在PMOS管的HKMG的P型功函数层的表面还叠加有N型功函数层；在N型功 函数层和所述金属栅9之间通常还形成有顶部盖帽层，顶部盖帽层的材料为TiN，或 者为TiN和Ti的叠加层；在所述栅介质层2的高介电材料和功函数层之间通常还具 有底部阻障层，底部阻障层通常有由TiN层和TaN层叠加而成。

本发明实施例对第零层层间膜7的生长工艺做了有针对性的设计，在采用和现有工艺相同的第一次沉积工艺形成将多晶硅栅3之间的间隔区完全填充的表面具有凹陷 的蝶形结构的第一氧化层7a之后，依次形成了第二氮化层7b和第三氧化层7c，第二 氮化层7b作为后续的第三氧化层7c的第一次化学机械研磨的终止层，第二氮化层7b 会使各凹陷的蝶形结构保留，第三氧化层7c则会将第二氮化层7b表面的凹陷结构完 全填充，这样能使第三氧化层7c的最低表面位置要求高于第二氮化层7b的最高表面 位置，这样在具有选择性的第一化学机械研磨时能停止在第二氮化层7b的最高表面 位置处，使得使研磨后的第三氧化层7c的表面和暴露的第二氮化层7b表面形成一个 没有任何凹陷的平坦的表面；之后再结合对第三氧化层7c、第二氮化层7b和第一氧 化层7a进行等速率去除的非选择性第二次平坦化工艺，能得到由仅保留在间隔区中 的第一氧化层7a组成的第零层层间膜7，第零层层间膜7表面和第一栅极结构1的表 面相平且没有凹陷的蝶形结构，所以本发明实施例能消除第零层层间膜7表面的蝶形 缺陷并从而能防止金属残留在蝶形缺陷中，从而能提高产品良率。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这 些也应视为本发明的保护范围。

Claims (15)

1.一种第零层层间膜的制造方法，其特征在于，包括如下步骤：

步骤一、提供一半导体衬底，在所述半导体衬底表面形成多个由栅介质层和多晶硅栅叠加而成的第一栅极结构；各所述第一栅极结构之间的区域为间隔区；

步骤二、进行第零层层间膜的生长，包括如下分步骤：

步骤21、进行第一次沉积形成第一氧化层将各所述间隔区完全填充，所述第一氧化层还延伸到各所述第一栅极结构的顶部，所述第一氧化层的表面具有凹陷的蝶形结构，所述蝶形结构位于所述间隔区中，所述间隔区的宽度越大，所述蝶形结构的凹陷越大；

步骤22、进行第二次沉积在所述第一氧化层表面形成第二氮化层，所述第二氮化层作为后续第一次化学机械研磨的终止层，所述第二氮化层填充后所述蝶形结构的凹陷保留；

步骤23、进行第三次沉积在所述第二氮化层表面形成第三氧化层，所述第三氧化层要求将所述第二氮化层填充后所保留的所述蝶形结构的凹陷完全填充，所述第三氧化层的最低表面位置要求高于所述第二氮化层的最高表面位置；

步骤三、进行具有选择性的第一次化学机械研磨，所述第一次化学机械研磨对所述第三氧化层的研磨速率大于对所述第二氮化层的研磨速率，所述第一次化学机械研磨停止在所述第二氮化层的最高表面位置，使研磨后的所述第三氧化层的表面和暴露的所述第二氮化层表面形成一个平坦的表面；

步骤四、进行非选择性的第二次平坦化工艺，所述第二次平坦化工艺对所述第三氧化层、所述第二氮化层和所述第一氧化层进行等速率去除，所述第二次平坦化工艺后所述间隔区外部的所述第三氧化层、所述第二氮化层和所述第一氧化层都被去除，由仅保留在所述间隔区中的所述第一氧化层组成最终的所述第零层层间膜，所述第零层层间膜表面和所述第一栅极结构的表面相平。

2.如权利要求1所述的第零层层间膜的制造方法，其特征在于，步骤一形成所述第一栅极结构的分步骤包括：

步骤11、在所述半导体衬底表面依次形成所述栅介质层和所述多晶硅栅；

步骤12、在所述多晶硅栅的表面形成硬质掩模层；

步骤13、进行光刻刻蚀形成多个所述第一栅极结构，所述第一栅极结构的所述多晶硅栅的顶部还叠加有所述硬质掩模层。

3.如权利要求2所述的第零层层间膜的制造方法，其特征在于，步骤一形成所述第一栅极结构的分步骤还包括：

步骤14、在各所述第一栅极结构的侧面形成侧墙。

4.如权利要求2所述的第零层层间膜的制造方法，其特征在于：所述硬质掩模层的材料包括氧化层或氮化层。

5.如权利要求3所述的第零层层间膜的制造方法，其特征在于：所述侧墙的材料包括氧化层或氮化层。

6.如权利要求3所述的第零层层间膜的制造方法，其特征在于：在进行步骤二之前还包括如下步骤：

形成由氮化层组成的接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述栅极的顶部的所述硬质掩膜层表面、所述侧墙的侧面以及所述间隔区的所述半导体衬底表面。

7.如权利要求1所述的第零层层间膜的制造方法，其特征在于：步骤四中所述第二次平坦化工艺以所述多晶硅栅的表面为停止层。

8.如权利要求1所述的第零层层间膜的制造方法，其特征在于：步骤四中所述第二次平坦化工艺采用化学机械研磨工艺或者采用刻蚀工艺。

9.如权利要求1所述的第零层层间膜的制造方法，其特征在于：步骤一中的各所述第一栅极结构之间的间距包括多个，使所述间隔区的宽度包括多个，步骤23中所述第三氧化层的厚度要求保证将宽度最大的所述间隔区顶部的所述蝶形结构的凹陷完全填充。

10.如权利要求1所述的第零层层间膜的制造方法，其特征在于：步骤21中的所述第一次沉积采用CVD工艺，所采用的CVD工艺包括PECVD，SACVD，HDPCVD。

11.如权利要求1所述的第零层层间膜的制造方法，其特征在于：步骤23中的所述第三次沉积采用CVD工艺，所采用的CVD工艺包括PECVD，SACVD，HDPCVD。

12.如权利要求1所述的第零层层间膜的制造方法，其特征在于：所述半导体衬底为硅衬底。

13.如权利要求12所述的第零层层间膜的制造方法，其特征在于：所述栅介质层的材料为氧化层；或者，所述栅介质层的材料采用高介电常数材料。

14.如权利要求13所述的第零层层间膜的制造方法，其特征在于：在步骤二之前还包括在所述第一栅极结构两侧的所述半导体衬底表面形成源区和漏区的步骤。

15.如权利要求14所述的第零层层间膜的制造方法，其特征在于：步骤四完成之后还包括如下步骤：

去除所述多晶硅栅；

在所述多晶硅栅的去除区域填充金属形成金属栅，由所述栅介质层和所述金属栅叠加形成第二栅极结构。