TW201543553A - 積體電路裝置的製造方法 - Google Patents

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Kuo-Cheng Lien
Chang-Sheng Lin
Chih-Chang Hung
Yung-Cheng Lu
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Abstract

用於對材料進行平面凹蝕的IC裝置製程，其中該材料最初在基板上具有不同的高度。該方法包含形成一底抗反射塗層，烘烤該底抗反射塗層導致該底抗反射塗層進行交聯反應、化學機械研磨(CMP)以移除該底抗反射塗層之一第一部份、以及形成一平坦表面、接著電漿蝕刻導致對該底抗反射塗層之平面凹蝕。該電漿蝕刻對於該底抗反射塗層以及該材料間具有一低蝕刻選擇性，其中該底抗反射塗層以及該材料係同時被凹蝕。在某一特定高定下的任何材料係被移除。實質上低於該材料層某一特定高度的結構可實質被保持完整並被保護以不受污染。當在化學機械研磨(CMP)時所用使磨蝕物(abrasive)與該底抗反射塗層形成酯鍵(ester linkages)時，利用該方法則特別有效。

Description

用於可變高度層的平面凹陷或移除之底抗反射塗層輔助製程
本發明關於一種積體電路(IC)裝置的製造方法，尤其係關於一種取代閘極製程(replacement gate process)。
為了增加元件密度(device density)，多年來業界對降低半導體裝置臨界維度(critical dimensions、CDs)方面進行了許多的研究。該等研究導致了以高介電常數(high-k)介電材料以及金屬閘極取代傳統閘極材料的。與相同厚度的二氧化矽相比，高介電常數(high-k)介電材料可提供較高的電容量以及電容。具有合適的功函數(work functions)之金屬電極可避免在鄰近高介電常數(high-k)介電層與電極之間的介面發生電荷載體空乏(charge carrier depletion)的現象。作為P型通道晶體的電極以及作為N型通道電晶體的電極通常需要不同的金屬材質。
適合作為閘極材料的金屬可能會對用來形成源極以及汲極區域的製程造成不利的影響。其中，退火製程會對電極金屬的功函數造成不利的影響。為克服上述問題，新的製程，包含取代閘極(後閘極、gate-last)製程，被發展了出來。 在取代閘極製程中，形成一虛置閘極堆疊(dumy gate stack)，即以多晶矽取代金屬形成閘極堆疊。在形成源極以及汲極區域後，將該多晶矽移除形成溝槽，並填入所需的金屬材料。
本發明之下列詳細內容將搭配圖式說明以利了解。值得注意的是，在產業實際利用中，圖式中的多種結構並未以比例繪示。事實上，多種結構的尺寸可隨意增加或縮小，以清楚說明本發明。
第1圖係為本發明某些實施例所述之積體電路裝置的製造流程圖。
第2-6圖係依據第1圖所述之積體電路裝置製造流程圖所繪示的一系列部份積體電路裝置製程中示意圖。
第7圖係為本發明某些實施例所述之積體電路裝置的製造流程圖。
第8-13圖係依據第7圖所述之積體電路裝置製造流程圖所繪示的一系列部份積體電路裝置製程中示意圖。
第14圖係為本發明某些實施例所述之積體電路裝置的製造流程圖。
第15-39係依據第14圖所述之積體電路裝置製造流程圖所繪示的一系列部份積體電路裝置製程中示意圖。
以下所揭示提供許多不同之實施例，例如提供不同揭示之特徵。所述之部分特定範例係在以下揭示，以簡化本發明。當然，此些實施例僅為範例，而不用以限制本發明。此 外，本發明在許多範例中可重複號碼和/或文字，而此些重覆僅為簡化和標示更清楚，其本身在各個實施例和/或所討論之圖式間並不代表特定之關係。更甚者，位於一第二特徵上或上方之第一特徵的形成在之後的描述中可包括第一特徵和第二特徵直接接觸的實施例，且亦可包括額外的特徵位於第一特徵和第二特徵，而如此第一特徵和第二特徵係非直接接觸。此外，本發明於各個實施例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述結構之間的關係。
此外，於說明書中之相對用語，例如”在---之下(beneath)”、”之下(below)”、”低於(lower)”、”在---之上(above)”、”之上(upper)”或類似的用語，係用於說明顯示於圖中的某一特徵與另一特徵之間的關係。除了描繪於圖中的方向以外，這些相對用語包括使用或操作這些元件的不同方向。舉例而言，當圖中的元件反轉時，原本使用某些特徵位於另一特徵”之下(below)”或”在---之下(beneath)”，會反轉成某些特徵位於另一特徵”之上(above)”。因此，示範的用語”之下(below)”包括之上或之下兩種方向。元件也有可能具有其他方向(轉90度或位於其他方向)，且內文中關於空間的相對敘述可依據上述原則作類似的解釋。
最佳化積體電路設計可使晶片區域被充分利用、最小化功率需求、以及最大限度地提高n型通道電晶體及p型通道電晶體之標準電壓以及低電壓、以及長通道及短通道的混合特徵化設計。由於型態的混合以及在晶片表面圖案密度上的變 化，導致在形成的積體電路裝置的製造過程各材料層的厚度及高度的變化。這些變化在取代閘極制程中特別難於管理，因為膜層厚度會被先前被施以一移除製程的膜層所凹陷的高度或深度所影響。
本發明提供一種製程用來影響平面凹蝕位於基板表面的位相可變材料。位相可變亦指跨越該基板的材料在高度上係可變的。該"凹蝕"此動詞係指通過去除外層或最上層的材料使的膜層降低。進行凹蝕的材料不需較另一材料低、或是較凹陷。平面凹蝕係指該材料被凹蝕至一大約平坦的表面，即任何位於該表面之上的材料係被移除，而任何低於該表面的材料係實質上保持完整。在某些實施例中，該移除係由上而下的，即該移除係由相對基板最高的位置以近乎平面的方式朝著相對基板較低的位置進行。在某些實施例中，該材料係被完全移除。在某些實施例中，該材料係由另一材料的表面移除，而該另一材料係較容易受損的，或係由化學機械研磨(CMP)形成非平面。在某些實施例中，該位相可變材料係被凹蝕至一目標高度範圍。在某些實施例中，該材料係被凹蝕以使得凹陷至另一材料中，其中該另一材料係實質上較不受該凹蝕製程影響。在某些實施例中，複數位相可變材料同時進行凹蝕。
第1圖提供一根據本發明某些實施例所述之製程100。第2-6圖係依據第1圖所述製造流程圖所繪示的一例。製程100包含步驟101，係為最初始製程，包含形成位相可變層207A以及207B，如第2圖所示。製程100包含一集合步驟110用以形成一均勻地凹入的底抗反射塗層(BARC)209以及導致一 平面凹蝕或移除膜層207A或207B。
如第2圖所示，膜層207A以及207B係形成於一基板201、一膜層203，以及一膜層205之上。該膜層203可例如為可被化學機械研磨(CMP)損傷或在化學機械研磨(CMP)下不易進行平坦化的膜層。該膜層205可例如為實質上較不受該凹蝕製程110影響的材料，以及該膜層207A以及207B可被凹蝕。在某些實施例中，該基板201具有鰭狀物247。
起初，此二膜層207A以及207B相對於該基板201係具於一高度206A。在此實施例中，該相對於該基板的高度係以線S-S'為基準，其亦為該鰭狀物247的基礎。但是應當理解的是，相對於該基板201的高度僅僅是為了定義為於基板上膜層的高度，以及以該線S-S'作為基準平面以定義另一平面的作法僅為例示。一通過該鰭狀物247頂部的平面亦可作為一個適當的基準平面。在大部份實施例中，該基板201係為一晶圓。一平面通過該晶圓中，或該晶圓的某一面亦可作為一個適當的基準平面。
該裝置200的表面包含膜層並具有間隔208A及208B。在某些實施例中，一圖形化膜層207A以及207B係被形成，以用來進行後續凹蝕製程。在某些實施例中，該膜層係具有一圖形化圖案且具有連續或不同的高度，該等高度係相等或低於該平面A-A'，該膜層的初始高度206A係相等或低於該平面A-A'，以及該膜層經該凹蝕製程後的目標高度206B係為相等或低於一平面B-B'。形成於基板201上的圖形係具有不同圖形密度，而且也具有不同圖形高度，以及該間隔208A及208B存在 於欲以平面方式進行凹蝕製程的膜層中，使得該凹蝕製程係具有挑戰性的。本發明係提供一製程來應對上述挑戰。
膜層207A以及207B之材質可為任何材料。在某些實施例中，該膜層207A以及207B係為一硬罩幕層材料。在某些實施例中，該膜層207A以及207B係為一金屬。相對於其他材料，上述材料在以平面方式進行凹蝕製程時係較有難度的。
步驟集合110係由步驟111開始，將一聚合物底抗反射塗層(BARC)209填入間隔208A及208B內並塗佈於膜層207A以及207B之上，如第3圖所示。在某些實施例中，該底抗反射塗層(BARC)209係利用一包含有單體及起始劑的溶液以旋轉塗佈法形成於基板201之上。在某些實施例中，該底抗反射塗層(BARC)209的厚度範圍可介於300Å至5000Å之間。在某些實施例中，該間隔208A及208B之空間至少98%係被該底抗反射塗層(BARC)209所填滿。
製程110接著以步驟113進行，對上述結構進行烘烤以使底抗反射塗層(BARC)209進行交聯反應。在大部份實施例中，烘烤步驟113的溫度範圍係由100℃至500℃。交聯反應可強化底抗反射塗層(BARC)209以利後續的化學機械研磨(CMP)。
步驟集合110接著以步驟115進行，即一化學機械研磨(CMP)步驟。在某些實施例中，化學機械研磨(CMP)步驟115可降低該底抗反射塗層(BARC)209的厚度由200Å至2000Å。在某些實施例中，化學機械研磨(CMP)步驟115可在該平面D1-D1'停止，其中該平面D1-D1'係在底抗反射塗層 (BARC)209之中以及該膜層207A以及207B之上，如第4圖所示。在某些實施例中，化學機械研磨(CMP)步驟115可在該平面D2-D2'停止，該平面D2-D2'對應該被用來凹蝕的材料層207之頂部。在某些實施例中，化學機械研磨(CMP)步驟115可在該平面D3-D3'停止，該平面D3-D3'對應一膜層205，其係位於被製程100凹蝕的膜層207A以及207B中。在某些實施例中，化學機械研磨(CMP)步驟115可停止於一具有厚度範圍為5Å至300Å的膜層。
化學機械研磨(CMP)步驟115提供一裝置200，其中該裝置200具有高平坦度的上表面218。因此，利用機械研磨(CMP)115可降低該表面218直到達到一特定的高度限制。在某些實施例中，該高度限制可在凹蝕該膜層207A以及207B時避免傷害到膜層205。在某些實施例中，該高度限制可避免傷害一底層203。
在某些實施例中，化學機械研磨(CMP)步驟115對該底抗反射塗層(BARC)209以及一膜層207A以及207B(被進行凹蝕)間具有一高蝕刻選擇性。該高蝕刻選擇性係介於10：1至5000：1。該對底抗反射塗層(BARC)209的化學機械研磨(CMP)步驟115之高蝕刻選擇性可促進形成一高平坦化表面218。
在某些實施例中，化學機械研磨(CMP)步驟115使用一金屬氧化物粒子研磨液。在某些實施例中，該研磨液係為一膠體。該膠體包含非常小的粒子。該非常小的粒子具有一高比表面積(surface to volume ratio)，可促進化學反應。在某些實施例中，該金屬氧化物係為SiO2、Al2O3、以及CeO2之一者。 在某些實施例中，該金屬氧化物粒子可與底抗反射塗層(BARC)209的羥基進行一脫水(dehydration)反應，並經由醚鍵(ether linkages)與底抗反射塗層(BARC)209鍵結。反應以及鍵結可增加化學機械研磨(CMP)步驟115對該底抗反射塗層(BARC)209的選擇性以及增加該化學機械研磨(CMP)速率。
在某些實施例中，化學機械研磨(CMP)步驟115具有一平台轉速(table rotation speed)介於30rpm(revolution per minute)至110rpm。在某些實施例中，化學機械研磨(CMP)步驟115具有一下壓力(downward force)介於0.5psi(pounds per square inch)至5psi。在某些實施例中，化學機械研磨(CMP)步驟115具有一研磨液流量介於50ml/min至500ml/min。這些化學機械研磨(CMP)條件可促進形成一高平坦化表面218，維持底抗反射塗層(BARC)209在進行化學機械研磨(CMP)步驟115時的整體性(integrity)，以及維持一高研磨速率。
步驟集合110接著以步驟117進行，蝕刻該底抗反射塗層(BARC)209至一目標高度206B，如第5A圖以及第5B圖所示。在某些實施例中，該蝕刻步驟117對於底抗反射塗層(BARC)209以及一膜層207A以及207B具有一低蝕刻選擇性。該低蝕刻選擇性(該底抗反射塗層(BARC)209相對於該膜層207A以及207B)係介於1：5至10：1。根據另一實施例，該蝕刻步驟117對於底抗反射塗層(BARC)209與該膜層207A以及207B間具有一非常低蝕刻選擇性，其中該非常低蝕刻選擇性係介於1：2至2：1。在某些實施例中，蝕刻步驟117對該底抗反射塗層(BARC)209以及該膜層207A以及207B達到大致相同的蝕刻程 度(這是最合適的)，所得結構如第5A圖所示。在某些實施例中，蝕刻步驟117對該底抗反射塗層(BARC)209的蝕刻程度大於對該膜層207A以及207B的蝕刻程度，所得結構如第5B圖所示。
在大部份實施例中，該蝕刻步驟117係為一乾蝕刻製程。在某些實施例中，該蝕刻步驟117係為一具有一來源氣體的電漿蝕刻製程，其中該來源氣體包含H2以及N2。在某些實施例中，該電漿蝕刻製程的該來源氣體不包含氟化合物(fluorine compounds)。在某些實施例中，蝕刻步驟117所使用的該來源氣體具有一流量係介於5ml/min至1000ml/min之間。在某些實施例中，蝕刻步驟117係在一壓力下進行，其中該壓力係介於1mTorr至100mTorr之間。在某些實施例中，蝕刻步驟117使用一電漿源，其中該電漿源之功率係設上於200W至5000W之間。在某些實施例中，蝕刻步驟117使用一偏壓功率大於500W。在某些實施例中，蝕刻步驟117在施行時，該基板201係具有一基板溫度介於10℃至60℃之間。使用上述製程條件的電漿蝕刻可提供一低蝕刻選擇性，且可在合適的高速下進行。
在某些實施例中，蝕刻步驟117可降低該底抗反射塗層(BARC)209其10Å至3000Å的厚度。在某些實施例中，目標高度206B可對應一膜層203之高度，其中該膜層203位於一或一以上之該膜層207A以及207B之下。在某些實施例中，目標高度206B可為該被蝕刻的膜層207B下表面與該膜層205上表面之間的高度距離216。在該化學機械研磨(CMP)步驟115實施並形 成一高平坦化表面218後，接著進行該低蝕刻選擇性蝕刻步驟117，使得該底抗反射塗層(BARC)209可被均勻地凹蝕至該平面B-B'。位於該平面B-B'之上的該底抗反射塗層(BARC)209可有效地被移除。低於該平面B-B'的該底抗反射塗層(BARC)209部份以及其他構成該裝置200的材料係被完整地保留。在某些實施例中，蝕刻步驟117可使得該膜層207A以及207B被均勻地凹蝕形成一平面。
步驟集合110可視需要更進一步對膜層107進行一凹蝕製程。這些選擇可依據第5B圖的蝕刻結果進行一判斷步驟118。在某些實施例中，當額外的移除需要時，步驟集合110可接著以步驟120進行。步驟120係為選擇性蝕刻，以移除位於該底抗反射塗層(BARC)209之上的該膜層107，形成如第5A圖所示結構。為進行該蝕刻步驟120，該底抗反射塗層(BARC)209遮罩結構係低於該平面B-B'。
在某些實施例中，當額外的移除步驟係有需要時，步驟集合110可重覆施行步驟111至117。在這些實施例中，該膜層207A以及207B可進一步被均勻地凹蝕。如此一來，使得具有第5B圖所示之結構逐漸轉換成具有第5A圖所示之結構。
在某些實施例中，步驟集合110接著以步驟119進行，移除該底抗反射塗層(BARC)209以形成第6圖所示之結構。步驟119係可視需要加以施行。在某些實施例中，該底抗反射塗層(BARC)209的移除係可被推遲的。該底抗反射塗層(BARC)209可以任何合適的乾蝕刻或濕蝕刻製程來移除。
該底抗反射塗層(BARC)209可穩定該裝置200的表面，以及可在進行化學機械研磨(CMP)步驟115以及蝕刻步驟117時由間隔208A及208B排除污染物。該底抗反射塗層(BARC)209可在蝕刻步驟117下均勻地被蝕刻以形成一具有平坦上表面的遮罩，用以進行蝕刻步驟120。該底抗反射塗層(BARC)209係為一相對硬的材料，以促進維持該裝置200在進行化學機械研磨(CMP)步驟115後具有平坦的上表面。
如在此所使用的名詞，該底抗反射塗層係為該IC裝置製程產業所習知使用的材料(BARC)，其係為一高交聯反應有機高分子，可作為光微影技術的底抗反射塗層，或是一高交聯反應有機高分其具有與應用於產業之有機高分子(BARCs)相似硬度以及蝕刻敏感性。在某些實施例中，該底抗反射塗層(BARC)209係為業界所熟知可用來作底抗反射塗層的材料。在某些實施例中，該底抗反射塗層(BARC)209係為適合以旋轉塗佈方式形成於晶圓之上的市售材料。在某些實施例中，該底抗反射塗層(BARC)209係為用於光微影技術之底抗反射塗層的材料。在某些實施例中，該底抗反射塗層(BARC)209係為有機高分子或共聚高分子。在某些實施例中，該底抗反射塗層(BARC)209係易具有高交聯程度(high degree of cross-linking)的材料。
在某些實施例中，該底抗反射塗層(BARC)209包含具有羥基的單體。在某些實施例中，該底抗反射塗層(BARC)209包含當曝露在水以及合適的pH環境時可進行水合反應(hydration)的單體。不飽和烴類化合普遍容易進行水合。 在某些實施例中，該底抗反射塗層(BARC)209包含具有烯基、炔基、或芳香基的單體。在某些實施例中，該底抗反射塗層(BARC)209包含酯(ester)、丙烯酸酯(acrylate)、或異氰酸酯(isocyanate)單體。在某些實施例中，該底抗反射塗層(BARC)209包含丙烯酸酯(acrylate)高分子或共聚高分子。在某些實施例中，該底抗反射塗層(BARC)209包含具有芳香基的單體。在某些實施例中，該底抗反射塗層(BARC)209係為一苯乙烯高分子或共聚高分子。具有羥基或可經由水合反應(hydration reaction)獲得羥基的該底抗反射塗層(BARC)209材料可與氧化物磨蝕(abrasive)粒子在一脫水反應步驟中反應，使得該底抗反射塗層(BARC)209在化學機械研磨(CMP)步驟中115與該磨蝕(abrasive)粒子經由醚鍵(ether linkage)鍵結。
在某些實施例中，製程100係為一硬罩幕層移除製程。在某些實施例中，該硬罩幕層移除製程用來移除一用來圖形化一虛置閘極堆疊的硬罩幕層。請參照第7圖，係為根據本發明某些實施例所提供之製程100A。第8-13圖係繪示依據製程100A來形成積體電路裝置200A的一例。製程100係包含一步驟集合101A用來形成一位相可變硬罩幕層219以及一步驟集合110A用來實施之前所述之該底抗反射塗層(BARC)回蝕步驟集合110。
該步驟集合101A包含步驟121用以形成一虛置閘極堆疊204於一基板201上、步驟123用以形成硬罩幕層219於該虛置閘極堆疊204上，以及步驟125用以圖形化硬罩幕層219並提供如第8圖所示之結構。雖然第8-13圖顯示製程100A可被用 來形成傳統電晶體之虛置閘極，但在某些實施例中製程100A可被用來形成鰭式場效電晶體(finFET)之虛置閘極。如第8圖所示，虛置閘極堆疊204包含一膜層217，其中該膜層包含可犧牲之材料。在某些實施例中，該可犧牲之材料係為多晶矽。在某些實施例中，虛置閘極堆疊204包含一高介電常數(high-k)介電層213。在某些實施例中，所形成的硬罩幕層219具有一厚度介於500Å至9000Å。在某些實施例中，該硬罩幕層219係為SiO2、SiN、SiC、SiCN、SiON、SiOCN、或上述組合之一者。在某些實施例中，硬罩幕層219係為SiO2、SiN、以及SiCN之一者，可特別作為硬罩幕層材料。
該步驟集合101A接著以步驟127進行，圖形化虛置閘極堆疊204以形成虛置閘極229。接著，該步驟集合101A以步驟129進行，形成間隙壁215，以及步驟131形成源/汲極區域211，如第9圖所示。在某些實施例中，源/汲極區域211係以離子佈植方式形成。在某些實施例中，源/汲極區域211係以磊晶方式形成抬升式源/汲極(raised source/drain)區域。
如第9圖所示，步驟127至步驟131係降低該硬罩幕層219的厚度210。在某些實施例中，步驟127至步驟131薄化該硬罩幕層219直到該硬罩幕層219的最大厚度210A介於50Å至2000Å之間，並小於它的初始厚度210。步驟127至步驟131可使在基板201上不同位置之該硬罩幕層219的厚度210介於一最大厚度210A以及一最小厚度210B之間。這些厚度上的不同源於該虛置閘極229的通道長度220以及源於該虛置閘極229在基板201上的圖形化集積度。在區域202B的該硬罩幕層219較在區域 202A的的該硬罩幕層219來得薄，這是因為在區域202A的該平均通道長度220較短，且該基板201在區域202B被硬罩幕層219所覆蓋的面積較小。在某些實施例中，步驟集合101A可使得該硬罩幕層219具有不同的厚度在50Å至2000Å的範圍內，並在其最大厚度210A以及最小厚度210B間。
製程100A接著以步驟集合110A進行，如第1圖實施例所述包含步驟111-117的BARC輔助回蝕刻步驟集合110。在步驟集合110A中，步驟111形成一底抗反射塗層(BARC)209如第10圖所示。在某些實施例中，該底抗反射塗層(BARC)209的厚度係介於500Å至5000Å。製程110A包含一烘烤步驟113。在某些實施例中，烘烤步驟113係在150℃至300℃下進行烘烤
在步驟集合110A中，化學機械研磨(CMP)步驟115降低該底抗反射塗層(BARC)209的高度如第11圖所示。在某些實施例中，該化學機械研磨(CMP)步驟115降低該底抗反射塗層(BARC)209的高度由500Å至2000Å。在某些實施例中，該化學機械研磨(CMP)步驟115以該硬罩幕層219作為蝕刻停止層，如第11圖所示。在某些實施例中，該化學機械研磨(CMP)步驟115停止於在該硬罩幕層219高度之上的該底抗反射塗層(BARC)209。
在步驟集合110A中，蝕刻步驟117進一步降低該底抗反射塗層(BARC)209的高度。在某些實施例中，蝕刻步驟117係由犧牲層217上移除該硬罩幕層219，如第12圖所示。在某些實施例中，藉由第1圖所示之判斷步驟118的指示，該硬罩幕層219可視需要被由該犧牲層217之上移除。在某些實施例中，蝕 刻步驟117降低該底抗反射塗層(BARC)209的高度，被降低的高度係介於50Å至3000Å之間。在某些實施例中，在基板201溫度介於20℃至40℃之下進行該蝕刻步驟117。在某些實施例中，蝕刻步驟117的特徵在於所使用的電漿來源氣體不包含CF4。當使用CF4作為來源氣體進行電漿蝕刻時會損害多晶矽層，而犧牲層217的材料係為多晶矽層。
步驟集合110A在保護虛置閘極229的高度下移除硬罩幕層219。在某些實施例中，該虛置閘極229在施行步驟集合110A之後的高度214B至少為該虛置閘極229在施行步驟集合110A之前的高度214A的90%以上。在某些實施例中，在施行步驟集合110A之後，該虛置閘極229的高度214B變化係在10%內。
在某些實施例中，製程100B係為一取代閘極製程(replacement gate process)。第14圖係為本發明所述之取代閘極製程(replacement gate process)100B之一例。第15-39圖係繪示以製程100B所得之IC裝置200B之一例。在某些實施例中，IC裝置100B包含三閘極(tri-gate)或環閘式(gate-all-around,GAA)鰭式場效電晶體(finFET)。製程100B係以步驟133於半導體基板201上形成鰭狀物247，以及以步驟135形成一第一內層介電(ILD)層243，如第15圖所示。半導體基板201可為任何適合的基板。在某些實施例中，該基板201係為一半導體晶圓。在某些實施例中，基板201係為絕緣層上覆半導體(semiconductor-on-insulator)。
鰭狀物247包含n通道(n-channel)鰭狀物247A以及 247B以及p通道(p-channel)鰭狀物247C以及247D。第15圖係繪示n通道(n-channel)鰭狀物247A以及247B形成於一p井(p-well)245A以及p通道(p-channel)鰭狀物247C以及247D形成於一n井(n-well)245B，然而，該鰭狀物247可以任何合適的方式形成以及摻雜。在某些實施例中，該鰭狀物係由蝕刻基板201所形成。在某些實施例中，鰭狀物247係為利用磊晶成長所形成的取代鰭狀物。在某些實施例中，鰭狀物247係由蝕刻被摻雜的基板201所形成。在某些實施例中，鰭狀物247在成長時有加入雜質。在某些實施例中，鰭狀物247係在形成後才進行摻雜。在某些實施例中，鰭狀物247具有一高度介於100Å至1000Å。
內層介電層(interlayer dielectric layer，ILD layer)243可以任何合適的方式來形成。在某些實施例中，內層介電層(interlayer dielectric layer，ILD layer)243係以沉積介電材料於鰭狀物247之上來形成，並進行化學機械研磨至該鰭狀物247的高度，以及對該內層介電層(interlayer dielectric layer，ILD layer)243進行蝕刻製程如第15圖所示。在一取代鰭狀物製程(replacement fin process)中，在鰭狀物247成長過程中該內層介電層(interlayer dielectric layer，ILD layer)243可作為一基質，而當該鰭狀物247形成後可蝕刻該內層介電層(interlayer dielectric layer，ILD layer)243。該內層介電層(interlayer dielectric layer，ILD layer)243可為任何合適的介電材料或介電材料的組合。介電材料可例如為SiO2、矽酸鹽玻璃、以及低介電常數材料。
製程100B可以製程100A來形成虛置閘極229、間隙壁215、以及源/汲極區域211。在某些實施例中，這些步驟可例如為第7圖所述之製程100A。第16及16A圖係顯示該製程在形成該間隙壁215的的中間階段。
第16A圖提供第16圖所述區域232的一透視圖。除了第16A圖外，第15-39圖係為一系列沿著第16A圖示之切面230的剖面示意圖。平面230與該鰭狀物247垂直，位於鰭狀物247中間通道，以及沿著該虛置閘極229的長邊。該源/汲極區域211係形成於位置234，如第16A圖所定義，而在該等剖面示意圖之外。在完成製程100A後，硬罩幕層219係被移除，如第17圖所示。
製程100B接著以步驟139形成一接觸蝕刻停止層(contact etch stop layer、CESL)221以及步驟141形成一額外內層介電層223，如第18圖所示。在某些實施例中，該接觸蝕刻停止層(contact etch stop layer、CESL)221係為SiN。步驟143係為化學機械研磨，以露出該虛置閘極229的上表面236，如第19圖所示。製程100B接著以步驟145進行，移除部份該虛置閘極以形成溝槽212、以及步驟147形成一界面層(interfacial(IL)layer)(未繪示)、以及步驟149形成一高介電常數(high-k)介電層213，如第20圖所示。應當理解的是，該界面層以及高介電常數(high-k)介電層213可與虛置閘極堆疊204一起被形成、或如此實施例所述依序形成。
製程100B接著以一步驟集合101B進行，即形成位相可變金屬層，包含功函數金屬層，其中在該內層介電層 (interlayer dielectric layer，ILD layer)223中的該功函數金屬層隨後被進行蝕刻。該等金屬層各別以及總合厚度在標準電壓以及低電壓電晶體之間、以及在n通道(n-channel)以及p通道(p-channel)電晶體之間係有所變化。在某些實施例中，這些具有不同厚度的金屬層係藉由複數次沉積、遮蔽、以及蝕刻等操作形成，如此實施例所示。在某些實施例中，p通道(p-channel)功函數金屬層係在n通道(n-channel)功函數金屬形成前被沉積，如第21-27圖所示。在某些實施例中，n通道(n-channel)功函數金屬係在p通道(p-channel)功函數金屬層進成前被沉積。部份或全部該等功函數金屬層可藉由BARC輔助回蝕刻110B進行蝕刻。
步驟集合101B以步驟151開始，形成一覆蓋及阻障金屬層239，以及步驟155形成一第一功函數金屬(first work function metal、WFM1)層237A，如第21圖所示。該第一功函數金屬(first work function metal、WFM1)層237A作為一襯層形成於該溝槽212內以及該溝槽212之上。在某些實施例中，該覆蓋及阻障金屬層239包含一TiN覆蓋層。在某些實施例中，該覆蓋及阻障金屬層239包含一TaN阻障金屬層。在此僅為舉例而非限制，該功函數金屬包含Ti、TiN、TiAl、W、TaN、WN、Re、Ir、Ru、以及Mo。在某些實施例中，該功函數金屬係為Ti、TiN、TiAl、以及TaN之一者。
步驟集合101B接著以步驟157進行，形成一第一閘極金屬遮罩235A，如第22圖所示。遮罩235A遮蔽該n通道(n-channel)鰭狀物以及部份該p通道(p-channel)鰭狀物。步驟 159係為一蝕刻製程，用以由露出的p通道(p-channel)鰭狀物移除第一功函數金屬(first work function metal、WFM1)層237A，如第23圖所示。該遮罩235A隨後被剝除。
步驟集合101B接著以步驟161進行，形成一第二功函數金屬(second work function metal、WFM2)層237B如第24圖所示。步驟163形成一第二閘極金屬遮罩235B覆蓋該n通道(n-channel)鰭狀物，如第25圖所示。步驟165係為一蝕刻製程，用以由該p通道(p-channel)鰭狀物移除第二功函數金屬(second work function metal、WFM2)層237B，如第26圖所示。蝕刻製程165係為一選擇性蝕刻，用以移除第二功函數金屬(second work function metal、WFM2)層237B露出的部份，並餘留具有部份厚度的露出第一功函數金屬(first work functionmetal、WFM1)層237A。接著移除遮罩235B。
步驟集合101B接著以步驟167進行，形成一第三功函數金屬(third work function metal、WFM3)層237C，如第27圖所示。為避免漏電流，位於內層介電層(interlayer dielectric layer，ILD layer)223之上的功函數金屬(work function metal、WFM)層237係被移除以及並由內層介電層(interlayer dielectric layer，ILD layer)223的上表面228被凹蝕。該功函數金屬(work function metal、WFM)層在基板201上的厚度有所變化。在某些實施例中，該功函數金屬(work function metal、WFM)層最大及最小的厚度差係介於100Å至500Å之間。在基板201上的功函數金屬(work function metal、WFM)層，其厚度上的不同以及圖形化密度的不同對於施行一平面凹蝕製程而言係為 一挑戰。在製程100B中，該挑戰可被以施行BARC輔助回蝕刻步驟集合110B來加以克服，如第1圖所示之BARC輔助回蝕刻步驟集合110實施例。
步驟集合110B以步驟111開始，形成一底抗反射塗層(BARC)209塗層，如第28圖所示，以及步驟114進行一烘烤製程。在步驟集合110B的某些實施例中，該底抗反射塗層(BARC)209的塗層厚度係介於300Å至3000Å之間。在步驟集合110B的某些實施例中，烘烤步驟114具有一烘烤溫度介於150℃至250℃之間。
在步驟集合110B的某些實施例中，步驟115係為化學機械研磨(CMP)以降低該底抗反射塗層(BARC)209的高度，如第29圖所示。在步驟集合110B的某些實施例中，化學機械研磨(CMP)步驟115降低該底抗反射塗層(BARC)209高度的量可介於500Å至2000Å。在步驟集合110B的某些實施例中，化學機械研磨(CMP)步驟115停止於該功函數金屬(work function metal、WFM)層，如第29圖所示。在步驟集合110B的某些實施例中，化學機械研磨(CMP)步驟115停止於該底抗反射塗層(BARC)209剛好在該功函數金屬(work function metal、WFM)層的高度之上。在步驟集合110B的某些實施例中，化學機械研磨(CMP)步驟115停止於該接觸蝕刻停止層(contact etch stop layer、CESL)221、或該間隙壁215之上。在步驟集合110B的某些實施例中，化學機械研磨(CMP)步驟115停止於該內層介電層(interlayer dielectric layer，ILD layer)223之上。
在步驟集合110B的某些實施例中，接著以步驟117 進行回蝕刻，進一步降低該底抗反射塗層(BARC)209的高度以及凹蝕位於該內層介電層(interlayer dielectric layer，ILD layer)223的底抗反射塗層(BARC)209。在某些實施例中，蝕刻步驟117亦對一或以上的功函數金屬(work function metal、WFM)層237進行凹蝕，如第30圖所示。在某些實施例中，蝕刻步驟117亦凹蝕該覆蓋及阻障金屬層239。在步驟集合110B的某些實施例中，一或以上的該功函數金屬(work function metal、WFM)層係藉由第1圖所示之判斷步驟118的指示被凹蝕。在步驟集合110B的某些實施例中，蝕刻步驟117降低該底抗反射塗層(BARC)209以及功函數金屬(work function metal、WFM)層高度的量係介於10Å至1000Å。在步驟集合110B的某些實施例中，在基板201溫度介於20℃至40℃之下進行該蝕刻步驟117。在步驟集合110B的某些實施例中，蝕刻步驟117的特徵在於所使用的電漿來源氣體不包含CF4。當使用CF4進行電漿蝕刻步驟117時，CF4可與功函數金屬(work function metal、WFM)層發生反應而導致副產物產生，該副產物會造成蝕刻步驟停止，且干擾該功函數金屬(work function metal、WFM)層的凹蝕。
在某些實施例中，在步驟集合110B結束後，該底抗反射塗層(BARC)209被剝除。在某些實施例中，該底抗反射塗層(BARC)209係進一步用來輔助形成一遮罩用以進行一額外功函數金屬蝕刻。在一些替代實施例中，此額外功函數蝕刻係在BARC輔助回蝕刻步驟集合110B被施行，其中該BARC輔助回蝕刻步驟集合110B包含選擇性蝕刻120。
在第14圖中，在BARC輔助回蝕刻步驟集合110B 後，以步驟171接續，以形成一第三閘極遮罩235C，如第31圖所示。遮罩235C遮蔽p通道(p-channel)鰭狀物247以及某些該n通道(n-channel)鰭狀物247。步驟173係為一蝕刻製程，用以由露出的n通道(n-channel)鰭狀物247移除底抗反射塗層(BARC)209，如第32圖所示。在某些實施例中，在完成步驟173後，立刻進行步驟175，其係為一蝕刻製程，用以由露出的n通道(n-channel)鰭狀物247移除功函數金屬(work function metal、WFM)層，如第33圖所示。
在某些替換實施例，遮罩235C係在步驟175之前被剝除，如第32A圖所示。再者，步驟171以及173可在步驟集合110B的蝕刻步驟117之後進行。接著，步驟175係為一蝕刻製程，用以由露出的n通道(n-channel)鰭狀物247移除功函數金屬(work function metal、WFM)層237，亦可進一步進行一選擇性蝕刻120用以凹蝕該功函數金屬(work function metal、WFM)層。在這些實施例中，該底抗反射塗層(BARC)209遮蔽低於目標移除高度的功函數金屬(work function metal、WFM)層237，但欲被完全移除的該功函數金屬(work function metal、WFM)層未被遮蔽。在這些替換實施例，該蝕刻步驟175係用以由露出的n通道(n-channel)鰭狀物247移除功函數金屬(work function metal、WFM)層，且該蝕刻步驟175可同時結合蝕刻步驟120，其中該蝕刻步驟120用以凹蝕功函數金屬(work function metal、WFM)層，因此可降低所需要的蝕刻步驟數目。在其他實施例中，在步驟175後剝除遮罩235C。
製程100B接著以步驟177進行，移除該部份殘留的 底抗反射塗層(BARC)，以形成如第34圖所示結構。接著，進行步驟179，沉積金屬227填入溝槽212中，如第35圖所示。金屬227可為任何適合的金屬材料。舉例來說，該金屬可包含Al、W、Co、Cu、以及Ni。步驟181係為一化學機械研磨(CMP)製程，用以降低金屬227使其高度與該內層介電層(interlayer dielectric layer，ILD layer)223的高度一致，如第36圖所示。步驟183係為一蝕刻製程，用以凹蝕位於該內層介電層(interlayer dielectric layer，ILD layer)223中的金屬227，如第37圖所示。在某些實施例中，一或以上的功函數金屬(work function metal、WFM)層係與該金屬227一起在步驟183被凹蝕。在某些實施例中，該覆蓋及阻障金屬層239亦與該金屬227一併在步驟183被凹蝕。然而，在某些實施例中一或以上的功函數金屬(work function metal、WFM)層以及覆蓋及阻障金屬層239亦可不與該金屬在步驟183同時被凹蝕。在這些實施例，該等未與金屬227在步驟183同時被凹蝕的膜層係在BARC輔助回蝕刻步驟集合110B中被凹蝕。
製程100B接著以步驟185進行，沉積一第三內層介電層(interlayer dielectric layer，ILD layer)225，如第36圖所示。步驟187係為一化學機械研磨(CMP)製程，用以降低該內層介電層(interlayer dielectric layer，ILD layer)225的高度以與內層介電層(interlayer dielectric layer，ILD layer)223的高度相同，如第39圖所示。如第39圖所示，該第三內層介電層(interlayer dielectric layer，ILD layer)223的厚度238一般係取決於該金屬227經蝕刻步驟183後所凹蝕的程度。在某些實施例 中，厚度238係介於10Å至1000Å之間。在某些實施例中，厚度238與高度244的比高度百分比係由50%至95%，其中該高度244係指內層介電層(interlayer dielectric layer，ILD layer)223位於配置於該鰭狀物247中通道(mid channel)上該功函數金屬(work function metal、WFM)層之上的高度。使該厚度238超過該高度244的一半可提供一具有適當厚度的絕緣層，但是導致相對窄的製程餘裕(process window)。
在某些實施例中，BARC輔助回蝕刻步驟集合110B凹蝕一或以上的該功函數金屬(work function metal、WFM)層之程度可與使用蝕刻步驟183凹蝕金屬227的程度相等或更大。這使得該功函數金屬(work function metal、WFM)層低於該金屬227的下表面。在大部份實施例中，BARC輔助回蝕刻步驟集合110B並不會降低配置於該鰭狀物247中通道(mid channel)上該功函數金屬(work function metal、WFM)層任何一者的厚度240。BARC輔助回蝕刻步驟集合110B可在上述參數限制下凹蝕功函數金屬(work function metal、WFM)層。
本發明提供一積體電路裝置的製造方法，包含對一半導體基板進行一系列操作，以形成一位相可變表面，且一材料層配置於該表面上。該材料層在該基板具有不同的高度。以旋轉塗佈法形成一聚合物底抗反射塗層(BARC)於該表面之上。對該底抗反射塗層(BARC)進行烘烤引發交聯反應。以化學機械研磨(CMP)移除該聚合物底抗反射塗層(BARC)的一第一部份。接著，對該聚合物底抗反射塗層(BARC)進行一蝕刻以移除一第二部份，導致一由上而下對該聚合物底抗反射塗層 (BARC)的凹蝕。在某些實施例中，該蝕刻對於聚合物底抗反射塗層(BARC)與該具有不同的高度的膜層間具有一低蝕刻選擇性。在某些實施例中，在移除該聚合物底抗反射塗層(BARC)之第二部份的蝕刻中，同時降低該材料層的高度，導致一由上而下對該材料層的凹蝕。
本發明所提供之方法係導致一對材料層的平面凹蝕，該材料層，至少在最初階段，在高度上有所不同。任何位於該材料層某一特定高度之上的可以被移除。實質上低於該材料層某一特定高度的結構可實質被保持完整並被保護以不受污染。當在化學機械研磨(CMP)時所用使磨蝕物(abrasive)與該聚合物底抗反射塗層(BARC)形成酯鍵(ester linkages)時，利用該方法則特別有效。
本發明亦提供一積體電路裝置的製造方法，包含形成一虛置閘極堆疊於一半導體基板之上、形成一硬罩幕層於該虛置閘極堆疊之上、利用該硬罩幕層對該虛置閘極堆疊進行圖形化以形成虛置閘極、形成間隙壁與該虛置閘極相鄰，以及形成源極及汲極對齊該間隙壁。沉積一底抗反射塗層於該虛置閘極之上、化學機械研磨以形成一平坦上表面，該平坦上表面與該底抗反射塗層共平面、以及電漿蝕刻該化學機械研磨所形成的表面以凹蝕該底抗反射塗層至約該虛置閘極的高度，以及在移除該底抗反射塗層之前移除該硬罩幕層。在某些實施例中，凹蝕該底抗反射塗層至約該虛置閘極的高度時，亦移除該硬罩幕層。
本發明進一步提供一積體電路裝置的製造方法包 含一取代閘極製程(replacement gate process)。該方法包含形成一鰭式場效電晶體(finFET)，其中該鰭式場效電晶體(finFET)具有一虛置閘極，而該虛置閘極具有一高度、以及包覆(wrapping)鰭狀物於一半導體基板上、形成一第一介電層覆蓋該半導體基板、移除該虛置閘極以形成一溝槽，以及形成一功函數金屬層於鰭狀物的一通道區上。該功函數金屬層形成於至少一部份該溝槽上，並在某些部份提高該溝槽的頂部。功函數金屬層接著以下列步驟進行凹蝕：沉積一聚合物底抗反射塗層、烘烤以交聯該底抗反射塗層、化學機械研磨以形成一平坦上表面，該平坦上表面與該底抗反射塗層的上表面共平面、以及進行該化學機械研磨之後進行電漿蝕刻。該電漿蝕刻使得該聚合物底抗反射塗層(BARC)被凹蝕以位於該溝槽內。在某些實施例中，該電漿蝕刻亦降低該功函數金屬層的高度，以及導致該功函數金屬層被凹蝕以位於該溝槽內。上述製程可避免該功函數金屬層被後續形成於該溝槽上表面的介電層導致短路，其中該介電層係用來隔離該閘極與位於其上的結構。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本申請案作為基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明之精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。

Claims (20)

  1. 一種積體電路裝置的製造方法法，包括：對一半導體基板進行一系列操作，以形成一具有一位相可變表面的材料層，其中該材料層在該基板上具有不同的高度；以旋轉塗佈法形成一聚合物底抗反射塗層於該表面；對該聚合物底抗反射塗層進行烘烤引發交聯反應；以化學機械研磨移除該聚合物底抗反射塗層的一第一部份；以及蝕刻以導致一由上而下對該聚合物底抗反射塗層的凹蝕。
  2. 如申請專範圍第1項所述之積體電路裝置的製造方法，其中蝕刻以導致該由上而下對該聚合物底抗反射塗層的凹蝕對於該聚合物底抗反射塗層與該材料層間具有一低蝕刻選擇性，以及導致一由上而下對該材料層的凹蝕。
  3. 如申請專範圍第1項所述之積體電路裝置的製造方法，其中該化學機械研磨停止於該材料層。
  4. 如申請專範圍第2項所述之積體電路裝置的製造方法，其中該蝕刻凹蝕在一位於該表面之上的介電層內的該聚合物底抗反射塗層以及該材料層。
  5. 如申請專範圍第2項所述之積體電路裝置的製造方法，其中該旋轉塗佈法、該化學機械研磨、以及該具有低蝕刻選擇性之蝕刻發生在並形成一取代閘極製程的一部份。
  6. 如申請專範圍第1項所述之積體電路裝置的製造方法，其中該材料層係為一硬罩幕層。
  7. 如申請專範圍第1項所述之積體電路裝置的製造方法，其中該材料層係為一功函數金屬，其中該功函數金屬形成一金屬閘極的一部份。
  8. 如申請專範圍第7項所述之積體電路裝置的製造方法，其中該金屬閘極形成於一或一以上鰭式場效電晶體之鰭狀物之上。
  9. 如申請專範圍第1項所述之積體電路裝置的製造方法，其中該化學機械研磨包含利用一具有磨蝕粒子的研磨液進行研磨，其中該磨蝕粒子係包含一材料擇自於由SiO2、Al2O3、以及CeO2所組成之族群。
  10. 如申請專範圍第1項所述之積體電路裝置的製造方法，其中在該化學機械研磨製程時，該磨蝕粒子與該聚合物底抗反射塗層形成酯鍵。
  11. 如申請專範圍第1項所述之積體電路裝置的製造方法，其中該磨蝕粒子鍵結於該聚合物底抗反射塗層之羥基。
  12. 如申請專範圍第1項所述之積體電路裝置的製造方法，更包含：在蝕刻以導致該由上而下對該聚合物底抗反射塗層的凹蝕之後，以一對於該聚合物底抗反射塗層與該材料層間具有一高蝕刻選擇性的蝕刻對該材料層進行凹蝕。
  13. 一種積體電路裝置的製造方法，包含：形成一虛置閘極堆疊於一半導體基板之上；形成一硬罩幕層於該虛置閘極堆疊之上；利用該硬罩幕層圖形化該虛置閘極堆疊以形成虛置閘極； 形成間隙壁與該虛置閘極相鄰；形成源極及汲極對齊該間隙壁；形成一聚合物底抗反射塗層於該虛置閘極之上，其中該聚合物底抗反射塗層填入該虛置閘極之間的間隔；烘烤該聚合物底抗反射塗層；以化學機械研磨形成一平坦上表面，其中該平坦上表面包含該聚合物底抗反射塗層的上表面；電漿蝕刻該以化學機械研磨後的表面，其中該電漿蝕刻凹蝕該聚合物底抗反射塗層使其約至該虛置閘極的高度；以及在移除該聚合物底抗反射塗層之前移除該硬罩幕層。
  14. 如申請專範圍第13項所述之積體電路裝置的製造方法，其中該化學機械研磨停止於該硬罩幕層。
  15. 如申請專範圍第13項所述之積體電路裝置的製造方法，其中該電漿蝕刻該以化學機械研磨後的表面係移除該硬罩幕層。
  16. 如申請專範圍第13項所述之積體電路裝置的製造方法，其中該電漿蝕刻該以化學機械研磨後的表面對於該聚合物底抗反射塗層與該硬罩幕層間具有一低蝕刻選擇性。
  17. 一種積體電路裝置的製造方法，包含：形成一具有一虛置閘極的鰭式場效電晶體，其中該虛置閘極具有一高度，以及包覆鰭狀物於一半導體基板上；形成一第一介電層覆蓋該半導體基板，其中該第一介電層具有一高度至少同等於該虛置閘極之高度； 移除該虛置閘極以形成一溝槽位於該第一介電層內；形成一功函數金屬層於鰭狀物的一通道區上，其中該功函數金屬層形成於至少一部份該溝槽上，導致該功函數金屬層在部份位置提昇該溝槽的頂部；形成一聚合物底抗反射塗層，其中該聚合物底抗反射塗層配置於該功函數金屬層之上並填入該溝槽；烘烤該功函數金屬層；化學機械研磨以形成一平坦上表面，其中該平坦上表面包含該聚合物底抗反射塗層的上表面；以及在該化學機械研磨後，進行電漿蝕刻，其中該電漿蝕刻使得該聚合物底抗反射塗層被凹蝕，以位於該溝槽內。
  18. 如申請專範圍第17項所述之積體電路裝置的製造方法，更包含：移除該聚合物底抗反射塗層；以金屬填入該溝槽；蝕刻位於該溝槽內之金屬；以一額外介電層填入該溝槽；以及化學機械研磨該額外介電層使其高度實質上同等於該第一介電層的高度。
  19. 如申請專範圍第18項所述之積體電路裝置的製造方法，其中該電漿蝕刻具有對於該聚合物底抗反射塗層與該功函數金屬層間具有一低蝕刻選擇性，降低該功函數金屬層的高度，以及導致該功函數金屬層被凹蝕以位於該溝槽內。
  20. 如申請專範圍第17項所述之積體電路裝置的製造方法，更 包含：形成一遮罩於該被蝕刻之聚合物底抗反射塗層之上；蝕刻以移除被該遮罩所露出的該聚合物底抗反射塗層，其中該蝕刻移除位於部份鮨狀物之上的該聚合物底抗反射塗層；電漿蝕刻以移除該功函數金屬層，其中被移除之該功函數金屬層係位於被移除該聚合物底抗反射塗層的鰭狀物之上；以及移除該聚合物底抗反射塗層的一餘留部份。
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