KR20230151868A - 하부 일함수 금속층을 보호하는 rmg 내부 스페이서가 있는 게이트 구조물을 포함하는 3d 스택 반도체 장치 - Google Patents

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KR20230151868A
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홍병학
조건호
윤승찬
백재직
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Abstract

하부 게이트 유전층, 하부 일함수 금속층, 및 하부 게이트 금속 패턴을 포함하는 하부 게이트 구조물과 상기 하부 게이트 구조물에 의해 둘러싸이는 하부 채널 구조물을 포함하는 하부 전계 효과 트랜지스터; 및 상부 게이트 유전층, 상부 일함수 금속층, 및 상부 게이트 금속 패턴을 포함하는 상부 게이트 구조물과 상기 상부 게이트 구조물에 의해 둘러싸이는 상부 채널 구조물을 포함하는 상부 전계 효과 트랜지스터를 포함하는 다중-스택 반도체 장치를 제공하되, 상기 상부 채널 구조물의 채널 폭은 상기 하부 채널 구조물의 채널 폭보다 작으며, 상기 하부 채널 구조물이 상기 상부 채널 구조물과 수직으로 중첩되지 않는 선택된 영역에서 상기 하부 일함수 금속층과 상기 상부 일함수 금속층 사이에 RMG(replacement metal gate) 내부 스페이서가 형성된다.

Description

하부 일함수 금속층을 보호하는 RMG 내부 스페이서가 있는 게이트 구조물을 포함하는 3D 스택 반도체 장치{3D-stacked semiconductor device including gate structure with RMG inner spacer protecting lower work-function metal layer}
실시 예에 따른 장치 및 방법은 다중-스택 반도체 장치를 형성하는 동안 게이트 구조물의 하부 일함수 금속층을 보호하는 RMG(replacement metal gate) 내부 스페이서를 갖는 게이트 구조물을 포함하는 다중-스택 반도체 장치에 관한 것이다.
높은 소자 밀도를 갖는 집적 회로들에 대한 수요 증가로 인해, 나노시트 트랜지스터들과 같은 전계 효과 트랜지스터들 두 개 이상 수직으로 적층된 3차원(3D) 다중-스택 반도체 장치가 도입되었다. 나노시트 트랜지스터는 기판 위에 수직으로 적층된 다중 나노시트 채널층들과 나노시트 채널층들의 모든 표면들을 둘러싸는 게이트 구조물을 특징으로 한다. 따라서, 나노시트 트랜지스터는 GAA(gate-all-around) 트랜지스터, MBCFET(multi-bridge channel field-effect transistor)라고 한다.
수직으로 적층된 두 개의 나노시트 트랜지스터들을 포함하는 다중-스택 반도체 장치는, 하부 나노시트 스택과 하부 나노시트 스택 상에 상부 나노시트 스택을 형성하는 단계, 더미 게이트 구조물로 나노시트 스택을 둘러싸는 단계, 각 나노시트 스택 상에 소스/드레인 영역들을 에피택셜 성장시키는 단계, 및 더미 게이트 구조물을 게이트 유전층, 일함수 금속층, 및 게이트 금속 패턴을 포함하는 게이트 구조물로 대체하여 하부 나노시트 트랜지스터 및 하부 나노시트 트랜지스터 상에 상부 나노시트 트랜지스터를 형성하는 단계에 의해 제조될 수 있다. 또한, 게이트 구조물은 반도체 장치의 제조에서 더미 게이트 구조물을 대체하기 때문에 RMG(replacement metal gate) 구조물이라고도 할 수 있다.
다중-스택 반도체 장치에서, 하부 나노시트 트랜지스터와 상부 나노시트 트랜지스터 사이의 게이트 구조물을 구별할 필요가 있는 경우, 일함수 금속층은 두 트랜지스터들의 하부 및 상부 게이트 구조물들에 대해 다르게 형성될 수 있다. 예를 들어, 다중-스택 반도체 장치가 반대 극성의 전계 효과 트랜지스터들, 즉 p형 및 n형 전계 효과 트랜지스터들을 포함하는 CMOS(Complementary-Metal-Oxide Transistor) 구조물을 형성하는 경우, 게이트 구조물의 하부 및 상부 일함수 금속층들은 상이한 물질들 및 상이한 화합물들을 포함하도록 형성될 수 있어, 하부 및 상부 나노시트 트랜지스터들에 대하여 하부 및 상부 게이트 구조물들을 구동하는 상이한 임계 전압들을 가질 수 있다.
그러나, 다중-스택 반도체 장치에서 하부 및 상부 나노시트 트랜지스터들에 대해 두 개의 다른 일함수 금속층들을 형성하는 데에는 문제가 있다.
본 배경기술 항목에 개시된 정보는 본 출원의 실시 예를 달성하기 전 또는 그 과정에서 본 발명자들에 의해 이미 알려져 있거나 도출된 정보이거나, 본 발명의 실시 예를 달성하는 과정에서 획득한 기술 정보이다. 따라서 이미 대중에게 알려진 선행 기술을 형성하지 않는 정보를 포함할 수 있다.
본 발명은 게이트 구조물의 하부 일함수 금속층을 보호하는 내부 스페이서를 갖는 게이트 구조물을 포함하는 다중-스택 반도체 장치 및 그 제조 방법을 제공한다.
일 실시 예에 따르면, 기판, 하부 게이트 유전층, 하부 일함수 금속층, 및 하부 게이트 금속 패턴을 포함하는 하부 게이트 구조물과 상기 하부 게이트 구조물에 의해 둘러싸이는 하부 채널 구조물을 포함하는 하부 전계 효과 트랜지스터, 및 상부 게이트 유전층, 상부 일함수 금속층, 및 상부 게이트 금속 패턴을 포함하는 상부 게이트 구조물과 상기 상부 게이트 구조물에 의해 둘러싸이는 상부 채널 구조물을 포함하는 상부 전계 효과 트랜지스터를 포함하는 다중-스택 반도체 장치를 제공하되, 상기 상부 채널 구조물의 채널 폭은 상기 하부 채널 구조물의 채널 폭보다 작으며, 상기 하부 채널 구조물이 상기 상부 채널 구조물과 수직으로 중첩되지 않는 선택된 영역에서 상기 하부 일함수 금속층과 상기 상부 일함수 금속층 내부 스페이서가 형성된다.
일 실시 예에 다르면, 상기 다중-스택 반도체 장치의 적어도 상기 하부 전계 효과 트랜지스터는 나노시트 트랜지스터일 수 있고, 상기 하부 채널 구조물은 상기 기판 상에 수직으로 적층된 복수의 나노시트층들을 포함할 수 있다.
일 실시 예에 따르면, 상기 내부 스페이서가 형성된 상기 하부 일함수 금속층의 상부 표면은 상기 하부 게이트 금속 패턴의 상부 표면보다 낮다.
일 실시 예에 따르면, 기판, 하부 게이트 유전층, 하부 일함수 금속층, 및 하부 게이트 금속 패턴을 포함하는 하부 게이트 구조물과, 상기 하부 게이트 구조물에 의해 둘러싸이는 하부 채널 구조물을 포함하는 하부 전계 효과 트랜지스터, 및 상부 게이트 유전층, 상부 일함수 금속층 및 상부 게이트 금속 패턴을 포함하는 상부 게이트 구조물과, 상기 상부 게이트 구조물에 의해 둘러싸이는 상부 채널 구조물을 포함하는 상부 전계 효과 트랜지스터를 포함하는 다중-스택 반도체 장치를 제공하되, 상기 하부 게이트 금속 패턴의 측면에서, 상기 하부 일함수 금속층 및 상기 상부 일함수 금속층 사이에서 채널 폭 방향으로 내부 스페이서가 형성된다.
일 실시 예에 따르면, (a) 제1 일함수 금속층 및 제1 게이트 금속 패턴을 포함하는 게이트 구조물에 의해 둘러싸인, 하부 및 상부 전계 효과 트랜지스터들 각각에 대한 하부 및 상부 채널 구조물들을 제공하는 단계, (b) 상기 상부 채널 구조물의 상부 채널층 사이에 형성된 상기 제1 일함수 금속층을 제외한 상기 제1 게이트 금속 패턴 및 상기 제1 일함수 금속층을, 상기 하부 채널 구조물과 상기 상부 채널 구조물 사이의 레벨까지 제거하여, 선택된 영역들에서, 상기 레벨 아래의 상기 제1 일함수 금속층 상의 상기 제1 게이트 금속 패턴의 측면들에 복수의 그루브들이 형성되는 단계, (c) 상기 복수의 그루브들 내에 RMG(replacement metal gate) 내부 스페이서를 형성하고, 상기 상부 채널층들 사이의 상기 제1 일함수 금속층을 제거하는 단계, (d) 상기 제1 일함수 금속층과 상이한 물질을 포함하고, 상기 레벨 아래에 잔류하는 상기 상부 채널 구조물 및 상기 제1 게이트 금속 패턴 상에 제2 일함수 금속층을 형성하는 단계, 및 (e) 상기 제2 일함수 금속층 상에 제2 게이트 금속 패턴을 형성하는 단계를 포함하는 다중-스택 반도체 장치의 제조 방법을 제공한다.
일 실시 예에 따르면, 채널층들(채널 구조물)의 상부 및 측면들은 하부 게이트 구조물의 하부 일함수 금속층을 보호하는 내부 스페이서와 함께 게이트 구조물에 의해 둘러싸일 수 있다. 또한, 상부 FinFET는 본 실시 예에서 하부 FinFET보다 더 작은 채널 폭을 가질 수 있다.
본 발명의 예시적인 실시 예들은 첨부된 도면과 함께 취해진 다음의 상세한 설명으로부터 더 명확하게 이해될 것이다.
도 1a 내지 도 1e는 일 실시 예에 따른, 게이트 구조물의 하부 일함수 금속층을 보호하는 내부 스페이서를 갖는 게이트 구조물을 포함하는 다중-스택 반도체 장치를 도시한다.
도 2는 일 실시 예에 따른, 게이트 구조물의 하부 일함수 금속층을 보호하는 내부 스페이서를 갖는 게이트 구조물을 포함하는 다중-스택 반도체 장치를 제조하는 방법의 순서도를 도시한다.
도 3a 내지 3d 내지 7a 내지 7d는 실시 예들에 따른, 게이트 구조물의 하부 일함수 금속층을 보호하는 내부 스페이서를 갖는 게이트 구조물을 포함하는 다중-스택 반도체 장치를 제조하는 방법의 각 단계 후의 중간 단계의 다중-스택 반도체 장치들을 도시한다.
도 8은 일 예시적인 실시 예에 따른, 게이트 구조물의 하부 일함수 금속층을 보호하는 내부 스페이서를 갖는 게이트 구조물을 포함하는 다중-스택 반도체 장치를 포함하는 전자 장치를 개략적으로 나타내는 블록도이다.
본 명세서에서 설명하는 실시 예는 모두 예시적인 실시 예이므로, 본 개시는 이에 한정되지 않고 다양한 형태로 구현될 수 있다. 이하의 설명에서 제공되는 각각의 실시 예는 본 명세서에서 제공되거나 제공되지 않는 다른 예 또는 다른 실시 예의 하나 이상의 특징과 연관되는 것으로부터 배제되지 않고 본 개시와 일치한다. 예를 들어, 특정 예 또는 실시 예에서 설명된 사항이 다른 예 또는 실시 예에서 설명되지 않더라도, 그 설명에서 달리 언급되지 않는 한 다른 예 또는 실시 예와 관련되거나 결합된 것으로 이해 될 수 있다. 또한, 본 개시의 개념의 원리, 측면, 예 및 실시 예에 대한 모든 설명은 구조적 및 기능적 등가물을 포함하도록 의도된 것임을 이해해야 한다. 또한 이러한 균등물은 현재 잘 알려진 균등물 뿐만 아니라 향후 개발될 균등물, 즉 구조에 관계없이 동일한 기능을 수행하도록 발명된 모든 장치를 포함하는 것으로 이해되어야 한다. 예를 들어, 본 명세서 내에서 기술되는 채널층들, 희생층들, 희생 분리층들 및 채널 분리층을은 개시가 적용될 수 있는 한 다른 유형이나 형태를 취할 수 있다.
반도체 장치의 요소, 구성 요소, 층, 패턴, 구조, 영역 등(이하 총칭하여 "요소")이 반도체 장치의 다른 요소에 "너머에", "위에", "상에", "아래에", "하부에", "연결된" 또는 "결합된"것으로 지칭될 때, 다른 요소에 바로 너머에, 위에, 상에, 아래에, 하부에, 연결 또는 결합되거나 또는 중간 요소(들)가 존재하는 것으로 이해될 수 있다. 대조적으로, 반도체 장치의 요소가 반도체 장치의 다른 요소에 "바로 너머에", "바로 위에", "바로 상에", "바로 아래에", "바로 하부에", "직접 연결된" 또는 "직접 결합된" 것으로 언급될 때, 개재 요소는 존재하지 않는다. 유사한 번호는 본 명세서 전체에 걸쳐 유사한 요소를 지칭한다.
"너머에", "위에", "상에", "상부에", "아래에", "하부에", "밑에" 등과 같은 공간 관련 용어가 여기에서 그림에 예시된 것처럼 한 요소와 다른 요소의 관계의 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 동작중인 반도체 장치의 다른 방향을 포함하는 것으로 이해될 것이다. 예를 들어, 도면에서 반도체 장치가 뒤집힌 경우, 다른 요소 "아래에" 또는 "하부에"로 설명된 요소는 다른 요소 "위"로 향하게 된다. 따라서, "아래"라는 용어는 위와 아래의 방향을 모두 포함할 수 있다. 반도체 장치는 그렇지 않으면 (90도 회전되거나 다른 배향으로) 배향될 수 있고 본 명세서에서 사용되는 공간적으로 상대적인 설명어는 그에 따라 해석된다.
본 명세서에서 사용되는 바와 같이, "적어도 하나"와 같은 표현은 요소 목록 앞에 올 때 전체 요소 목록을 수정하고 목록의 개별 요소를 수정하지 않는다. 예를 들어, "a, b 및 c 중 적어도 하나"라는 표현은 a 만, b 만, c 만, a와 b 모두, a와 c 모두, b와 c 모두, 또는 a, b 및 c 모두를 포함하는 것으로 이해해야 한다. 여기서, '동일'이라는 용어가 둘 이상의 요소들의 차원을 비교할 때 사용되는 경우, 그 용어는 '실질적으로 동일한' 차원을 포괄할 수 있다.
비록 제1, 제2, 제3, 제4 등의 용어가 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되어서는 안된다는 것을 이해할 것이다. 이 용어는 한 요소를 다른 요소와 구별하는 데만 사용된다. 따라서, 아래에서 논의되는 제1 요소는 본 개시의 교시에서 벗어나지 않고 제2 요소로 명명될 수 있다.
또한, 본 개시의 장치 또는 구조를 제조하는 실시 예에서 단계 또는 동작이 다른 단계 또는 동작보다 나중에 설명되지만, 상기 단계 또는 동작은 다른 단계 또는 작업이 상기 단계 또는 작업 후에 수행되는 것으로 설명되지 않는 한 다른 단계 또는 동작보다 늦게 수행될 수 있음을 이해할 것이다.
예시적인 실시 예(및 중간 구조)의 개략도인 단면도를 참조하여 예시적인 실시 예가 여기에서 설명된다. 따라서, 예를 들어 제조 기술 및/또는 공차(tolerances)의 결과로서 도면의 형상의 변화가 예상된다. 따라서, 실시 예는 본 명세서에 예시된 영역의 특정 형상에 제한되는 것으로 해석되어서는 안 되며, 예를 들어 제조에 따른 형상의 편차(deviations)를 포함해야 한다. 예를 들어, 직사각형으로 예시된 주입된 영역(implanted region)은 일반적으로 주입된 영역에서 주입되지 않은 영역으로의 이진 변화(binary change)보다는 그 가장자리에서 라운드진 또는 곡선 형상 및/또는 주입 농도의 기울기를 가질 것이다. 마찬가지로, 주입에 의해 형성된 매립 영역은 매립 영역과 주입이 일어나는 표면 사이의 영역에 일부 주입을 초래할 수 있다. 따라서, 도면에 도시된 영역은 본질적으로 개략적이고 그 형상은 소자의 영역의 실제 형상을 설명하기 위한 것이 아니며 본 개시의 범위를 제한하려는 의도가 아니다. 또한, 도면에서 층 및 영역의 크기 및 상대적 크기는 명확성을 위해 과장될 수 있다.
간결함을 위해, 본 명세서에서는 나노시트 트랜지스터를 포함하는 반도체 장치의 기존의 요소들, 구조들, 및 층들에 대해 상세히 설명하거나 설명하지 않을 수 있다. 예를 들어, 반도체 장치의 특정 분리층 또는 구조물은 이러한 층 또는 구조물이 실시 예들의 다양한 양태와 관련되지 않는 경우 생략될 수 있다.
이하, "트랜지스터"라는 용어는 기판 상에 게이트 구조물 및 소스/드레인 영역들을 포함하는 반도체 장치를 지칭할 수 있고, "트랜지스터 구조물"이라는 용어는 게이트 구조물 및 소스/드레인 영역들 중 적어도 하나가 트랜지스터로서 반도체 장치 구조물을 완성하도록 형성되기 전, 중간 단계의 반도체 장치 구조물을 지칭할 수 있다.
도 1a 내지 도 1e는 일 실시 예에 따른, 게이트 구조물의 하부 일함수 금속층을 보호하는 내부 스페이서를 갖는 게이트 구조물을 포함하는 다중-스택 반도체 장치를 도시한다.
도 1e는, 간결함을 위해, 도 1a 내지 도 1e에 도시된 복수의 다른 구조물들 또는 요소들을 나타내지 않고 채널 구조물 및 채널 구조물을 둘러싸는 게이트 구조물을 나타내는 다중-스택 반도체 장치(10)의 평면도이다. 도 1a 내지 도 1d는 도 1e에 도시된 I-I', II-II', III-III' 및 IV-IV'선을 따라 취한 다중-스택 반도체 장치(10)의 단면도들이다.
도 1e에 도시된 I-I' 및 II-II' 라인들은 다중-스택 반도체 장치(10)의 채널 길이 방향을 나타내고, 도 1e에 도시된 III-III', IV-IV' 라인들은 다중-스택 반도체 장치(10)의 채널 폭 방향을 나타낸다. 따라서, 다중-스택 반도체 장치(10)에서, 도 1a 및 도 1b는 채널 구조물 및 채널 구조물들에 의해 연결된 소스/드레인 영역들의 길이들을 도시하고, 도 1c 및 도 1d는 채널 구조물 및 소스/드레인 영역들의 폭들을 도시한다.
도 1a 내지 도 1c를 참조하면, 다중-스택 반도체 장치(10)는 기판(105) 상에 형성된 하부 나노시트 트랜지스터(10L) 및 상부 나노시트 트랜지스터(10U)를 포함할 수 있다. 기판(105)은 예를 들면, 실리콘을 반도체 물질의 벌크 기판 또는 SOI(silicon-on-insulator) 기판일 수 있다. 실리콘 질화물 또는 실리콘 산화물을 포함하는 STI(shallow trench isolation) 구조물(106)이 기판(105) 주위에 형성되어 다중-스택 반도체 장치(10)를 다른 다중-스택 반도체 장치 또는 다중-스택 반도체 장치(10)을 포함하는 집적 회로의 회로 소자로부터 분리할 수 있다.
하부 나노시트 트랜지스터(10L)는 다중-스택 반도체 장치(10)의 하부 채널 구조물(110)로서 복수의 하부 채널층들(110C)을 포함할 수 있다. 하부 채널층들(110C)은 기판(105) 위에서 수직으로 적층되고 수평으로 평행한 나노시트층들일 수 있다. 또한, 상부 나노시트 트랜지스터(10U)는 다중-스택 반도체 장치(10)의 상부 채널 구조물(120)로서 복수의 상부 채널층들(120C)을 포함할 수 있다. 하부 채널층들(110C)과 마찬가지로 상부 채널층들(120C)도 하부 채널층들(110C) 위에 수직으로 적층되고 수평으로 서로 평행한 나노시트층들일 수 있다. 채널층들(110C, 120C)은 기판(105)으로부터 에피택셜 성장될 수 있는 실리콘과 같은 반도체 물질(들)을 포함할 수 있다.
도 1a, 도 1b 및 도 1c를 참조하면, 하부 소스/드레인 영역들(112)이 하부 채널층(110C)을 포함하는 하부 채널 구조물(110)의 채널 길이 방향 양단에 형성될 수 있다. 또한, 하부 소스/드레인 영역들(112)은 하부 채널층들(110C) 및/또는 기판(105)으로부터 성장된 에피택셜 구조물일 수 있으며, 따라서 하부 채널층들(110C) 및 기판(105)은 동일 또는 유사한 물질(들)을 포함할 수 있다. 하부 채널층들(110C) 각각은 양단에서 하부 소스/드레인 영역들(112)과 연결될 수 있다. 유사하게, 상부 소스/드레인 영역들(122)이 상부 채널층들(120C)을 포함하는 상부 채널 구조물의 채널 길이 방향 양단에 형성될 수 있다. 상부 소스/드레인 영역들(122)은 상부 채널층들(120C)로부터 성장된 에피택셜 구조물일 수 있으며, 따라서 하부 채널층들(110C)과 동일 또는 유사한 물질을 포함할 수 있다. 상부 채널층들(120C)은 양단에서 상부 소스/드레인 영역들(122)과 연결될 수 있다.
하부 소스/드레인 영역들(112) 및 상부 소스/드레인 영역들(122)은 하부 소스/드레인 영역들(112) 또는 상부 소스/드레인 영역들(122)에 의해 형성되는 전계 효과 트랜지스터의 유형에 따라 비소 또는 인과 같은 p형 또는 n형 도펀트들로 도핑될 수 있다. 예를 들어, 하부 소스/드레인 영역들(112)은 n형 도펀트들로 도핑되거나 주입되어, n형 전계 효과 트랜지스터로서 하부 나노시트 트랜지스터(10L)를 형성할 수 있고, 상부 소스/드레인 영역들(122)은 붕소와 같은 p형 도펀트들로 도핑되거나 주입되어, p형 전계 효과 트랜지스터로서 상부 나노시트 트랜지스터(10U)를 형성할 수 있다. 그러나 실시 예가 이에 한정되는 것은 아니다. 하부 소스/드레인 영역들(112)은 p형 도펀트들을 포함하고, 상부 소스/드레인 영역들(122)은 n형 도펀트들을 포함할 수 있다. 또한, 하부 및 상부 소스/드레인 영역들(112, 122)은 모두 p형 도펀트들 또는 n형 도펀트들을 포함할 수 있다.
도 1a에 도시된 바와 같이, ILD(interlayer dielectric) 구조물(160)은, 하부 채널 구조물(110) 및 하부 소스/드레인 영역들(112)이 상부 채널 구조물(120) 및 상부 소스/드레인 영역들(122) 각각과 수직으로 중첩되는 영역(이후, "중첩 영역")에서 상부 소스/드레인 영역들(122) 상에, 그리고 상부 소스/드레인 영역들(122) 및 하부 소스/드레인 영역들(112) 사이에 형성될 수 있다. 도 1b에 도시된 바와 같이, 중첩 영역은 도 1e에 도시된 I-I' 선을 따른 다중-스택 반도체 장치(도 1a)의 단면을 포함한다. 또한, ILD 구조물(160)은, 하부 채널 구조물(110) 및 하부 소스/드레인 영역들(112)이 상부 채널 구조물(120) 및 상부 소스/드레인 영역들(122)에 의해 각각 수직으로 중첩되지 않는 영역(이하 "비중첩 영역")에서, 하부 소스/드레인 영역(112) 위에 형성될 수 있다. 비중첩 영역은 도 1e에 도시된 II-II' 선을 따른 다중-스택 반도체 장치(도 1b)의 단면을 포함한다. ILD 구조물은 하부 소스/드레인 영역들(112)을 상부 소스/드레인 영역들(122)로부터 분리할 수 있고, 또한, 하부 및 상부 소스/드레인 영역들(112, 122)을 다중-스택 반도체 장치(10)의 다른 회로 소자들로부터 분리할 수 있다.
도 1d는 상부 소스/드레인 영역(122)이 하부 소스/드레인 영역(112)보다 채널 폭 방향으로 더 작은 폭을 가질 수 있음을 보여준다. 이는 도 1c에 도시된 바와 같이, 하부 채널층들(110C)을 포함하는 하부 채널 구조물(110)보다 작은 폭을 갖는 상부 채널층들(120C)을 포함하는 상부 채널 구조물(120)로부터 상부 소스/드레인 영역(122)을 성장시키기 때문이다. 이러한 채널 폭의 차이로 인해, 하부 채널 구조물(110)의 일부가 도 1c에 도시된 바와 같이 상부 채널 구조물(120)과 수직으로 중첩되지 않을 수 있다.
다중-스택 반도체 장치(10)는 하부 소스/드레인 영역 접촉 구조물(도시되지 않음)을 가능하게 하기 위해 이러한 채널 폭 차이를 가질 수 있고, 하부 소스/드레인 영역 접촉 구조물은 다중-스택 반도체 장치 위의 FEOL(front-end-of-line) 구조물(도시되지 않음)에서 아래로 연장되어, 도 1d에 도시된 하부 소스/드레인 영역(112)의 상부 표면에 랜딩될 수 있다. 이와는 다르게, 하부 및 상부 채널 구조물들(110, 120)이 동일한 채널 폭을 가질 경우, 하부 및 상부 소스/드레인 영역들(112, 122)은 동일한 폭을 가질 수 있으며, 하부 소스/드레인 영역 접촉 구조물은 형성이 어렵고 오류가 발생하기 쉬운 하부 소스/드레인 영역(112)의 측면에 구부러져 연결되어야 한다.
이에 반해, 상부 채널 구조물(120)은 하부 채널 구조물(110)보다 더 많은 채널층들을 가질 수 있다. 예를 들어, 상부 채널층들(120C)의 개수는 세 개고 하부 채널층들(110C)의 개수는 두 개나, 수량을 이로 한정하지 않는다. 따라서, 위와 같은 이유로 채널 폭이 차이가 나지만, 하부 및 상부 나노시트 트랜지스터들(10L, 10U)은 서로 다른 채널층들의 개수를 가질 수 있으며, 다중-스택 반도체 장치는 하부 및 상부 나노시트 트랜지스터들(10L, 10U)에서 동일한 유효 채널 폭(Weff)을 가질 수 있다.
하부 소스/드레인 영역들(112)은 하부 채널 구조물(110)과 연결되지만, 도 1a에 도시된 바와 같이 하부 내부 스페이서(117)에 의해 하부 게이트 구조물(115)과 분리될 수 있다. 유사하게, 상부 채널 구조물(120)에 연결된 상부 소스/드레인 영역들(122)은 도 1a에 도시된 바와 같이 상부 내부 스페이서(127)에 의해 상부 게이트 구조물(125)로부터 분리될 수 있다. 하부 및 상부 내부 스페이서들(117, 127)은 실리콘 질화물(silicon nitride), 실리콘 산화물(silicon oxide), 실리콘 산질화물(silicon oxynitride), 실리콘 산탄화물(silicon oxycarbide), 실리콘 붕소 탄질화물(silicon boron carbonitride), 실리콘 산 탄질화물(silicon oxy carbonitride) 등을 포함하는 하나 이상의 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 1a 내지 도 1c를 참조하면, 하부 채널층들(110C)을 포함하는 하부 채널 구조물(110)은 하부 게이트 구조물(115)에 의해 둘러싸일 수 있으며, 하부 게이트 구조물(115)는 하부 게이트 유전층(115D), 하부 게이트 유전층(115D) 상에 형성된 하부 일함수 금속층(115F), 및 하부 일함수 금속층(115F) 상에 형성된 하부 게이트 금속 패턴(115M)을 포함한다. 상부 채널층들(120C)을 포함하는 상부 채널 구조물(120)은 상부 게이트 구조물(125)에 의해 둘러싸일 수 있으며, 상부 게이트 구조물(125)는 상부 게이트 유전층(125D), 상부 게이트 유전층(125D) 상에 형성된 상부 일함수 금속층(125F), 및 상부 일함수 금속층(125F) 상에 형성된 금속 패턴(125M)을 포함한다.
하부 및 상부 게이트 유전층들(115D, 125D)은 각각 계면층 및 고유전층을 포함할 수 있다. 계면층은 채널층들(110C, 120C)을 보호하고, 그 위의 고유전(high-k)층의 성장을 촉진하고, 채널층들(110C, 120C)과 필요한 특성 계면을 제공하기 위해 제공될 수 있다. 계면층은 실리콘 산화물(silicon oxide), 실리콘 산질화물(silicon oxynitride)로 형성될 수 있으며, 이에 제한되는 것은 아니다. 고유전층이 제공되어 채널층들(110C, 120C)에서 관련된 전류 누설 없이 증가된 게이트 커패시턴스를 허용할 수 있다. 고유전층은 하프늄 산화물(HfO2), 하프늄 실리케이트(HfSiO), 하프늄 산질화물(HfON), 하프늄 실리콘 산질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO3), 란탄 산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산질화물(ZrON), 지르코늄 실리콘 산질화물(ZrSiON), 티타늄 산화물(TiO2), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 및 납 스칸듐 탄탈륨 산화물(PbScTaO) 중 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시 예에 따르면, 다중-스택 반도체 장치(10)를 제조할 때 하부 및 상부 게이트 유전층들(115D, 125D)을 동시에 형성함으로써, 도 1a의 우측과 도 1b 및 도 1c의 좌측에 도시된 바와 같이, 다중-스택 반도체 장치(10)의 채널 길이 방향 및 채널 폭 방향 측면에서 서로 연결되어 하나의 단일 게이트 유전층을 형성할 수 있다.
하부 및 상부 게이트 구조물들(115, 125)에 대한 각각의 문턱 전압들을 제어하는 하부 및 상부 일함수 금속층들(115F, 125F)은 각각 티타늄, 탄탈륨(Ta) 또는 TiN, TiAl, TiAlN, TaN, TiC, TaC, TiAlC, TaCN, TaSiN과 같은 그들의 화합물으로 형성될 수 있으나, 이에 제한되지 않는다. 그러나, 하부 및 상부 나노시트 트랜지스터들(10L, 10U)이 각각 n형 및 p형 전계효과 트랜지스터들을 형성하는 경우, 하부 및 상부 일함수 금속층들(115F, 125F)은 하부 및 상부 게이트 구조물들(115, 125) 제어하도록 상이한 물질 또는 물질 화합물로 형성될 수 있어 상이한 문턱 전압들을 가질 수 있다. 예를 들어, n형 하부 나노시트 트랜지스터를 형성하기 위해 하부 일함수 금속층(115F)에 TiN과 TiC의 조합이 포함될 수 있고, p형 상부 나노시트 트랜지스터를 형성하기 위해 상부 일함수 금속층(125F)에 TiC가 없거나 탄소가 없는 TiN이 포함될 수 있다. 그러나 실시 예들이 이에 한정되는 것은 아니다. 하부 일함수 금속층(115F)은 p형 나노시트 트랜지스터를 위한 것일 수 있고, 상부 일함수 금속층(125F)은 n형 나노시트 트랜지스터를 위한 것일 수 있거나, 하부 및 상부 일함수 금속층들(115F, 125F) 모두 n형 나노시트 트랜지스터 및 p형 나노시트 트랜지스터 중 하나일 수 있다.
하부 및 상부 게이트 금속 패턴들(115M, 125M)은 각각, 이에 제한되는 것은 아니하고, 텅스텐(W), 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 알루미늄(Al), 구리(Cu) 또는 이들의 화합물을 포함할 수 있어, 다중-스택 반도체 장치(10)를 위한 입력 전압을 수신하거나, 다중-스택 반도체 장치(10)를 포함하는 집적 회로의 인접 회로로의 다중-스택 반도체 장치(10)의 내부 라우팅을 위한 입력 전압을 수신할 수 있다. 실시 예에 따르면, 하부 및 상부 게이트 금속 패턴들(115M, 125M)은 도 1c에 도시된 바와 같이 상부 일함수 금속층을 사이에 두고 서로 연결될 수 있다.
이하, 본 발명의 일 실시 예에 따른 다중-스택 반도체 장치(10)의 하부 및 상부 게이트 구조물들(115, 125)의 구조적 특성을 설명한다.
도 1a를 참조하면, 위에서 정의된 중첩 영역에서, 하부 게이트 유전층(115D)과 하부 게이트 유전층(115D) 상에서 하부 채널층(110C)을 둘러싸는 하부 일함수 금속층(115F)은 상부 게이트 유전층(125D)과 상부 게이트 유전층(125D) 상에서 상부 채널층(120C)을 둘러싸는 상부 일함수 금속층(125F)에 연결될 수 있다. 이 영역에서, 상부 게이트 유전층(125D)과 상부 게이트 유전층(125D) 상의 상부 일함수 금속층(125F)은 상부 소스/드레인 영역들(122) 상의 ILD 구조물(160)의 측벽들을 따라 ILD 구조물(160)의 상부 표면의 레벨까지 더 상향 연장될 수 있고, ILD 구조물(160)의 상부 표면에도 형성될 수 있다.
도 1a 및 도 1b를 참조하면, 위에서 정의된 바와 같은 중첩 영역 및 비중첩 영역 모두에서, 하부 게이트 유전층(115D)은 또한 기판 상의 하부 일함수 금속층(115F)과 하부 일함수 금속층(115F) 상의 하부 채널 구조물(110) 아래에 형성될 수 있고, 채널 내의 제1 분리 구조물(150-1)까지 채널 방향을 따라 측방향으로 연장될 수 있다. 제1 분리 구조물(150-1)은 다중-스택 반도체 장치(10)를 포함하는 집적 회로에서 하부 및 상부 소스/드레인 영역들(112, 122)을 다른 소스/드레인 영역과 분리하는 확산 차단 구조물일 수 있다. 제1 분리 구조물(150-1)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 측면으로 연장되는 하부 게이트 유전층(115D)과 측면으로 연장되는 하부 게이트 유전층(115D) 상의 하부 일함수 금속층(115F)은 제1 분리 구조물(150-1)의 하부 측면들 상에서 더 상향 연장될 수 있다.
도 1a는 중첩 영역에서, 제1 분리 구조물(150-1)의 하부 측벽들 상의 하부 게이트 유전층(115D) 및 하부 일함수 금속층(115F)이, 하부 게이트 금속 패턴(115M)의 상부 표면 레벨에서, 제1 소자 분리 구조물(150-1)의 상부 측벽들 상에 형성된 상부 게이트 유전층(125D) 및 상부 일함수 금속층(125F)에 각각 연결될 수 있다는 것을 추가로 도시한다. 이 영역에서, 제1 소자분리 구조물(150-1)의 상부 측벽들 상의 상부 게이트 유전층(125D) 및 상부 일함수 금속층(125F)은 제1 소자 분리 구조물(150-1)의 상부 표면 레벨까지 상향 연장될 수 있으며, 제1 소자 분리 구조물(150-1)의 상부 표면에도 형성될 수 있다.
그러나, 도 1b는, 중첩되지 않는 영역에서, 제1 분리 구조물(150-1)의 측벽들 상에, 하부 게이트 유전층(115D)이 상부 게이트 유전층(125D)에 연결되나, 하부 일함수 금속층(115F)은 상부 일함수 금속층(125F)에 연결되지 않을 수 있다고 도시한다. 이 비중첩 영역에서, 제1 분리 구조물(150-1)의 상부 측벽들 상의 상부 게이트 유전층(125D) 및 상부 일함수 금속층(125F)은 제1 분리 구조물의 상부 표면 레벨까지 상향 연장될 수 있고, 제1 소자 분리 구조물(150-1)의 상부 표면에도 형성될 수 있다.
도 1b는, 상기 비중첩 영역에서, 하부 채널층들(110C)을 둘러싸는 하부 게이트 유전층(115D)이 하부 소스/드레인 영역들(112) 상에 형성된 ILD 구조물(160)의 측벽들 상의 상부 게이트 유전층(125D)에 연결될 수 있으나, 하부 일함수 금속층(115F)은 상부 일함수 금속층(125F)에 연결되지 않을 수 있다는 것을 추가로 도시한다. 이는 후술하는 바와 같이, 이 비중첩 영역에서 하부 게이트 금속 패턴(115M)의 상부 표면보다 낮은 하부 일함수 금속층(115F) 아래에 RMG(replacement metal gate) 내부 스페이서(200)를 포함하는 제1 내지 제6 그루브들(G1 내지 G6)이 형성될 수 있기 때문이다. 제1 내지 제6 그루브들(G1 내지 G6)에서 RMG 내부 스페이서(200)의 상부 표면은 하부 게이트 금속 패턴(115M)의 상부 표면과 동일 평면에 위치할 수 있다. RMG 내부 스페이서(200)가 내부에 형성된 제1 내지 제6 그루브들(G1 내지 G6)은 제1 분리 구조물(150-1)을 따라 채널 폭 방향으로 연장될 수 있다. 이 영역에서, ILD 구조물(160)의 측벽들 상의 상부 게이트 유전층(125D) 및 상부 일함수 금속층(125F)은 ILD 구조물(160)의 상부 표면 레벨까지 상향 연장될 수 있고, ILD 구조(160)의 상부 표면에도 형성될 수 있다.
도 1c는 기판(105) 상의 하부 채널 구조물(110) 아래의 하부 게이트 유전층(115D)과 하부 게이트 유전층(115D) 상의 하부 일함수 금속층(115F)이 채널 폭 방향으로 제2 분리 구조물(150-2)까지 측방향으로 연장될 수 있음을 보여준다. 제2 소자 분리 구조물(150-2)은 하부 및 상부 게이트 구조물들(115, 125)을 다른 게이트 구조물들과 채널 폭 방향으로 분리시키는 게이트 컷 소자 분리 구조물(gate-cut isolation structure)일 수 있다. 제2 소자 분리 구조물(150-2)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있으며, 이에 제한되는 것은 아니다. 기판(105) 상의 하부 채널 구조물(110) 아래에 측방향으로 연장된 하부 게이트 유전층(115D)과 측방향으로 연장된 하부 게이트 유전층(115D) 상의 하부 일함수 금속층(115F)은 제2 분리 구조물(150-2)의 하부 측벽들 상에서 더 상향 연장될 수 있다.
도 1c는 제2 분리 구조물(150-2)의 측벽들에서 하부 게이트 유전층(115D)이 상부 게이트 유전층(125D)에 연결될 수 있는 반면, 하부 일함수 금속층(115F)은 상부 일함수 금속층(125F)에 연결되지 않을 수 있음을 추가로 보여준다. 이는, 비중첩 영역에서, RMG 내부 스페이서(200)를 내부에 포함할 수 있는 제7 및 제8 그루브들(G7, G8)이 하부 게이트 금속 패턴(115M)의 상부 표면 레벨보다 낮은 하부 일함수 금속층(115F) 상에 형성될 수 있기 때문이다. 제1 내지 제6 그루브들(G1 내지 G6) 내의 RMG 내부 스페이서(200)와 마찬가지로, 제7 및 제8 그루브들(G7, G8) 내의 RMG 내부 스페이서(200)는 하부 게이트 금속 패턴(115M)의 상부 표면과 동일 평면을 이루는 상부 표면을 가질 수 있다.
제7 및 제8 그루브들은 채널 폭 방향으로 서로 대향하는 하부 게이트 금속 패턴(115M)의 양측면에 각각 형성될 수 있다. 제7 및 제8 그루브들(G7, G8) 내에 형성된 RMG 내부 스페이서(200)는 제2 분리 구조물(150-2)을 따라 채널 길이 방향으로 연장될 수 있다. 제7 및 제8 그루브들(G7, G8) 중 제8 그루브(G8)는 채널 폭 방향으로 연장된 제3 및 제4 그루브들(G3, G4)과 연결되어, 그 내부의 RMG 내부 스페이서(200)도 서로 연결될 수 있다.
여기서, 제2 소자 분리 구조물(150-2)의 상부 측벽 상의 상부 게이트 유전층(125D) 및 상부 일함수 금속층(125F)은 제2 소자 분리 구조물(150-2)의 상부 표면 레벨까지 상향 연장될 수 있으며, 제2 분리 구조물(150-2)의 상부 표면에도 형성될 수 있다.
일 실시 예에 따르면, 하부 및 상부 채널 구조물들(110, 120)의 채널 폭이 동일하여 다중-스택 반도체 장치(10)에서 비중첩 영역이 존재하지 않는 경우, 제1 내지 제6 그루브들(G1 내지 G6)은 다중-스택 반도체 장치(10)에 형성되지 않는 반면, 제7 및 제8 그루브들은 도 1c에 도시된 동일한 위치에 여전히 형성될 수 있다.
제1 내지 제8 그루브들(G1 내지 G8) 내에 포함된 RMG 내부 스페이서(200)는, 도 3a 내지 3d 내지 도 7a 내지 7d를 참조하여 추가로 설명되는 바와 같이, 다중-스택 반도체 장치(10)에서 상부 일함수 금속층(125F)을 형성하는 단계에서 하부 일함수 금속층(115F)을 보호하기 위해 사용될 수 있으며, 그 내부에 잔류할 수 있다. 하부 및 상부 내부 스페이서들(117, 127)과 유사하게, RMG 내부 스페이서(200)는 실리콘 질화물(silicon nitride), 실리콘 산화물(silicon oxide), 실리콘 산질화물(silicon oxynitride), 실리콘 산탄화물(silicon oxycarbide), 실리콘 붕소 탄질화물(silicon boron carbonitride), 실리콘 산 탄질화물(silicon oxy carbonitride) 등을 포함하는 하나 이상의 물질로 형성될 수 있으나, 이로 제한되지 않는다.
도 1a 내지 도 1c를 참조하면, 하부 게이트 유전층(115D)을 둘러싸는 하부 일함수 금속층(115F) 상에 하부 게이트 금속 패턴(115M)을 패터닝하여 다중-스택 반도체 장치(10)의 하부 게이트 구조물(115)을 형성할 수 있다. 도 1c에 도시된 바와 같이, 하부 게이트 금속 패턴(1150M)은 하부 일함수 금속층(115F)의 상부 및 측면들을 덮을 수 있다. 따라서, 도 1c에 도시된 바와 같이, 기판(105) 상의 하부 채널 구조물(110) 아래의 하부 게이트 유전층(115D) 및 하부 게이트 유전층(115D) 상의 하부 일함수 금속층(115F)은 하부 게이트 금속 패턴(115M) 아래의 제2 소자 분리 구조물(150-2)까지 채널 폭 방향으로 연장될 수 있다. 그러나, 하부 게이트 금속 패턴(115M)은 하부 채널 구조물(110) 아래 및 하부 채널층들(110C) 사이에 형성되지 않을 수 있으며, 적어도 공간의 제한 때문에, 게이트 유전층(115D) 및 게이트 유전층(115D) 상의 하부 일함수 금속층(115F)이 그 내부에 형성될 수 있다.
도 1c는 하부 게이트 유전층(115D), 하부 일함수 금속층(115F), 및 제2 분리 구조물(150-2)의 하부 측벽 상의 제7 및 제8 그루브들(G7, G8) 각각 내의 RMG 내부 스페이서(200)가 하부 게이트 금속 패턴(115M)과 제1 소자 분리 구조물(150-1)의 하부 측벽들 사이에 측방향으로 개재될 수 있다는 것을 추가로 도시한다.
다시 도 1b를 참조하면, 하부 게이트 금속 패턴(115M)이 RMG 내부 스페이서(200)가 내부에 형성된 인접한 제1 및 제2 그루브들 사이, RMG 내부 스페이서(200)가 내부에 형성된 인접한 제3 및 제4 그루브들 사이, 및 RMG 내부 스페이서(200)가 내부에 형성된 인접한 제5 및 제6 그루브들 사이에 형성될 수도 있다. 이는, 도 3a 내지 3d 내지 도 7a 내지 도 7d를 참조하여 추가로 설명될 바와 같이, 비중첩 영역에서, 하부 일함수 금속층(115F)과 하부 게이트 금속 패턴(115M) 사이의 식각율 차이로 인해, 하부 일함수 금속층(115F) 위의 이들 위치들에서 하부 게이트 금속 패턴(115M)의 양측들에 제1 내지 제6 그루브들이 형성되기 때문이다.
다시 도 1a 및 도 1c를 참조하면, 상부 채널 구조물(120)의 아래에 형성된 상부 일함수 금속층(125F)은 측방향으로 연장되어 제1 및 제2 소자분리 구조물들(150-1, 150-2)의 상부 측벽들 상의 상부 일함수 금속층(125F)과 연결될 수 있다. 이러한 상부 일함수 금속층(125F)의 측방향으로 연장하는 부분은 도 1c에 도시된 바와 같이 비중첩 영역에서 상부 게이트 금속 패턴(125M) 사이에 배치되어 하부 게이트 금속 패턴(115M)과 상부 게이트 금속 패턴(125M)을 분리할 수 있다. 그러나, 상부 일함수 금속층(125F)의 측방향으로 연장된 부분은 상부 게이트 금속 패턴(125M)과 하부 게이트 금속 패턴(115M)을 분리하지 않고, 따라서 상부 게이트 구조물(125)과 하부 게이트 구조물(115)은 여전히 동일한 게이트 입력 신호를 공유하여 CMOS 장치로서 다중-스택 반도체 장치(10)을 형성할 수 있다.
상부 게이트 금속 패턴(125M)은 상부 채널층들(120C) 사이에 형성되지 않을 수 있는 반면, 적어도 공간 제한 때문에 상부 게이트 유전층(125D) 및 상부 게이트 유전층(125D) 상의 상부 일함수 금속층(125F)이 그 내부에 형성될 수 있다.
따라서, 상기의 실시 예들에 따르면, 도 1a 내지 도 1e에 도시된 다중-스택 반도체 장치(10)는 하부 및 상부 나노시트 트랜지스터들(10L, 10U)로 형성될 수 있으며, RMG 내부 스페이서(200)는 선택된 영역에서 각 게이트 구조물들(115, 124)의 하부 및 상부 일함수 금속층들(115F, 125F) 사이에 형성된다.
이하, 도 1a 내지 도 1e에 도시된 다중-스택 반도체 장치(10)에 대응하는 다중-스택 반도체 장치의 제조 방법이 설명될 것이다.
도 2는 일 실시 예에 따른, 게이트 구조물과, 게이트 구조물의 하부 일함수 금속층을 보호하는 내부 스페이서를 포함하는 다중-스택 반도체 장치를 제조하는 방법의 순서도를 도시한다. 도 3a 내지 도 3d 내지 도 7a 내지 도 7d는 본 발명의 실시 예들에 따른 다중-스택 반도체 장치의 제조 방법의 각 단계 후의 중간 단계의 다중-스택 반도체 장치를 도시한다.
도 3a 내지 도 3d 내지 도 7a 내지 도 7d에 도시된 중간 단계의 다중-스택 반도체 장치는 도 1a 내지 도 1e에서 도시된 다중-스택 장치(10)와 동일하거나 대응할 수 있다. 따라서, 이하에서 중복되는 중간 단계의 스택 반도체 장치에 포함되는 구조물 또는 소자의 재료 및 기능에 대한 설명은 생략될 수 있다. 도 1a 내지 도 1e에서 다중-스택 반도체 장치(10)를 설명하기 위해 사용된 동일한 참조 번호들 및 참조 문자들은 이하에서 동일한 구조물 또는 구성요소가 언급될 경우 사용될 수 있다.
단계 S10(도 2)에서, 하부 및 상부 전계 효과 트랜지스터들을 위한 중간 단계의 다중-스택 반도체 장치가 제공되되, 중간 단계의 다중-스택 반도체 장치는 상부 및 하부 채널 구조물들을 포함하고, 상부 및 하부 채널 구조물들은 제1 게이트 유전층, 제1 일함수 금속층 및 제1 게이트 금속 패턴을 포함하는 게이트 구조물에 의해 둘러 싸일 수 있다.
도 3a 내지 도 3d를 참조하면, 하부 및 상부 게이트 구조물들(115', 125')을 포함하는 제1 게이트 구조물에 의해 둘러싸인 하부 및 상부 채널 구조물들(110, 120)을 포함하는 중간 단계의 다중-스택 반도체 장치(10')가 기판(105) 상에 제공될 수 있다. 상부 채널 구조물들(110, 120)은 채널층들으로서 복수의 나노시트층들로 이루어질 수 있다.
도 3c 및 도 3d는 중간 다중-스택 반도체 장치(10')에서, 상부 채널 구조물(120)가 하부 채널 구조물(110)보다 더 작은 채널 폭을 가질 수 있음을 보여준다. 따라서, 상부 채널 구조물(120)로부터 성장된 상부 소스/드레인 영역들(122)이 하부 채널 구조물(110)로부터 성장된 하부 소스/드레인 영역들(112)보다 더 작은 폭을 가질 수 있다. 도 1a 내지 도 1e를 참조하여 상기에서 설명한 바와 같이, 이러한 채널 폭 차이 및 소스/드레인 영역 폭 차이는 하부 소스/드레인 영역(112)의 상부 표면 상에 소스/드레인 콘택 구조물의 용이한 연결을 위해 제공될 수 있다.
도 3a 내지 도 3c를 참조하면, 중간 단계의 다중-스택 반도체 장치(10')의 게이트 구조물이 제1 게이트 유전층(115D'), 제1 일함수 금속층(115F') 및 제1 게이트 금속 패턴(115M')을 포함할 수 있음을 나타낸다. 제1 게이트 유전층(115D') 및 제1 게이트 유전층(115D') 상의 제1 일함수 금속층(115F')은 하부 및 상부 채널 구조물들(110, 120)의 하부 및 상부 채널층들을 모두 둘러쌀 수 있다. 제1 게이트 금속 패턴(115M')은 제1 일함수 금속층(115F')을 둘러싸도록 패터닝될 수 있다.
제1 게이트 유전층(115D') 및 제1 일함수 금속층(115F')도 하부 채널 구조물(110) 아래에 형성될 수 있고, 기판(105) 상에서 제1 및 제2 소자 분리 구조물들(150-1, 150-2)까지 측방향으로 연장될 수 있다. 측방향으로 연장된 제1 게이트 유전층(115D') 및 제1 일함수 금속층(115F')도 두 개의 소자 분리 구조물들(150-1, 150-2)의 측벽들을 따라 그의 상부 표면의 레벨까지 상향 연장될 수 있으며, 그 위에도 형성될 수 있다. 제1 게이트 유전층(115D') 및 제1 일함수 금속층(115F')도 ILD 구조물(160)의 측벽들을 따라 상부 표면 레벨까지 형성될 수 있으며, 그 위에도 형성될 수 있다.
S20 단계(도 2)에서, 상부 채널 구조물의 상부 채널층들 사이에 형성된 제1 일함수 금속층을 제외한 제1 게이트 금속 패턴 및 제1 일함수 금속층을 하부 및 상부 채널 구조물들 사이의 레벨까지 제거할 수 있어, 복수의 그루브들이 선택된 영역들에서 상기 레벨 아래 제1 일함수 금속층 상의 제1 게이트 금속 패턴의 측면들에 형성될 수 있다.
도 4a 내지 도 4d를 참조하면, 제1 게이트 금속 패턴(115M') 및 제1 일함수 금속층(115F')은 상부 채널 구조물(120)에서 상부 채널 구조물(120)의 상부 채널층들 사이에 형성된 제1 일함수 금속층(115F')을 제외한 하부 및 상부 채널 구조물들(110, 120) 사이의 레벨까지 제거될 수 있다.
이 단계에서의 제거 작업은, 예를 들어 포토리소그래피 및 반응성 이온 에칭(Reactive Ion Etching: RIE)와 같은 건식 식각을 통해 수행될 수 있으며, 제1 게이트 유전층(115D')을 포함하는 다른 반도체 장치들에 영향을 미치지 않고, 제1 게이트 금속 패턴(115M')과 제1 일함수 금속층(115F')을 하부 채널 구조물(110)과 상부 채널 구조물(120) 사이의 높이까지 선택적으로 제거할 수 있다. 예를 들어, 산소와 혼합된 플루오르화 가스 플라즈마가 RIE 에천트에 사용될 수 있으나, 이에 제한되는 것은 아니다. 도시되지는 않았지만, 상부 채널 구조물(120) 및, 상부 채널 구조물(120) 상의 마스크 패턴이 포토리소그래피 및 건식 식각 공정을 위한 마스크 구조물로 사용될 수 있다. 따라서, 본 단계의 제거 동작 후에, 상부 채널 구조물(120)을 둘러싸는 제1 게이트 유전층(115D')이 중간 단계의 다중-스택 반도체 장치(10')에 잔류할 수 있다. 건식 식각으로 인해, 상부 채널 구조물(120)의 상부 채널층들 사이에 형성된 제1 일함수 금속층(115')은 중간 단계의 다중-스택 반도체 장치(10') 내에도 잔류할 수 있다.
더욱이, 제1 일함수 금속층(115F')을 형성하는 물질보다 제1 게이트 금속 패턴(115M')을 형성하는 물질에 대해 더 높은 식각율을 갖는 반응성 이온 식각(RIE)이 적용되는 경우 단계에서, 제1 게이트 금속 패턴(115M')은 제1 일함수 금속층(115F')보다 더 식각될 수 있다. 그 결과, 하부 및 상부 채널 구조물들(110, 120) 사이의 레벨 또는 그 아래에 잔존하는 제1 게이트 금속 패턴(115M')의 측면들에서 제1 내지 제8 그루브들(G1 내지 G8)을 포함하는 복수의 그루브들이 형성될 수 있다. 그루브들이 잔류하는 제1 게이트 금속 패턴(115M')의 상부 표면 아래의 잔류하는 제1 일함수 금속층(115F') 상에 형성되어, 그 위치에서 그루브들의 바닥이 잔류하는 제1 반도체층(115F')의 상부 표면일 수 있다. 그루브들의 높이는 제1 게이트 금속 패턴(115M')의 물질(들)과 제1 일함수 금속층(115F')의 물질(들)의 식각율 차이에 대응할 수 있다. 예를 들어, 제1 게이트 금속 패턴(115M')은 텅스텐(W), 루테늄(Ru), 몰리브덴(Mo), 코발트(Co), 알루미늄(Al), 구리(Cu) 또는 이들의 화합물을 포함할 수 있고, 일함수 금속층(115F')은 티타늄, 탄탈륨(Ta) 또는 TiN, TiAl, TiAlN, TaN, TiC, TaC, TiAlC, TaCN, TaSiN과 같은 이들의 화합물을 포함할 수 있으나, 이에 제한되지 않는다.
여기서, 제1 내지 제6 그루브들(G1 내지 G6)은 도 1a 내지 도 1e을 참조하여 전술한 바와 같이 비중첩 영역에서 건식 식각 후 잔류하는 제1 일함수 금속층(115F') 상에 형성될 수 있다. 제1 내지 제6 그루브들(G1 내지 G6) 각각은 건식 식각 후 잔류하는 제1 게이트 금속 패턴(115M')의 일부와 함께 채널 폭 방향으로 연장될 수 있다. 이러한 제1 게이트 금속 패턴(115M')의 잔류하는 부분도 채널 폭 방향으로 연장될 수 있다. 또한, 잔류하는 제1 게이트 금속 패턴(115M')과 제2 소자 분리 구조물(150-2) 사이의 잔류하는 제1 일함수 금속층(115F') 상에 제7 및 제8 그루브들이 채널 길이 방향으로 연장될 수 있는 형성될 수 있다.
제1 내지 제8 그루브들(G1 내지 G8) 중 제1 내지 제6 그루브들(G1 내지 G6)은 전술한 바와 같이 하부 및 상부 채널 구조물들(110, 120)의 채널 폭 차이에 의해 형성될 수 있다. 따라서, 하부 및 상부 채널 구조물들(110, 120)의 채널 폭이 동일하여 중간 단계의 다중-스택 반도체 장치(10')의 비중첩 영역이 없는 경우, 제1 내지 제6 그루브들(G1 내지 G6)은 이 단계에서 포토리소그래피 및 건식 식각 작업에 의해 형성되지 않을 수 있지만, 제7 및 제8 그루브들은 여전히 도 4c에 도시된 동일한 위치에 형성될 수 있다.
S30 단계(도 2)에서, 그루브들 내에 RMG 내부 스페이서를 형성하고, 상부 채널층들 사이의 제1 일함수 금속층을 제거할 수 있고 내부 스페이서는 그 아래의 제1 일함수 금속층을 보호할 수 있다.
도 5a 내지 도 5d를 참조하면, RMG 내부 스페이서(200)이 제1 내지 제8 그루브들(G1 내부 G8)을 포함하는 그루브들 내에 형성될 수 있고, 이전 단계에서 건식 식각 후에 상부 채널 구조물(120)의 상부 채널층들(120c) 사이에 잔류하는 제1 일함수 금속층(115F')이 제거될 수 있고, 내부 스페이서(200)는 그 아래의 제1 일함수 금속층(115F')을 보호할 수 있다.
RMG 내부 스페이서(200)는 예를 들어 ALD(Atomic Layer Deposition)와 같은 박막 증착 기술을 통해 그루브들 내에 형성될 수 있다. RMG 내부 스페이서(200)는 실리콘 질화물(silicon nitride), 실리콘 산화물(silicon oxide), 실리콘 산질화물(silicon oxynitride), 실리콘 산탄화물(silicon oxycarbide), 실리콘 붕소 탄질화물(silicon boron carbonitride), 실리콘 산 탄질화물(silicon oxy carbonitride) 등의 하나 이상의 물질을 포함할 수 있으나, 이에 제한되지 않는다. 도면에는 도시되지 않았으나, 불화수소산(HF) 또는 불산과 질산의 혼합물을 습식 에천트로 사용하는 습식 식각을 통해, 이로 한정되지 않지만, 그루브들 내에 형성된 내부 스페이서 물질(들)을 핀칭 오프(pinching off)하는 단계에 의해 RMG 내부 스페이서(200)를 형성할 수 있다. 이러한 증착 및 식각 작업을 통해, RMG 내부 스페이서(200)가 핀치 오프되어 그루브들 내에 잔류할 수 있다. RMG 내부 스페이서(200)가 핀치 오프됨에 따라, 그루브들 내의 RMG 내부 스페이서(200)의 상부 표면은 잔류하는 제1 게이트 금속 패턴(115M')의 상부 표면과 동일 평면에 있을 수 있다.
비중첩 영역에 형성된 그루브들 내의 RMG 내부 스페이서(200)가 그 아래의 제1 일함수 금속층(115F')을 덮거나 보호하고, 이전 단계에서 건식 식각 후 상부 채널 구조물의 상부 채널층들(120C) 사이에 잔류하고 있는 제1 일함수 금속층(115F')은, 습식 에천트를 이용하는 습식 식각을 통해 제거될 수 있다. 습식 에천트는 과산화수소를 포함하되, 이로 한정되지 않고, 제1 일함수 금속층(115F')을 형성하는 TiN 또는 TiC와 같은 물질(들)을 선택적으로 공격할 수 있고, 제1 게이트 금속 패턴(115M')을 형성하는 텅스텐(W)과 같은 물질(들)에 대항할(against) 수 있다.
그루브들을 형성하지 않고 그 내부에 RMG 내부 스페이서(200)를 형성하지 않으면, 상부 채널층들(120C) 사이에 잔류하는 제1 일함수 금속층(115F')을 제거하기 위한 습식 에챈트의 위험이 있을 수 있으며, 또한 하부 채널 구조물(110)을 둘러싸는 하부 게이트 구조물(115')의 제1 일함수 금속층(115F')을 공격할 수 있다. 즉, 그루브들 및 그 내부에 RMG 내부 스페이서(200)을 형성함으로써, 본 단계에서 상부 채널층들(120C) 사이에 잔류하는 제1 일함수 금속층(115F')이 제거될 때, 하부 게이트 구조물(115')의 제1 일함수 금속층(115F')이 보호될 수 있다.
S40 단계(도 2)에서, 상부 채널 구조물을 둘러싸는 제1 게이트 유전층 및 상기 레벨 아래에 잔류하는 제1 게이트 금속 패턴 상에 제1 일함수 금속층과 상이한 제2 일함수 금속층을 형성할 수 있다.
도 6a 내지 도 6d를 참조하면, 제2 일함수 금속층(125F')은 잔류하는 제1 게이트 금속 패턴(115M')의 상부 표면, 제1 게이트 유전층(115D')으로 둘러싸인 상부 채널 구조물(120), 및 제1 내지 제8 그루브들(G1 내지 G8)을 채우는 RMG 내부 스페이서(200)를 노출시키는 이전 단계에서 획득된 중간 단계의 다중-스택 반도체 장치(10') 상에 형성될 수 있다.
제2 일함수 금속층(125F')은 제1 일함수 금속층(115F')과 다른 물질 또는 물질 화합물을 가질 수 있으며, 예를 들어 ALD(Atomic Layer Deposition)를 통해 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제2 일함수 금속층(125F')은 TiN 및 TiC의 조합을 포함하여 n형 게이트 구조물을 형성할 수 있고, 제1 일함수 금속층(115F')은 TiC 없이 또는 탄소 없이 TiN을 포함하여 p형 게이트 구조물 형성할 수 있고, 그 반대일 수 있다.
제2 일함수 금속층(125F')은 상부 채널 구조물(120)의 상부 채널층(120C)을 둘러싸는 제1 게이트 유전층(115D')뿐만 아니라 나머지 제1 게이트 금속 패턴(115M')인 RMG 내부 스페이서 상에도 형성될 수 있다. 제1 내지 제8 그루브들(G1 내지 G8)(200)에서, 제1 및 제2 소자 분리 구조물(150-1, 150-2) 및 ILD 구조물(160)의 측벽 및 상부 표면에 제1 게이트 유전층(115D')을 형성하여 노출시킨다.
제2 일함수 금속층(125F')은 상부 채널 구조물(120)의 상부 채널층(120C)을 둘러싸는 제1 게이트 유전층(115D')뿐만 아니라 잔류하는 제1 게이트 금속 패턴(115M'), 제1 내지 제8 그루브들(G1 내지 G8)의 RMG 내부 스페이서(200), 측벽들에 형성되어 노출되는 제1 게이트 유전층(115D'), 및 제1 및 제2 분리 구조물들(150-1, 150-2) 및 ILD 구조물(160)의 상부 표면들 상에도 형성될 수 있다.
단계 S50(도 2)에서, 제2 일함수 금속층을 둘러싸도록 제2 게이트 금속 패턴을 형성하여 다중-스택 반도체 장치를 획득하며, 하부 및 상부 나노시트 트랜지스터들은 서로 다른 제1 및 제2 일함수 금속층들을 각각 가질 수 있다.
도 7a 내지 도 7d를 참조하면, 이전 단계에서 형성된 제2 일함수 금속층(125F') 상에 제2 게이트 금속 패턴(125M')을 형성할 수 있고, 평탄화하여 상부 게이트 구조물(125)을 완성할 수 있다. 제2 게이트 금속 패턴(125M')은 예를 들어, 물리기상증착(PVD), 화학기상증착(CVD), 플라즈마 강화 화학기상증착(PECVD) 또는 이들의 조합을 통해 수행될 수 있으나, 이에 제한되는 것은 아니다. 평탄화는 예를 들어, CMP(Chemical Mechanical Planarization) 기술을 통해 수행될 수 있으나, 이에 제한되는 것은 아니며, 제2 게이트 금속 패턴(125M')의 상부 표면이 제1 및 제2 소자 분리 구조물들(150-1, 150-2) 및 ILD 구조물(160)의 상부 표면들 상에 형성된 제2 일함수 금속층(125F')과 동일 평면에 있을 수 있다.
제2 게이트 금속 패턴(125M')은 이전 단계에서 제2 분리 구조물(150-2) 측벽들 상의 제1 게이트 유전층(115D') 상의 제2 일함수 금속층(125F')에 연결되도록 측방향으로 연장된 제2 일함수 금속층(125F')을 통해 잔류하는 제1 게이트 금속 패턴(115M')과 연결될 수 있다.
잔류하는 제1 게이트 금속 패턴(115M')의 상부 표면 아래에 제1 게이트 유전층(115D'), 제1 일함수 금속층(115F') 및 나머지 게이트 금속 패턴(115M')을 포함하는 하부 게이트 구조물(115')은 도 1a 내지 도 1d에 도시된 제1 게이트 유전층(115D), 제1 일함수 금속층(115F) 및 잔류하는 게이트 금속 패턴(115M)을 포함하는 하부 게이트 구조물(115)을 포함하는 하부 게이트 구조물(115)이거나 대응할 수 있다. 잔류하는 제1 게이트 금속 패턴(115M')의 상부 표면 위의 제1 게이트 유전층(115D'), 제2 일함수 금속층(125F') 및 제2 게이트 금속 패턴(125M')을 포함하는 상부 게이트 구조물(125')은 상부 게이트 유전층(125D), 상부 일함수 금속층(125F) 및 상부 게이트 금속 패턴(125M)을 포함하는 상부 게이트 구조물(125)이거나 대응할 수 있다. 따라서, 도 7a 내지 7d에 도시된 중간 단계의 다중-스택 반도체 장치(10')는 도 1a 내지 도 1e에 도시된 다중-스택 반도체 장치(10)이거나 대응할 수 있다.
도 7a 내지 도 7d에 도시된 중간 단계의 다중-스택 반도체 장치(10')는, 전술한 바와 같이 제1 게이트 유전층(115D')으로 둘러싸인 상부 채널층(120C) 사이의 제1 일함수 금속층(115F')을 제거하는 단계에서, 제1 게이트 금속 패턴(115M')의 상부 표면 아래에 있는 제1 일함수 금속층(115F')을 보호하기 위해 사용되는 그루브들 내 RMG 내부 스페이서(200)을 포함할 수 있다.
지금까지, 실시 예들은 하부 및 상부 나노시트 트랜지스터들로 이루어진 다중-스택 반도체 장치에 관한 것이다. 그러나, 본 발명은 이에 한정되지 않고, 실시 예에 따른 상부 및 핀 전계 효과 트랜지스터들(FinFET)을 하부 및 상부 트랜지스터들로 포함하는 다중-스택 반도체 장치에도 적용될 수 있다. 이 경우, 이러한 FinFET들 각각은 하나 이상의 수직으로 돌출된 핀 구조를 채널층들(채널 구조물)로서 가질 수 있으며, 일 실시 예에 따르면, 채널층들(채널 구조물)의 상부 및 측면들은 하부 게이트 구조물의 하부 일함수 금속층을 보호하는 내부 스페이서와 함께 게이트 구조물에 의해 둘러싸일 수 있다. 또한, 상부 FinFET는 본 실시 예에서 하부 FinFET보다 더 작은 채널 폭을 가질 수 있다.
본 발명은 나노시트 트랜지스터 및 FinFET를 각각 하부 및 상부 트랜지스터들로 포함하는 하이브리드 다중-스택 반도체 장치에 추가로 적용될 수 있다. 이 경우, 하부 나노시트 트랜지스터는 전술한 다중-스택 반도체 장치(10)의 하부 나노시트 트랜지스터(10L)일 수 있으며, FinFET의 채널 폭은 나노시트 트랜지스터보다 작을 수 있다.
도 8은 예시적인 일 실시 예에 따른 게이트 구조물 및 게이트 구조물의 하부 일함수 금속층을 보호하는 내부 스페이서를 포함하는 다중-스택 반도체 장치를 포함하는 전자 장치를 개략적으로 나타내는 블록도이다.
도 8을 참조하면, 전자 장치(4000)는 적어도 하나의 애플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 버퍼 RAM(4500)을 포함할 수 있다. 실시 예들에 따른 전자 장치(4000)는 스마트폰 또는 태블릿 컴퓨터와 같은 모바일 장치일 수 있으나, 이로 제한되지 않는다.
애플리케이션 프로세서(4100)는 전자 장치(4000)의 동작을 제어할 수 있다. 통신 모듈(4200)은 외부 장치와 무선 또는 유선 통신을 수행하도록 구현된다. 디스플레이/터치 모듈(4300)은 애플리케이션 프로세서(4100)에서 처리된 데이터를 표시하거나 터치 패널을 통해 데이터를 수신하도록 구현된다. 저장 장치(4400)는 사용자 데이터를 저장하도록 구현된다. 저장 장치(4400)는 eMMC(embedded Multimedia Card), SSD(Solid State Drive), UFS(Universal Flash Storage) 장치 등일 수 있다. 저장 장치(4400)는 전술한 바와 같이 매핑 데이터(mapping data) 및 사용자 데이터의 캐싱(caching)을 수행할 수 있다.
버퍼 RAM(4500)은 전자 장치(4000)의 동작에 사용되는 데이터를 임시로 저장할 수 있다. 예를 들어, 버퍼 RAM(4500)은 DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RRDRAM(Rambus dynamic random access memory), 등과 같은 휘발성 메모리일 수 있다.
전자 장치(4000)의 적어도 하나의 구성 요소는 도 1a 내지 도 1e 내지 도 7a 내지 도 7d를 참조하여 상기에서 기술된 다중-스택 반도체 장치를 포함할 수 있다.
전술한 내용은 예시적인 실시 예들를 예시하는 것이며 본 발명을 제한하는 것으로 해석되어서는 안 된다. 몇 가지 예시적인 실시 예들이 설명되었지만, 당업자는 본 개시내용을 실질적으로 벗어남이 없이 상기 실시 예들에서 많은 수정이 가능하다는 것을 쉽게 이해할 것이다.

Claims (20)

  1. 기판;
    하부 게이트 유전층, 하부 일함수 금속층, 및 하부 게이트 금속 패턴을 포함하는 하부 게이트 구조물과 상기 하부 게이트 구조물에 의해 둘러싸이는 하부 채널 구조물을 포함하는 하부 전계 효과 트랜지스터; 및
    상부 게이트 유전층, 상부 일함수 금속층, 및 상부 게이트 금속 패턴을 포함하는 상부 게이트 구조물과 상기 상부 게이트 구조물에 의해 둘러싸이는 상부 채널 구조물을 포함하는 상부 전계 효과 트랜지스터를 포함하되,
    상기 상부 채널 구조물의 채널 폭은 상기 하부 채널 구조물의 채널 폭보다 작으며,
    상기 하부 채널 구조물이 상기 상부 채널 구조물과 수직으로 중첩되지 않는 선택된 영역에서 상기 하부 일함수 금속층과 상기 상부 일함수 금속층 사이에 RMG(replacement metal gate) 내부 스페이서가 형성되는 다중-스택 반도체 장치.
  2. 제1항에 있어서,
    상기 RMG 내부 스페이서가 형성된 하부 일함수 금속층의 상부 표면은 상기 하부 게이트 금속 패턴의 상부 표면보다 낮은 다중-스택 반도체 장치.
  3. 제2항에 있어서,
    상기 RMG 내부 스페이서의 상부 표면은 상기 하부 게이트 금속 패턴의 상부 표면과 동일 평면에 있는 다중-스택 반도체 장치.
  4. 제1항에 있어서,
    상기 RMG 내부 스페이서는 복수의 그루브들 내에 형성되고,
    상기 하부 게이트 금속 패턴의 일부는 상기 복수의 그루브들 중 인접한 두 개의 그루브들 사이에 형성되는 다중-스택 반도체 장치.
  5. 제4항에 있어서,
    상기 인접하는 두 개의 그루브들은 채널 폭 방향으로 연장되는 다중-스택 반도체 장치.
  6. 제4항에 있어서,
    상기 복수의 그루브들 중 두 개의 그루브들은 상기 하부 게이트 금속 패턴의 양측들에 각각 형성되는 다중-스택 반도체 장치.
  7. 제 1 항에 있어서,
    상기 상부 일함수 금속층의 일부는, 상기 하부 채널 구조물이 상기 상부 채널 구조물에 의해 중첩되지 않는 상기 하부 채널 구조물 위에서 측방향으로 연장되는 다중-스택 반도체 장치.
  8. 제 7 항에 있어서,
    상기 RMG 내부 스페이서는 상기 상부 일함수 금속층의 측방향으로 연장된 부분의 레벨 아래에 형성되는 다중-스택 반도체 장치.
  9. 제8항에 있어서,
    상기 상부 일함수 금속층의 측방향으로 연장하는 부분은 상기 하부 게이트 금속 패턴과 상기 상부 게이트 금속 패턴 사이에 개재되는 다중-스택 반도체 장치.
  10. 제 1 항에 있어서,
    상기 다중-스택 반도체 장치의 측면에 확산 차단 구조물 또는 게이트 컷 분리 구조물이 형성되고, 상기 하부 일함수 금속층 및 상기 상부 일함수 금속층의 일부가 상기 확산 차단 구조물 또는 상기 게이트 컷 분리 구조물의 측벽을 따라 형성되고,
    상기 RMG 내부 스페이서는 상기 측벽을 따라 상기 하부 일함수 금속층의 부분과 상기 상부 일함수 금속층의 부분 사이에 형성되는 다중-스택 반도체 장치.
  11. 제1항에 있어서,
    적어도 상기 하부 전계 효과 트랜지스터는 나노시트 트랜지스터이고, 상기 하부 채널 구조물은 상기 기판 상에 수직으로 적층된 복수의 나노시트층들을 포함하는 다중-스택 반도체 장치.
  12. 제11항에 있어서,
    상기 RMG 내부 스페이서가 형성된 상기 하부 일함수 금속층의 상부 표면은 상기 하부 게이트 금속 패턴의 상부 표면보다 낮은 다중-스택 반도체 장치.
  13. 기판;
    하부 게이트 유전층, 하부 일함수 금속층, 및 하부 게이트 금속 패턴을 포함하는 하부 게이트 구조물과, 상기 하부 게이트 구조물에 의해 둘러싸이는 하부 채널 구조물을 포함하는 하부 전계 효과 트랜지스터; 및
    상부 게이트 유전층, 상부 일함수 금속층 및 상부 게이트 금속 패턴을 포함하는 상부 게이트 구조물과, 상기 상부 게이트 구조물에 의해 둘러싸이는 상부 채널 구조물을 포함하는 상부 전계 효과 트랜지스터를 포함하되,
    상기 하부 게이트 금속 패턴의 측면에서, 상기 하부 일함수 금속층 및 상기 상부 일함수 금속층 사이에서 채널 폭 방향으로 RMG(Replacement Metal Gate) 내부 스페이서가 형성되는 다중-스택 반도체 장치.
  14. 제13항에 있어서,
    상기 RMG 내부 스페이서가 형성된 상기 하부 일함수 금속층의 상부 표면은 상기 하부 게이트 금속 패턴의 상부 표면보다 낮은 다중-스택 반도체 장치.
  15. 제14항에 있어서,
    상기 RMG 내부 스페이서가 형성된 상기 하부 일함수 금속층의 상부 표면은 상기 하부 게이트 금속 패턴의 상부 표면 레벨보다 낮은 다중-스택 반도체 장치.
  16. 제 15 항에 있어서,
    적어도 상기 하부 전계 효과 트랜지스터는 나노시트 트랜지스터이고, 상기 하부 채널 구조물은 상기 기판 상에 수직으로 적층된 복수의 나노시트층들을 포함하는 다중-스택 반도체 장치.
  17. 제13항에 있어서,
    상기 RMG 내부 스페이서는 그루브 내에 형성되며, 상기 그루브는 상기 하부 게이트 금속 패턴의 측면에서 상기 채널 폭 방향으로 상기 하부 일함수 금속층 상에 형성되고, 채널 길이 방향으로 연장되는 다중-스택 반도체 장치.
  18. 제1 일함수 금속층 및 제1 게이트 금속 패턴을 포함하는 게이트 구조물에 의해 둘러싸인, 하부 및 상부 전계 효과 트랜지스터들 각각에 대한 하부 및 상부 채널 구조물들을 제공하는 단계;
    상기 상부 채널 구조물의 상부 채널층 사이에 형성된 상기 제1 일함수 금속층을 제외한 상기 제1 게이트 금속 패턴 및 상기 제1 일함수 금속층을, 상기 하부 채널 구조물과 상기 상부 채널 구조물 사이의 레벨까지 제거하여, 선택된 영역들에서, 상기 레벨 아래의 상기 제1 일함수 금속층 상의 상기 제1 게이트 금속 패턴의 측면들에 복수의 그루브들이 형성되는 단계;
    상기 복수의 그루브들 내에 RMG(replacement metal gate) 내부 스페이서를 형성하고, 상기 상부 채널층들 사이의 상기 제1 일함수 금속층을 제거하는 단계;
    상기 제1 일함수 금속층과 상이한 물질을 포함하고, 상기 레벨 아래에 잔류하는 상기 상부 채널 구조물 및 상기 제1 게이트 금속 패턴 상에 제2 일함수 금속층을 형성하는 단계; 및
    상기 제2 일함수 금속층 상에 제2 게이트 금속 패턴을 형성하는 단계를 포함하는 다중-스택 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 복수의 그루브들이 상에 상기 제1 일함수 금속층의 상부 표면은 상기 제1 게이트 금속 패턴의 상부 표면 레벨보다 낮은 다중-스택 반도체 장치의 제조방법.
  20. 제19항에 있어서,
    상기 선택된 영역들에서, 상기 하부 채널 구조물은 상기 상부 채널 구조물과 수직으로 중첩되지 않는 다중-스택 반도체 장치의 제조 방법.
KR1020220169980A 2022-04-26 2022-12-07 하부 일함수 금속층을 보호하는 rmg 내부 스페이서가 있는 게이트 구조물을 포함하는 3d 스택 반도체 장치 KR20230151868A (ko)

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