CN111627858A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底，衬底上形成有多个分立的初始鳍部，初始鳍部具有第一导热系数；在初始鳍部露出的衬底上形成隔离材料层，隔离材料层覆盖初始鳍部的侧壁；去除部分厚度初始鳍部，在隔离材料层内形成沟槽，且剩余初始鳍部作为伪鳍部；在沟槽内形成鳍部，鳍部具有第二导热系数，第一导热系数大于第二导热系数；形成鳍部后，去除部分厚度隔离材料层，形成底部隔离层，底部隔离层至少覆盖伪鳍部的侧壁。本发明在鳍部和衬底之间引入伪鳍部，且伪鳍部材料的导热系数更高，相应增强器件工作时产生的热量向衬底内的散发效果，从而改善了器件的自发热效应，进而使器件性能得到改善。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善器件性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有多个分立的初始鳍部，所述初始鳍部具有第一导热系数；在所述初始鳍部露出的衬底上形成隔离材料层，所述隔离材料层覆盖所述初始鳍部的侧壁；去除部分厚度的所述初始鳍部，在所述隔离材料层内形成沟槽，且剩余所述初始鳍部作为伪鳍部；在所述沟槽内形成鳍部，所述鳍部具有第二导热系数，所述第一导热系数大于所述第二导热系数；形成所述鳍部后，去除部分厚度的所述隔离材料层，保留剩余所述隔离材料层作为底部隔离层，所述底部隔离层至少覆盖所述伪鳍部的侧壁。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；多个分立的伪鳍部，位于所述衬底上，所述伪鳍部具有第一导热系数；鳍部，位于所述伪鳍部上，所述鳍部具有第二导热系数，所述第一导热系数大于所述第二导热系数；底部隔离层，位于所述鳍部露出的衬底上，所述底部隔离层至少覆盖所述伪鳍部的侧壁。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在鳍部和衬底之间引入伪鳍部，且伪鳍部材料的导热系数更高，相应增强器件工作时产生的热量向衬底内的散发效果，从而提高了器件的散热性能，相应改善了器件的自发热效应(self-heating effect)，进而使器件性能得到改善。
附图说明
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前，在半导体结构中引入鳍部结构后，容易导致器件性能下降。其性能下降的原因在于：
与平面晶体管相比，鳍式场效应晶体管中的隔离结构所占空间增大，且鳍部和衬底的接触面面积较小，从而导致器件的散热效果变差；而且，隔离结构的材料通常为氧化硅，与衬底材料相比，氧化硅的导热系数更小，从而导致器件的散热效果进一步变差，导致器件的自发热效应更为严重，器件性能退化相应更为严重。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有多个分立的初始鳍部，所述初始鳍部具有第一导热系数；在所述初始鳍部露出的衬底上形成隔离材料层，所述隔离材料层覆盖所述初始鳍部的侧壁；去除部分厚度的所述初始鳍部，在所述隔离材料层内形成沟槽，且剩余所述初始鳍部作为伪鳍部；在所述沟槽内形成鳍部，所述鳍部具有第二导热系数，所述第一导热系数大于所述第二导热系数；形成所述鳍部后，去除部分厚度的所述隔离材料层，保留剩余所述隔离材料层作为底部隔离层，所述底部隔离层至少覆盖所述伪鳍部的侧壁。伪鳍部材料的导热系数更高，相应增强器件工作时产生的热量向衬底内的散发效果，从而提高了器件的散热性能，相应改善了器件的自发热效应，进而使器件性能得到改善。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供衬底110，所述衬底110上形成有多个分立的初始鳍部120，所述初始鳍部120具有第一导热系数。
所述衬底110用于为后续制程提供工艺平台，所述衬底110可用于形成NMOS晶体管和PMOS晶体管中的一种或两种。本实施例中，以所形成的半导体结构为PMOS晶体管为例进行说明。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述初始鳍部120用于为后续形成鳍部占据空间位置，且后续保留部分厚度的初始鳍部120作为伪鳍部，所述伪鳍部用于增强器件工作时产生的热量向衬底110内的散发效果，从而提高器件的散热性能，相应改善了器件的自发热效应，进而使器件性能得到改善。因此，所述初始鳍部120的高度根据后续鳍部顶部至衬底110的距离而定。
本实施例中，所述初始鳍部120具有第一导热系数，第一导热系数大于后续鳍部的材料导热系数，从而提高器件的散热性能。具体地，所述初始鳍部120的材料为半导体材料，以提高工艺兼容性，并提高初始鳍部120和衬底110之间的界面质量、以及后续伪鳍部和鳍部之间的界面质量。
本实施例中，后续所形成的半导体结构为PMOS晶体管，PMOS晶体管所采用的鳍部材料通常为SiGe，因此，所述初始鳍部120的材料为Si。在其他实施例中，当形成的半导体结构为NMOS晶体管时，NMOS晶体管所采用的鳍部材料通常为Si，初始鳍部的材料相应为III-V族材料，例如：砷化镓或镓化铟。
本实施例中，所述初始鳍部120与所述衬底110为一体结构。在其他实施例中，所述初始鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述初始鳍部高度的目的。
所述初始鳍部120顶部形成有鳍部掩膜层150，所述鳍部掩膜层150用于作为形成所述初始鳍部120的刻蚀掩膜，所述鳍部掩膜层150还能够在后续平坦化工艺中定义该工艺的定义位置。所述鳍部掩膜层150的材料为硬掩膜(hard mask，HM)材料。本实施例中，所述鳍部掩膜层150的材料为氮化硅。
参考图2，在所述初始鳍部120露出的衬底110上形成隔离材料层101，所述隔离材料层101覆盖所述初始鳍部120的侧壁。
所述隔离材料层101用于为后续形成鳍部提供工艺平台，还用于为后续形成隔离结构做好工艺准备。本实施例中，所述隔离材料层101的材料为氧化硅。在其他实施例中，所述隔离材料层的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
形成所述隔离材料层101的工艺包括沉积步骤和平坦化步骤，所述鳍部掩膜层150顶部用于定义所述平坦化步骤的停止位置，因此，所述隔离材料层101顶部和所述鳍部掩膜层150顶部相齐平。其中，所述沉积步骤所采用的工艺可以为流动性化学气相沉积(flowable chemical vapor deposition，FCVD)工艺，以提高所述隔离材料层101的表面平坦度以及所述隔离材料层101的材料在所述初始鳍部120和衬底110的拐角处的填充性能；所述平坦化步骤所采用的工艺可以包括化学机械研磨工艺。
参考图3，去除部分厚度的所述初始鳍部120(如图2所示)，在所述隔离材料层101内形成沟槽111，且剩余所述初始鳍部120作为伪鳍部131。
所述沟槽111用于为后续形成鳍部提供空间位置。
本实施例中，剩余初始鳍部120作为伪鳍部131，后续在沟槽111内形成鳍部后，伪鳍部131相应位于鳍部和衬底110之间，由于伪鳍部131材料的导热系数更高，相应增强器件工作时产生的热量向衬底110内的散发效果，从而提高器件的散热性能，相应改善器件的自发热效应，进而使器件性能得到改善。
而且，通过去除部分厚度初始鳍部120的方式，可以选择性地对特定区域进行鳍部替换制程，工艺灵活性高，与目前制程的工艺整合度较高。例如，该衬底110包括用于形成NMOS晶体管的NMOS区和用于形成PMOS晶体管的PMOS区，且无需对NMOS区进行鳍部替换制程时，则仅需去除PMOS区的部分厚度的初始鳍部120即可，形成于所述NMOS区衬底110上的初始鳍部120仍可用于作为NMOS晶体管的鳍部；或者，通过在特性区域的沟槽111中形成特性材料的鳍部，以满足形成于各区域的器件的性能需求。
本实施例中，采用干法刻蚀工艺，去除部分厚度的初始鳍部120。干法刻蚀工艺具有各向特性的刻蚀特性，选用干法刻蚀工艺，有利于提高对初始鳍部120的刻蚀效果，降低沟槽111中产生初始鳍部120的残留物的概率，有利于提高沟槽111的侧壁和底部的形貌质量，并易于控制对初始鳍部120的刻蚀量。在其他实施例中，也可以选用干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。
需要说明的是，去除部分厚度的所述初始鳍部120后，所述伪鳍部131的高度占所述初始鳍部120高度的比值不宜过小，也不宜过大。如果所述比值过小，则容易导致所述伪鳍部131的高度过小，所述伪鳍部131的体积相应过小，从而容易导致所述伪鳍部131用于提高器件工作时产生的热量向衬底110内散发的效果不明显；如果所述比值过大，则容易导致后续鳍部的高度过小，从而影响器件的正常性能。为此，本实施例中，所述伪鳍部131的高度占所述初始鳍部120高度的1/8至1/4。
还需要说明的是，所述初始鳍部120顶部形成有鳍部掩膜层150，因此，在去除部分厚度的所述初始鳍部120之前，还包括：去除所述鳍部掩膜层150。
参考图4，在所述沟槽111(如图3所示)内形成鳍部130，所述鳍部130具有第二导热系数，所述第一导热系数大于所述第二导热系数。
由前述分析可知，由于所述第一导热系数大于所述第二导热系数，使得器件的自发热效应得到改善。
本实施例中，采用外延工艺，在所述沟槽111内形成所述鳍部130，以提高所述鳍部130和伪鳍部131的界面质量，以进一步提高热量通过伪鳍部131实现散发的效果，而且，这还有利于提高所述鳍部130自身的形成质量，从而进一步提高器件的性能。
本实施例中，后续所形成的半导体结构为PMOS晶体管，所述鳍部125的材料相应为SiGe。通过选用SiGe材料的鳍部130，以提高晶体管的载流子迁移率，从而进一步提高器件的性能。在其他实施例中，当所形成的半导体结构为NMOS晶体管时，所述鳍部的材料相应为Si。
参考图5，形成所述鳍部130后，去除部分厚度的所述隔离材料层101(如图4所示)，保留剩余所述隔离材料层101作为底部隔离层102，所述底部隔离层102至少覆盖所述伪鳍部131的侧壁。
所述底部隔离层102用于作为隔离结构的一部分，用于对相邻器件起到电隔离的作用。
具体地，通过回刻的方式，去除部分厚度的所述隔离材料层101，形成所述底部隔离层102。
本实施例中，为了降低所述伪鳍部131在后续制程中露出于所述底部隔离层102的概率，所述底部隔离层102覆盖所述鳍部130的部分侧壁。在其他实施例中，所述底部隔离层的顶部也可以和所述伪鳍部的顶部齐平。
本实施例中，所述底部隔离层102的材料为氧化硅。在其他实施例中，所述底部隔离层的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
需要说明的是，在其他实施例中，所述底部隔离层即作为隔离结构，后续即可进行栅极结构的形成步骤。
结合参考图6至图11，本实施例中，所述形成方法还包括：对露出于所述底部隔离层102的鳍部130表面进行氧化处理，将所述鳍部130侧壁的部分厚度材料转化为反应层106(如图10所示)，在所述氧化处理后，露出于所述底部隔离层102的剩余所述鳍部130作为顶部鳍部133(如图10所示)，所述顶部鳍部133的宽度(未标示)小于所述伪鳍部131的宽度W1(如图10所示)。
其中，所述顶部鳍部133的宽度指的是：与所述鳍部130延伸方向相垂直的方向上，所述鳍部133的尺寸，所述伪鳍部131的宽度W1指的是：与所述鳍部130延伸方向相垂直的方向上，所述伪鳍部131的尺寸。
通过对露出于底部隔离层102的鳍部130表面进行氧化处理，以减小顶部鳍部133的宽度，因此，在形成初始鳍部120时，可适当增大所述初始鳍部120的宽度，从而在增大所述伪鳍部131的体积以进一步改善器件的自发热效应的同时，使得所述顶部鳍部133中有效鳍部(effective Fin)的宽度满足工艺需求。其中，所述有效鳍部指的是所述顶部鳍部133中被栅极结构所覆盖的部分。
本实施例中，将隔离结构分为两次形成，利用形成隔离结构的制程，实现所述氧化处理，从而减小对目前工艺制程的改变，提高所述氧化处理与目前制程的工艺整合度，且工艺风险较低。
具体地，所述氧化处理的步骤包括：
如图10所示，在所述鳍部130露出的所述底部隔离层102上形成氧化材料层104，所述氧化材料层104至少覆盖所述鳍部130的侧壁。
所述氧化材料层104用于为后续形成顶部隔离层做好工艺准备，所述顶部隔离层也用于作为隔离结构的一部分。在形成隔离结构的制程中，通常包括水汽退火处理的步骤，因此，在形成所述氧化材料层104的过程中，水汽退火处理该工艺会氧化部分厚度的鳍部130材料，将所述鳍部130侧壁的部分厚度材料氧化为反应层106，从而减小露出于所述底部隔离层102的剩余鳍部130的宽度，使得所述顶部鳍部133的宽度小于所述伪鳍部131的宽度W1。
本实施例中，采用流动性化学气相沉积工艺，形成所述氧化材料层104。通过选用流动性化学气相沉积工艺，还有利于提高所述氧化材料层104的表面平坦度、以及所述氧化材料层104的材料在所述鳍部130和底部隔离层102的拐角处的填充性能。
具体地，所述流动性化学气相沉积工艺的步骤包括：在所述鳍部130露出的所述底部隔离层102上沉积包含Si和O的薄膜前驱体；对所述薄膜前驱体进行所述水汽退火处理，形成前驱隔离膜；采用退火工艺，在氮气氛围下对所述前驱隔离膜进行致密化处理，将所述前驱隔离膜转化为所述氧化材料层104。
需要说明的是，所述水汽退火处理的退火温度不宜过低，也不宜过高。如果退火温度过低，则容易导致最终形成的氧化材料层104的质量较差，且难以增大所述顶部鳍部133和伪鳍部131的宽度差值，进一步改善器件的自发热效应的效果不明显；如果退火温度过高，容易导致鳍部130的被氧化程度过高，从而导致有效鳍部的宽度难以满足工艺需求，且容易降低氧化效果的均一性，从而降低有效鳍部的宽度均一性，不利于提高器件的性能。为此，本实施例中，综合考虑氧化材料层104的质量以及对鳍部130的氧化程度需求，所述水汽退火处理的退火温度为580℃至750℃。
还需要说明的是，所述水汽退火处理的退火时间不宜过短，也不宜过长。如果退火时间过短，则容易导致所述水汽退火处理对所述鳍部130的氧化程度不足，从而导致有效鳍部的宽度难以满足工艺需求，或者，在保证有效鳍部的宽度能够满足工艺需求的情况下，所述顶部鳍部133和伪鳍部131的宽度差值较小，进一步改善器件的自发热效应的效果不明显；如果退火时间过长，相应会导致热预算的增大，且容易导致鳍部130的被氧化程度过高。为此，本实施例中，综合考虑氧化材料层104的质量以及对鳍部130的氧化程度需求，所述水汽退火处理的退火时间为30分钟至120分钟。
在其他实施例中，也可以采用高深宽比工艺(high aspect ratio process，HARP)形成所述氧化材料层。HARP工艺中也存在一步水汽退火的步骤，用于去除HARP工艺产生的空隙。
为了提高工艺兼容性，所述氧化材料层104的材料与底部隔离层102的材料相同，从而使得后续所形成的顶部隔离层的材料与底部隔离层102的材料相同。本实施例中，所述底部隔离层102的材料为氧化硅，所述氧化材料层104的材料相应为氧化硅。在其他实施例中，所述氧化材料层的材料还可以为氮氧化硅等其他含氧介电材料。
本实施例中，形成氧化材料层104层后，所述氧化材料层104层顶部高于鳍部130顶部，降低了形成氧化材料层104的工艺难度，且便于后续对氧化材料层104层进行平坦化处理，提高所所述氧化材料层104的表面平坦度。
本实施例中，形成所述氧化材料层104后，还包括：对所述氧化材料层104表面进行平坦化处理。具体地，所述平坦化处理的工艺包括化学机械研磨工艺。
相应的，形成所述氧化材料层104后，所述顶部鳍部133和氧化材料层104之间形成有反应层106，所述反应层106由所述顶部鳍部133表面的部分厚度材料经氧化转化而成。本实施例中，所述鳍部130的材料为SiGe，所述反应层106的材料相应为氧化硅。在其他实施例中，当所述鳍部的材料为Si时，所述反应层的材料相应也为氧化硅。
本实施例中，所述底部隔离层102覆盖所述鳍部130的部分侧壁，所述鳍部130包括位于所述底部隔离层102中的底部鳍部132以及露出于所述底部隔离层102的顶部鳍部133，形成所述氧化材料层104后，所述底部鳍部132的宽度等于所述伪鳍部131的宽度W1。
因此，参考图11，所述形成方法还包括：去除部分厚度的所述氧化材料层104(如图10所示)，保留剩余所述氧化材料层104作为顶部隔离层108，所述顶部隔离层108覆盖所述顶部鳍部133的部分侧壁，且所述顶部隔离层108和底部隔离层102用于构成隔离结构(未标示)。
本实施例中，通过回刻的方式，去除部分厚度的所述氧化材料层104，形成所述顶部隔离层108。
本实施例中，所述氧化材料层104的材料为氧化硅，所述顶部隔离层108的材料相应为氧化硅。在其他实施例中，所述顶部隔离层的材料还可以为氮氧化硅等其他含氧介电材料。
本实施例中，形成所述顶部隔离层108后，露出于所述顶部隔离层108的顶部鳍部133用于作为有效鳍部，用于提供器件工作时的沟道。
本实施例中，所述顶部鳍部133表面形成有反应层106，因此，在去除部分厚度的所述氧化材料层104的步骤中，还去除部分厚度的所述反应层106，形成所述顶部隔离层108后，所述顶部隔离层108和所述顶部鳍部133之间的反应层106被保留。
结合参考图6至图9，本实施例中，形成所述氧化材料层104(如图10所示)之前，还包括：在所述顶部鳍部133中靠近所述底部隔离层102顶面一侧的部分侧壁上形成掺杂层140(如图9所示)，所述掺杂层140中掺杂有导电离子，所述导电离子的类型和所述半导体结构的导电类型相反。
在后续形成氧化材料层104的过程中，形成氧化材料层104的工艺通常还包括致密化处理的步骤，所述致密化处理的工艺为氮气氛围下的退火工艺，利用所述退火工艺，使得所述导电离子扩散至被掺杂层140覆盖的顶部鳍部133中，从而起到对部分顶部鳍部133进行反型掺杂处理的工艺效果，使得后续有效鳍部下方的剩余顶部鳍部133中掺杂有所述导电离子，所述导电离子的类型和半导体结构的导电类型相反，使得有效鳍部下方的剩余顶部鳍部133中形成有反型掺杂区，从而降低后续源区和漏区之间发生穿通(punch-through)的概率。
而且，所述反型掺杂处理的步骤与形成所述氧化材料层104的步骤相整合，简化了工艺步骤，有利于降低工艺成本和时间。
本实施例中，所述掺杂层140为固态源掺杂层(solid source doped film)，所述掺杂层140的材料包括磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺杂的氧化硅、掺杂的氮化硅、掺杂的氮氧化硅、掺杂的碳化硅、掺杂的碳氮化硅和掺杂的碳氮氧化硅中的一种或多种。掺杂的导电离子类型为N型离子或P型离子。
所述掺杂层140为固态源掺杂层，至少部分所述导电离子以物理吸附的方式存在于所述掺杂层140中，因此，在后续的退火过程中，所述掺杂层140中的导电离子易于从所述掺杂层140中扩散至所述顶部鳍部133中；而且，所述导电离子扩散至所述顶部鳍部133中后，所述顶部鳍部133中的导电离子向外界扩散的可能性较低，从而保障对所述顶部鳍部133的掺杂效果，有利于降低后续源区和漏区之间发生穿通的概率。
本实施例中，以所形成的半导体结构为PMOS晶体管为例，所述掺杂层140中的导电离子相应为N型离子，例如P、As或Sb。具体地，所述掺杂层140的材料可以为磷硅玻璃。磷硅玻璃是一种较佳的固态源掺杂层材料，其内部以物理吸附方式存在的导电离子较多，有利于提高对顶部鳍部133的掺杂效果。
在磷硅玻璃中，如果磷的掺杂浓度过小，则容易导致掺杂层140中的导电离子向顶部鳍部133中扩散的数量过少，即导致反型掺杂区中磷的掺杂浓度过低，从而导致反型掺杂区用于抑制源区和漏区之间发生穿通的效果不明显；如果磷的掺杂浓度过大，容易影响器件的正常性能。为此，本实施例中，磷的掺杂浓度为3E19原子每立方厘米至1E21原子每立方厘米。其中，所述掺杂层140中磷的掺杂浓度可根据源漏掺杂的掺杂离子浓度和器件性能需求适应性调节。
在其他实施例中，当形成的半导体结构为NMOS晶体管时，掺杂层中的导电离子相应为P型离子，例如B、Ga或In。具体地，所述掺杂层的材料可以为硼硅玻璃，且硼的掺杂浓度为2E19原子每立方厘米至1E21原子每立方厘米。硼硅玻璃也是一种较佳的固态源掺杂层材料，其内部以物理吸附方式存在的导电离子较多，有利于提高对顶部鳍部的掺杂效果。
所述掺杂层140的厚度(未标示)不宜过小，也不宜过大。如果厚度过小，则所述掺杂层140中导电离子的掺杂浓度相应过低，从而容易导致所形成的反型掺杂区用于抑制源区和漏区之间发生穿通的效果不明显；所述厚度越大，所述掺杂层140中吸附的导电离子越多，扩散至顶部鳍部133中的导电离子浓度则越高，从而容易影响器件的正常性能，而且形成所述掺杂层140和后续去除所述掺杂层140所需的时间较长，相应导致工艺成本和时间的浪费。为此，本实施例中，所述掺杂层140的厚度为
Figure BDA0001980322480000111
至
Figure BDA0001980322480000112
位于所述鳍部130侧壁上的掺杂层140高度(未标示)不宜过小，也不宜过大。如果所述高度过小，对该高度的控制难度相应增大，相应会增大形成所述掺杂层140的工艺难度，且还容易导致所形成的反型掺杂区与有效鳍部底部的距离过大，从而导致所形成的反型掺杂区用于抑制源区和漏区之间发生穿通的效果不明显；如果所述高度过大，则容易导致有效鳍部中也掺杂有所述导电离子，或者，导致有效鳍部的高度过小，从而影响器件的正常性能。为此，本实施例中，位于所述鳍部130侧壁上的掺杂层140高度为
Figure BDA0001980322480000113
至
Figure BDA0001980322480000114
具体地，形成所述掺杂层140的步骤包括：
参考图6，形成掺杂膜145，所述掺杂膜145保形覆盖露出于所述底部隔离层102的所述鳍部130侧壁和顶部、以及所述底部隔离层102的顶部。
后续通过去除所述鳍部130顶部和部分侧壁上的掺杂膜145，使剩余掺杂膜145覆盖所述顶部鳍部133中靠近所述底部隔离层102顶面一侧的部分侧壁，以形成掺杂层。
形成所述掺杂膜145的形成工艺可以包括原子层沉积工艺、化学气相沉积工艺、亚常压化学气相沉积工艺。
本实施例中，采用原子层沉积工艺形成掺杂膜145。原子层沉积工艺通常用于进行原子尺度可控的薄膜生长，对掺杂离子浓度的控制精准度更高，并且，由于原子层沉积工艺是以单原子层形式逐层沉积形成薄膜，该工艺具有较强的填隙能力和台阶覆盖能力，有利于提高后续掺杂层的形成质量和厚度均一性。
参考图7，在所述掺杂膜145上形成保护层103，所述保护层103露出所述鳍部130部分侧壁上的所述掺杂膜145。
所述保护层103用于露出待去除的掺杂膜145。相应的，所述保护层103的厚度根据后续掺杂层覆盖所述鳍部130的预设高度而定。
后续去除露出于所述保护层103的掺杂膜145后，还需去除所述保护层103，因此，所述保护层103为易于被去除的材料，且后续去除所述保护层103的工艺对所述掺杂膜145和鳍部130的损伤较小。
为此，所述保护层103的材料可以为BARC(Bottom Anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(Dielectric Anti-reflective Coating，介电抗反射涂层)材料或DUO(deep UV lightabsorbing oxide，深紫外光吸收氧化层)材料。本实施例中，所述保护层103的材料为BARC材料，通过旋涂工艺形成所述保护层103。
参考图8，去除露出于所述保护层103的所述掺杂膜145(如图7所示)，保留剩余所述掺杂膜145作为掺杂层140。
本实施例中，采用SiCoNi刻蚀工艺，刻蚀露出于保护层103的掺杂膜145。SiCoNi刻蚀工艺是一种化学刻蚀方法，与传统的干法刻蚀工艺相比，SiCoNi刻蚀工艺在没有电浆和等离子体轰击的环境中对薄膜进行刻蚀，降低了对鳍部130的破坏；而与传统的湿法刻蚀工艺相比，尽管SiCoNi刻蚀工艺也是采用化学腐蚀的方式进行刻蚀，但能够获得更高的刻蚀选择比，也有利于降低鳍部130受损的概率，且还能提高所述掺杂层140的顶面高度均一性和顶面形貌质量、改善刻蚀负载效应。
参考图9，形成所述掺杂层140后，去除所述保护层103(如图8所示)。
去除所述保护层103，露出所述掺杂层140，从而为后续氧化材料层的形成做好工艺准备。本实施例中，所述保护层103的材料为BARC材料，采用灰化工艺去除所述保护层103。
继续参考图10，形成所述氧化材料层104后，所述掺杂层140中的部分导电离子扩散至被所述掺杂层140覆盖的顶部鳍部133中。
本实施例中，采用流动性化学气相沉积工艺形成所述氧化材料层104。在流动性化学气相沉积工艺的致密化处理的步骤中，所采用退火工艺的退火温度不宜过低，也不宜过高。如果退火温度过低，则容易导致氧化材料层104的质量较差，且导致顶部鳍部133中导电离子的掺杂浓度过低；如果退火温度过高，不仅会导致热预算的增加，还可能对已形成的掺杂区中的掺杂离子分布造成影响。为此，本实施例中，综合考虑氧化材料层104的质量以及掺杂层140中的导电离子向顶部鳍部133中的扩散效果，退火温度为950℃至1050℃。
所述退火工艺的退火时间不宜过短，也不宜过长。如果时间过短，则容易导致氧化材料层104的质量较差，且顶部鳍部133中导电离子的掺杂浓度过低；如果退火时间过长，相应会导致热预算的增大，且容易导致顶部鳍部133中导电离子的掺杂浓度过高。为此，本实施例中，退火时间为20分钟至120分钟。
相应的，本实施例中，所述顶部鳍部133中被所述掺杂层140覆盖的部分作为顶部鳍部第一部分133a，剩余部分作为顶部鳍部第二部分133b，所述顶部鳍部第二部分133b的宽度W3小于所述顶部鳍部第一部分133a的宽度W2。
在形成所述氧化材料层104的过程中，在所述掺杂层140的阻挡作用下，相比于未被所述掺杂层140覆盖的顶部鳍部133，被所述掺杂层140覆盖的顶部鳍部133被氧化的速率更低，因此，所述掺杂层140和顶部鳍部133之间的反应层106厚度小于露出于所述掺杂层140的反应层106厚度，使得所述顶部鳍部第二部分133b的宽度W3小于所述顶部鳍部第一部分133a的宽度W2。
为此，继续参考图11，形成所述顶部隔离层108后，所述顶部隔离层108至少覆盖所述顶部鳍部第一部分133a的侧壁。
露出于所述顶部隔离层108的顶部鳍部第二部分133b用于作为所形成晶体管的有效鳍部。
本实施例中，以所述顶部隔离层108顶部和顶部鳍部第一部分133a的顶部相齐平为例。在其他实施例中，根据顶部鳍部第二部分的高度以及有效鳍部的预设高度，所述顶部隔离层还可以覆盖顶部鳍部第二部分的部分侧壁。
相应的，本发明实施例还提供一种半导体结构。参考图11，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底110；多个分立的伪鳍部131，位于所述衬底110上，所述伪鳍部131具有第一导热系数；鳍部130，位于所述伪鳍部131上，所述鳍部130具有第二导热系数，所述第一导热系数大于所述第二导热系数；底部隔离层102，位于所述鳍部130露出的衬底110上，所述底部隔离层102至少覆盖所述伪鳍部131的侧壁。
所述半导体结构可以为NMOS晶体管和PMOS晶体管中的一种或两种。本实施例中，以所述半导体结构为PMOS晶体管为例，进行说明。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部130用于提供晶体管工作时的沟道。所述鳍部130的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于作为鳍部的半导体材料。
本实施例中，所述伪鳍部131具有第一导热系数，所述鳍部130具有第二导热系数，所述第一导热系数大于所述第二导热系数，所述伪鳍部131用于增强器件工作时产生的热量向衬底110内的散发效果，从而提高器件的散热性能，相应改善了器件的自发热效应，进而使器件性能得到改善。
本实施例中，所述半导体结构为PMOS晶体管，因此，所述鳍部130的材料为SiGe；通过选用SiGe材料的鳍部130，以提高晶体管的载流子迁移率，从而进一步提高器件的性能。相应的，所述伪鳍部131的材料为Si。在其他实施例中，当所述半导体结构为NMOS晶体管时，所述鳍部的材料为Si，所述伪鳍部的材料相应为III-V族材料，例如：砷化镓或镓化铟。
本实施例中，所述伪鳍部131与所述衬底110为一体结构。在其他实施例中，所述伪鳍部也可以是外延生长于所述衬底上的半导体层。
需要说明的是，所述伪鳍部131的高度占伪鳍部131和鳍部130总高度的比值不宜过小，也不宜过大。如果比值过小，则容易导致所述伪鳍部131的高度过小，所述伪鳍部131的体积相应过小，从而容易导致所述伪鳍部131用于提高器件工作时产生的热量向衬底110内散发的效果不明显；如果比值过大，则容易导致所述鳍部130的高度过小，从而影响器件的正常性能。为此，本实施例中，所述伪鳍部131的高度占伪鳍部131和鳍部130总高度的1/8至1/4。
本实施例中，所述鳍部130露出的衬底110上形成有底部隔离层102，所述底部隔离层102至少覆盖所述伪鳍部131的侧壁。所述底部隔离层102用于作为隔离结构的一部分，用于对相邻器件起到电隔离的作用。
本实施例中，为了降低所述伪鳍部131在后续制程中露出于所述底部隔离层102的概率，所述底部隔离层102覆盖所述鳍部130的部分侧壁。在其他实施例中，所述底部隔离层顶部也可以和所述伪鳍部顶部齐平。
本实施例中，所述底部隔离层102的材料为氧化硅。在其他实施例中，所述底部隔离层的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
在其他实施例中，所述底部隔离层即作为隔离结构，后续即可进行栅极结构的形成步骤。
本实施例中，所述鳍部130包括露出于所述底部隔离层102的顶部鳍部133，所述顶部鳍部133的宽度(未标示)小于所述伪鳍部131的宽度W1。
其中，所述顶部鳍部133的宽度指的是：与所述鳍部130延伸方向相垂直的方向上，所述鳍部133的尺寸，所述伪鳍部131的宽度W1指的是：与所述鳍部130延伸方向相垂直的方向上，所述伪鳍部131的尺寸。
所述顶部鳍部133的宽度(未标示)小于所述伪鳍部131的宽度W1，因此，可适当增大所述伪鳍部131的宽度W1，从而在增大所述伪鳍部131的体积以进一步改善器件的自发热效应的同时，使得所述顶部鳍部133中的有效鳍部(effective Fin)的宽度满足工艺需求。其中，所述有效鳍部指的是所述顶部鳍部133中被栅极结构所覆盖的部分。
需要说明的是，本实施例中，所述底部隔离层102覆盖所述鳍部130的部分侧壁，因此，所述鳍部130还包括位于所述底部隔离层102中的底部鳍部132，所述底部鳍部132的宽度等于所述伪鳍部131的宽度W1。
本实施例中，所述半导体结构还包括：位于所述底部隔离层102上的顶部隔离层108，所述顶部隔离层108覆盖所述顶部鳍部130的部分侧壁，所述顶部隔离层108和底部隔离层102用于构成隔离结构，所述顶部隔离层108为含氧材料；反应层106，位于所述顶部隔离层108和所述顶部鳍部133之间，所述反应层106由所述顶部鳍部133侧壁的部分厚度材料经氧化转化而成。
形成隔离结构的制程通常包括水汽退火处理的步骤，所述水汽退火处理会氧化部分厚度的顶部鳍部133材料，将所述顶部鳍部133侧壁的部分厚度材料氧化为反应层106，使得所述顶部鳍部133的宽度小于所述伪鳍部131的宽度W1。而且，通过将隔离结构分为两次形成，利用形成隔离结构的制程，使得所述顶部鳍部133的宽度小于所述伪鳍部131的宽度W1，这减小了对目前工艺制程的改变，提高了工艺整合度，且工艺风险较低。
为了提高工艺兼容性，所述顶部隔离层108的材料与底部隔离层102的材料相同。本实施例中，所述底部隔离层102的材料为氧化硅，所述顶部隔离层108的材料相应为氧化硅。在其他实施例中，所述顶部隔离层的材料还可以为氮氧化硅等其他含氧介电材料。
本实施例中，所述鳍部130的材料为SiGe，所述反应层106的材料相应为氧化硅。在其他实施例中，当所述鳍部的材料为Si时，所述反应层的材料相应也为氧化硅。
本实施例中，所述半导体结构还包括：掺杂层140，位于所述顶部隔离层108中且覆盖所述顶部鳍部133的部分侧壁，所述掺杂层140中掺杂有导电离子，所述导电离子的类型和所述半导体结构的导电类型相反；其中，被所述掺杂层140覆盖的所述顶部鳍部133中具有掺杂离子，所述掺杂离子和所述掺杂层140中的导电离子相同。
形成所述顶部隔离层108制程还包括致密化处理的步骤，所述致密化处理的工艺为氮气氛围下的退火工艺，利用所述退火工艺，使得所述导电离子扩散至被所述掺杂层140覆盖的顶部鳍部133中，从而起到对部分顶部鳍部133进行反型掺杂处理的工艺效果，使得有效鳍部下方的剩余顶部鳍部133中掺杂有所述导电离子，所述导电离子的类型和所述半导体结构的导电类型相反，相应的，使得有效鳍部下方的剩余顶部鳍部133中形成有反型掺杂区，从而降低后续源区和漏区之间发生穿通的概率。
本实施例中，所述掺杂层140为固态源掺杂层，所述掺杂层140的材料包括磷硅玻璃、硼硅玻璃、掺杂的氧化硅、掺杂的氮化硅、掺杂的氮氧化硅、掺杂的碳化硅、掺杂的碳氮化硅和掺杂的碳氮氧化硅中的一种或多种。所述掺杂的导电离子类型为N型离子或P型离子。
所述掺杂层140为固态源掺杂层，至少部分所述导电离子以物理吸附的方式存在于所述掺杂层140中，因此，在退火过程中，所述掺杂层140中的导电离子易于从所述掺杂层140中扩散至所述顶部鳍部133中；而且，所述导电离子扩散至所述顶部鳍部133中后，所述顶部鳍部133中的导电离子向外界扩散的可能性较低，从而保障对所述顶部鳍部133的掺杂效果，有利于降低源区和漏区之间发生穿通的概率。
本实施例中，以所述半导体结构为PMOS晶体管为例，所述掺杂层140中的导电离子相应为N型离子，例如P、As或Sb。具体地，所述掺杂层140的材料可以为磷硅玻璃。
在其他实施例中，当所述半导体结构为NMOS晶体管时，所述掺杂层中的导电离子相应为P型离子，例如B、Ga或In。具体地，所述掺杂层的材料可以为硼硅玻璃。
需要说明的是，所述掺杂层140的厚度(未标示)不宜过小，也不宜过大。如果所述掺杂层140的厚度过小，则所述掺杂层140中导电离子的掺杂浓度相应过低，从而容易导致所形成的反型掺杂区用于抑制源区和漏区之间发生穿通的效果不明显；所述掺杂层140的厚度越大，所述掺杂层140中吸附的导电离子越多，扩散至顶部鳍部133中的导电离子浓度则越高，从而容易影响器件的正常性能，而且形成所述掺杂层140的制程通常包括沉积和刻蚀的步骤，所述掺杂层140的厚度过大，还会导致形成所述掺杂层140和刻蚀所述掺杂层140所需的时间较长，相应导致工艺成本和时间的浪费。为此，本实施例中，所述掺杂层140的厚度为
Figure BDA0001980322480000171
至
Figure BDA0001980322480000172
需要说明的是，位于所述鳍部130侧壁上的掺杂层140高度(未标示)不宜过小，也不宜过大。如果所述高度过小，这不仅会增大形成所述掺杂层140的工艺难度，还容易导致反型掺杂区与有效鳍部底部的距离过大，从而导致反型掺杂区用于抑制源区和漏区之间发生穿通的效果不明显；如果所述高度过大，则容易导致有效鳍部中也掺杂有所述导电离子，或者，导致有效鳍部的高度过小，从而影响器件的正常性能。为此，本实施例中，位于所述鳍部130侧壁上的掺杂层140高度为
Figure BDA0001980322480000173
至
Figure BDA0001980322480000174
还需要说明的是，形成所述掺杂层140的通常包括沉积和刻蚀的步骤，因此，所述掺杂层140还位于所述顶部隔离层108和底部隔离层102之间。
本实施例中，所述顶部鳍部133中被所述掺杂层140覆盖的部分作为顶部鳍部第一部分133a，剩余部分作为顶部鳍部第二部分133b，所述顶部鳍部第二部分133b的宽度W3小于所述顶部鳍部第一部分133a的宽度W2。
在形成顶部隔离层108的过程中，在所述掺杂层140的阻挡作用下，相比于未被所述掺杂层140覆盖的顶部鳍部133，被所述掺杂层140覆盖的顶部鳍部133被氧化的速率更低，也就是说，被所述掺杂层140覆盖的顶部鳍部133的宽度减小程度更低，从而使得所述顶部鳍部第二部分133b的宽度W3小于所述顶部鳍部第一部分133a的宽度W2。
因此，本实施例中，所述鳍部130包括位于所述伪鳍部131上的底部鳍部132、位于所述底部鳍部132上的顶部鳍部第一部分133a、以及位于所述顶部鳍部第一部分133a上的顶部鳍部第二部分133b，且沿所述鳍部130底部指向其顶部的方向上，所述底部鳍部132、顶部鳍部第一部分133a和顶部鳍部第二部分133b的宽度逐渐减小。
相应的，所述顶部隔离层108至少覆盖所述顶部鳍部第一部分133a的侧壁。
露出于所述顶部隔离层108的顶部鳍部第二部分133b用于作为晶体管的有效鳍部。
本实施例中，以所述顶部隔离层108顶部和顶部鳍部第一部分133a的顶部相齐平为例，所述反应层106相应位于所述掺杂层140和顶部鳍部130之间。在其他实施例中，根据所述顶部鳍部第二部分的高度以及有效鳍部的预设高度，所述顶部隔离层还可以覆盖所述顶部鳍部第二部分的部分侧壁，相应的，所述反应层位于所述掺杂层和顶部鳍部之间、以及所述顶部隔离层和顶部鳍部之间，且被所述掺杂层覆盖的反应层厚度小于剩余反应层的厚度。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (25)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上形成有多个分立的初始鳍部，所述初始鳍部具有第一导热系数；
在所述初始鳍部露出的衬底上形成隔离材料层，所述隔离材料层覆盖所述初始鳍部的侧壁；
去除部分厚度的所述初始鳍部，在所述隔离材料层内形成沟槽，且剩余所述初始鳍部作为伪鳍部；
在所述沟槽内形成鳍部，所述鳍部具有第二导热系数，所述第一导热系数大于所述第二导热系数；
形成所述鳍部后，去除部分厚度的所述隔离材料层，保留剩余所述隔离材料层作为底部隔离层，所述底部隔离层至少覆盖所述伪鳍部的侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始鳍部的材料为Si，所述鳍部的材料为SiGe；
或者，
所述初始鳍部的材料为III-V族材料，所述鳍部的材料为Si。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：对露出于所述底部隔离层的鳍部表面进行氧化处理，将所述鳍部侧壁的部分厚度材料转化为反应层，在所述氧化处理后，露出于所述底部隔离层的剩余所述鳍部作为顶部鳍部，所述顶部鳍部的宽度小于所述伪鳍部的宽度。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述氧化处理的步骤包括：在所述鳍部露出的所述底部隔离层上形成氧化材料层，所述氧化材料层至少覆盖所述鳍部的侧壁；
所述形成方法还包括：去除部分厚度的所述氧化材料层，保留剩余所述氧化材料层作为顶部隔离层，所述顶部隔离层覆盖所述顶部鳍部的部分侧壁，且所述顶部隔离层和底部隔离层用于构成隔离结构。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，采用流动性化学气相沉积工艺或高深宽比工艺形成所述氧化材料层。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，采用流动性化学气相沉积工艺形成所述氧化材料层；所述流动性化学气相沉积工艺包括水汽退火处理的步骤，所述水汽退火处理的参数包括：退火温度为580℃至750℃，退火时间为30分钟至120分钟。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述氧化材料层之前，还包括：在所述顶部鳍部中靠近所述底部隔离层顶面一侧的部分侧壁上形成掺杂层，所述掺杂层中掺杂有导电离子，所述导电离子的类型和所述半导体结构的导电类型相反。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述掺杂层为固态源掺杂层，所述掺杂层的材料包括磷硅玻璃、硼硅玻璃、掺杂的氧化硅、掺杂的氮化硅、掺杂的氮氧化硅、掺杂的碳化硅、掺杂的碳氮化硅和掺杂的碳氮氧化硅中的一种或多种。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，采用流动性化学气相沉积工艺形成所述氧化材料层；所述流动性化学气相沉积工艺包括致密化处理的步骤，所述致密化处理的工艺为氮气氛围下的退火工艺，所述退火工艺的参数包括：退火温度为950℃至1050℃，退火时间为20分钟至120分钟。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述氧化材料层后，所述顶部鳍部中被所述掺杂层覆盖的部分作为顶部鳍部第一部分，剩余部分作为顶部鳍部第二部分，所述顶部鳍部第二部分的宽度小于所述顶部鳍部第一部分的宽度；
形成所述顶部隔离层的步骤中，所述顶部隔离层至少覆盖所述顶部鳍部第一部分的侧壁。
11.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述掺杂层的步骤中，所述掺杂层的材料为硼硅玻璃，硼的掺杂浓度为3E19原子每立方厘米至1E21原子每立方厘米；
或者，
所述掺杂层的材料为磷硅玻璃，磷的掺杂浓度为2E19原子每立方厘米至1E21原子每立方厘米。
12.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述掺杂层的步骤包括：形成掺杂膜，所述掺杂膜保形覆盖露出于所述底部隔离层的所述鳍部侧壁和顶部、以及所述底部隔离层的顶部；
在所述掺杂膜上形成保护层，所述保护层露出所述鳍部部分侧壁上的所述掺杂膜；
去除露出于所述保护层的所述掺杂膜，保留剩余所述掺杂膜作为所述掺杂层；
形成所述掺杂层后，去除所述保护层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，去除部分厚度的所述初始鳍部。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，采用外延工艺，在所述沟槽内形成所述鳍部。
15.一种半导体结构，其特征在于，包括：
衬底；
多个分立的伪鳍部，位于所述衬底上，所述伪鳍部具有第一导热系数；
鳍部，位于所述伪鳍部上，所述鳍部具有第二导热系数，所述第一导热系数大于所述第二导热系数；
底部隔离层，位于所述鳍部露出的衬底上，所述底部隔离层至少覆盖所述伪鳍部的侧壁。
16.如权利要求15所述的半导体结构，其特征在于，所述伪鳍部的材料为Si，所述鳍部的材料为SiGe；
或者，
所述伪鳍部的材料为III-V族材料，所述鳍部的材料为Si。
17.如权利要求15所述的半导体结构，其特征在于，所述伪鳍部的高度占所述伪鳍部和鳍部总高度的1/8至1/4。
18.如权利要求15所述的半导体结构，其特征在于，所述鳍部包括露出于所述底部隔离层的顶部鳍部，所述顶部鳍部的宽度小于所述伪鳍部的宽度。
19.如权利要求18所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述底部隔离层上的顶部隔离层，所述顶部隔离层覆盖所述顶部鳍部的部分侧壁，所述顶部隔离层和底部隔离层用于构成隔离结构，所述顶部隔离层为含氧材料；
反应层，位于所述顶部隔离层和所述顶部鳍部之间，所述反应层由所述顶部鳍部侧壁的部分厚度材料经氧化转化而成。
20.如权利要求19所述的半导体结构，其特征在于，所述顶部隔离层的材料为氧化硅或氮氧化硅。
21.如权利要求19所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述顶部隔离层中的掺杂层，所述掺杂层覆盖所述顶部鳍部的部分侧壁且位于所述反应层远离所述顶部鳍部侧壁的一侧，所述掺杂层中掺杂有导电离子，所述导电离子的类型和所述半导体结构的导电类型相反；
其中，被所述掺杂层覆盖的所述顶部鳍部中具有掺杂离子，所述掺杂离子和所述掺杂层中的导电离子相同。
22.如权利要求21所述的半导体结构，其特征在于，所述掺杂层为固态源掺杂层，所述掺杂层的材料包括磷硅玻璃、硼硅玻璃、掺杂的氧化硅、掺杂的氮化硅、掺杂的氮氧化硅、掺杂的碳化硅、掺杂的碳氮化硅和掺杂的碳氮氧化硅中的一种或多种。
23.如权利要求21所述的半导体结构，其特征在于，所述掺杂层的厚度为
Figure FDA0001980322470000051
至
Figure FDA0001980322470000052
24.如权利要求21所述的半导体结构，其特征在于，位于所述鳍部侧壁上的掺杂层高度为
Figure FDA0001980322470000053
至
Figure FDA0001980322470000054
25.如权利要求21所述的半导体结构，其特征在于，所述顶部鳍部中被所述掺杂层覆盖的部分作为顶部鳍部第一部分，剩余部分作为顶部鳍部第二部分，所述顶部鳍部第二部分的宽度小于所述顶部鳍部第一部分的宽度；
所述顶部隔离层至少覆盖所述顶部鳍部第一部分的侧壁。
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