KR102247654B1 - 반도체 디바이스 및 방법 - Google Patents

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    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching

Abstract

실시형태에서, 디바이스는, 기판; 상기 기판으로부터 연장되는 제1 반도체 영역 - 상기 제1 반도체 영역은 실리콘을 포함함 - ; 상기 제1 반도체 영역 상의 제2 반도체 영역 - 상기 제2 반도체 영역은 실리콘 게르마늄을 포함하고, 상기 제2 반도체 영역의 엣지 부분은 제1 게르마늄 농도를 갖고, 상기 제2 반도체 영역의 중심 부분은 상기 제1 게르마늄 농도보다 낮은 제2 게르마늄 농도를 가짐 - ; 상기 제2 반도체 영역 상의 게이트 스택; 및 상기 제2 반도체 영역 내의 소스 및 드레인 영역 - 상기 소스 및 드레인 영역은 상기 게이트 스택에 인접함 - 을 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[우선권 주장 및 상호 참조]
본 출원은 2018년 6월 29일 금요일에 출원되고, 발명의 명칭이 "Semiconductor Device and Method"인 미국 가출원 62/691,906에 대한 우선권을 주장하며, 그 내용은 여기에 참조로 포함되어 있다.
반도체 디바이스는 예컨대 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비 등의 다양한 전자 애플리케이션에서 사용된다. 통상적으로, 반도체 기판 상에 절연 또는 유전체층, 도전층, 및 반도체층의 물질을 순차적으로 성막함으로써, 그리고 회로 콤포넌트 및 엘리먼트를 그 위에 형성하기 위해 리소그래피를 사용하여 다양한 물질층을 패터닝함으로써 반도체 디바이스가 제조된다.
반도체 산업은 더 많은 콤포넌트들이 소정 면적에 집적될 수 있도록 하는 최소 피쳐 사이즈(feature size)에 있어서의 연속적인 감소에 의해 다양한 전자 콤포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적도를 계속해서 향상시키고 있다. 그러나, 최소 피쳐 사이즈가 감소됨에 따라, 해결되어야 할 추가적인 문제가 발생한다.
실시형태에서, 디바이스는, 기판; 상기 기판으로부터 연장되는 제1 반도체 영역 - 상기 제1 반도체 영역은 실리콘을 포함함 - ; 상기 제1 반도체 영역 상의 제2 반도체 영역 - 상기 제2 반도체 영역은 실리콘 게르마늄을 포함하고, 상기 제2 반도체 영역의 엣지 부분은 제1 게르마늄 농도를 갖고, 상기 제2 반도체 영역의 중심 부분은 상기 제1 게르마늄 농도보다 낮은 제2 게르마늄 농도를 가짐 - ; 상기 제2 반도체 영역 상의 게이트 스택; 및 상기 제2 반도체 영역 내의 소스 및 드레인 영역 - 상기 소스 및 드레인 영역은 상기 게이트 스택에 인접함 - 을 포함한다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시형태에 따른 3차원 뷰에서의 FinFET(fin field effect transistor)의 실시예를 도시한다.
도 2 내지 도 20b는 일부 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지에서의 단면도이다.
도 21 및 도 22는 일부 다른 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지에서의 단면도이다.
도 23a 내지 도 24b는 일부 다른 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지에서의 단면도이다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
일부 실시형태에 따르면, 제1 반도체 물질(예컨대, 실리콘)의 기판이 제공되고, 기판 상에 제2 반도체 물질(예컨대, 실리콘 게르마늄)의 층이 형성된다. 제2 반도체 물질은 낮은 게르마늄 농도를 가질 수 있다. 제1 및 제2 반도체 물질로부터 핀을 형성하기 위해 트렌치가 에칭된다. 핀의 측벽 상에 산화물 층을 형성하기 위해 산화 프로세스가 수행된다. 산화하는 동안, 제2 반도체 물질의 게르마늄은 핀의 측벽을 따라 응축된다. 이어서, 산화물 층이 제거된다. 핀의 측벽을 따라 게르마늄을 응축시킴으로써, 핀의 채널 영역 내의 게르마늄 농도가 증가될 수 있다. 핀은 초기에 낮은 게르마늄 농도로 형성되기 때문에, 압축 스트레인(compressive strain)의 양이 더 적고 이에 따라 트렌치 에칭 동안 핀의 변형이 감소될 수 있다.
도 1은 일부 실시형태에 따른 3차원 뷰에서의 FinFET의 실시예를 도시한다. FinFET은 기판(50) 상에 핀(60)을 포함한다. STI() 영역(72)은 기판(50) 상에 형성되고, 핀(60)은 이웃한 STI 영역(72)들로부터 위로 돌출된다. 게이트 유전체 층(104)은 핀(60)의 측벽을 따르며 핀(60)의 상부 표면 위에 있고, 게이트 전극(106)은 게이트 유전체 층(104) 위에 있다. 소스/드레인 영역(96)은 게이트 유전체 층(104) 및 게이트 전극(106)에 관하여 핀(60)의 양 측(opposite sides) 내에 배치된다.
도 1은 또한 이후의 도면에 사용되는 참조 단면도를 도시한다. A-A 단면은 FinFET의 채널, 게이트 유전체 층(104), 및 게이트 전극(106)을 가로지르는 단면이다. B-B 단면은 A-A 단면에 수직이고, 예를 들어 핀(60)의 종축(longitudinal axis)을 따르고 소스/드레인 영역(96)들 사이의 전류의 방향 내에 있다. C/D-C/D 단면은 A-A 단면과 평행하고, FinFET의 소스/드레인 영역(96)을 통해 연장된다. 이후 도면은 명확함을 위한 참조 단면을 나타낸다.
여기서 논의되는 일부 실시형태는 게이트-최종 프로세스를 사용하여 형성되는 FinFET의 컨텍스트(context)에서 논의된다. 다른 실시형태에서, 게이트-제1 프로세스가 사용될 수 있다. 또한, 일부 실시형태는 평면형 FET 등의 평면형 디바이스에 사용되는 양태를 고려한다.
도 2 내지 도 13은 일부 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지에서의 단면도이다. 도 2 내지 도 13은 다수의 핀/FinFET을 제외하고 도 1에 도시된 A-A 기준 단면을 따라 도시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등의 반도체 기판이 될 수 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼가 될 수 있다. 일반적으로, SOI 기판은 절연층 상에 형성되는 반도체 물질의 층이다. 절연층은 예컨대 BOX(buried oxide) 층, 실리콘 산화물 층 등이 될 수 있다. 절연층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 멀티-레이어(multi-layer) 또는 구배(gradient) 기판 등의 다른 기판이 사용될 수도 있다. 일부 실시형태에서, 기판(50)은 실리콘을 포함하며, 예를 들어 기판(50)은 웨이퍼와 같은 실리콘 기판이다. 일부 실시형태에서, 기판(50)의 반도체 물질은 또한, 게르마늄; 실리콘 카바이드, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐, 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체(alloy semiconductor); 또는 이들의 조합을 포함할 수 있다.
기판(50)의 하나의 영역이 예시된다. 예시된 영역은, 예를 들어 n 타입 FinFET 등의 NMOS 트랜지스터와 같은 n 타입 디바이스를 형성하기 위한 것일 수 있고, 또는 예를 들어 p 타입 FinFET 등의 PMOS 트랜지스터와 같은 p 타입 디바이스를 형성하기 위한 것일 수 있다. 여기에서 논의되는 일부 실시형태는 예시된 영역 내에 p 타입 디바이스를 형성하는 컨텍스트에서 논의된다. n 타입 디바이스는 기판(50)의 다른 영역 내에 형성될 수 있다. p 타입 디바이스를 형성하기 위한 프로세스 동안, n 타입 디바이스를 형성하기 위한 영역은 포토레지스트와 같은 마스크에 의해 커버될 수 있다.
일부 실시형태에서, 기판(50)은 적절히 도핑된 영역(때로는 웰 영역으로 지칭됨)을 갖도록 도핑된다. 예시된 영역에 p 타입 디바이스가 형성되는 실시형태에서, n 타입 도핑된 영역은 기판(50) 내에 형성될 수 있다. 일부 실시형태에서, n 타입 도핑된 영역은 기판(50)의 영역 내에 n 타입 불순물을 주입함으로써 형성될 수 있다. 일부 실시형태에서, 기판(50)은 n 타입 불순물로 미리 도핑되어 제공될 수 있다. n 타입 불순물은 인, 비소 등일 수 있고, 약 1017 cm-3 내지 약 1018 cm-3와 같이 1018 cm-3 이하의 농도로 영역 내에 형성될 수 있다. 예시된 영역에 n 타입 디바이스가 형성되는 실시형태에서, p 타입 도핑된 영역은 기판(50) 내에 형성될 수 있다. 일부 실시형태에서, p 타입 도핑된 영역은 기판(50)의 영역 내에 p 타입 불순물을 주입함으로써 형성될 수 있다. 일부 실시형태에서, 기판(50)은 p 타입 불순물로 미리 도핑되어 제공될 수 있다. p 타입 불순물은 붕소, BF2 등일 수 있고, 약 1017 cm-3 내지 약 1018 cm-3와 같이 1018 cm-3 이하의 농도로 영역 내에 형성될 수 있다.
도 3에서, 반도체 층(52)이 기판(50) 상에 형성된다. 일부 실시형태에서, 반도체 층(52)은 반도체 층(52) 상에 에피택셜 성장된다. 일부 실시형태에서, 반도체 층(52)은, 웨이퍼와 같은 벌크 반도체이고, 예를 들어 웨이퍼 본딩에 의해 기판(50)에 본딩된다. p 타입 디바이스가 형성되는 실시형태에서, 반도체 층(52)은 실리콘 게르마늄(SixGe1-x, x는 0 내지 1의 범위가 될 수 있음) 등의 게르마늄을 포함하는 반도체 물질이다. 반도체 층(52)은, 반도체 층(52)의 두께가 원하는 채널 높이에 도달할 때, 전위 결함(dislocation defect)을 발생시키지 않고 이동성(mobility)을 높이기(boost) 위해 충분한 스트레인(strain)을 제공할 수 있는 약 0 내지 약 50%의 농도와 같은 낮은 게르마늄 농도로 형성될 수 있다. 최종 디바이스의 핀 디자인 및 원하는 파라미터에 기초하여 타겟 낮은 게르마늄 농도가 변경될 수 있다. 실리콘 및 실리콘 게르마늄은 상이한 격자 상수를 갖는다. 이와 같이, 반도체 층(52) 및 기판(50)은 미스매치된(mismatched) 격자 상수를 갖는다. 격자 상수 미스매치는 반도체 층(52) 내의 게르마늄 농도에 따르고, 게르마늄 농도가 높을수록 더 큰 격자 상수 미스매치를 초래한다. 격자 상수 미스매치는 순차적으로 형성된 p 타입 디바이스의 채널 영역 이동성을 향상시킬 수 있는 반도체 층(52)의 캐리어 이동성을 증가시킬 수 있는 반도체 층(52)에서의 압축 스트레인을 포함한다. 반도체 층(52)의 게르마늄 농도가 낮기 때문에, 격자 상수 미스매치 및 압축 스트레인의 양도 낮다.
일부 실시형태에서, 반도체 층(52)은 적절히 도핑된 영역(때로는 웰 영역이라 지칭됨)을 갖도록 성장 동안 인 시투 도핑된다(in situ doped). 반도체 층(52)의 도핑 영역은 기판(50)의 하부 도핑 영역과 동일한 도핑 타입이 될 수 있다. 반도체 층(52)의 도핑 영역은 기판(50)의 하부 도핑 영역과 동일한 도핑 농도를 갖거나, 상이한 도핑 농도를 가질 수 있다.
도 4에서, 반도체 층(52) 상에 마스크(54)가 형성된다. 마스크(54)는, 반도체 층(52) 상의 마스킹 층을 형성하고 마스킹 층을 패터닝함으로써 형성될 수 있다. 마스킹 층은, 티타늄 질화물, 티타늄, 탄탈룸 질화물, 탄탈룸 등의 금속을 포함하는 물질로 형성될 수 있고, PVD(physical vapor deposition), RFPVD(radio frequency PVD), ALD(atomic layer deposition) 등에 의해 형성될 수 있다. 마스킹 층은 또한, SiN 등의 비금속 물질로 형성될 수 있다. 형성 후에, 마스킹 층은 수용 가능한 에칭 프로세스를 사용하여 패터닝된다. 에칭 프로세스는 습식 에칭, 건식 에칭, 반응 이온 에칭, 중성 빔 에칭 등의 임의의 수용 가능한 에칭 프로세스가 될 수 있다. 마스킹 층의 나머지 부분은 마스크(54)를 형성한다.
도 5에서, 마스크(54)의 패턴에 대응하는 반도체 층(52) 내에 트렌치(56)가 형성된다. 트렌치(56)는 마스크(54)를 에칭 마스크로 사용하는 하나 이상의 에칭 프로세스(들)에 의해 형성될 수 있다. 에칭 프로세스(들)는, 습식 에칭, 건식 에칭, 반응 이온 에칭(RIE), 중성 빔 에칭(NBE), 이들의 조합 등을 포함할 수 있고, 이방성일 수 있다. 트렌치(56)는 반도체 층(52)으로 부분적으로 연장될 수 있고, 반도체 층(52)을 통해 기판(50)으로 연장될 수 있다. 트렌치들(56) 사이에 남는 반도체 층(52)(선택적으로 기판(50))의 부분은 핀(60)으로 지칭된다. 핀(60)은, 기판(50)의 부분을 포함하는 제1 부분(60A) 및 반도체 층(52)의 부분을 포함하는 제2 부분(60B)을 포함한다. 핀(60)은 처음에 폭(W1)으로 형성된다. 일부 실시형태에서, 폭(W1)은 약 8 nm 내지 약 20 nm의 범위이다. 핀(60)의 레이아웃 또는 디자인에 기초하여 폭(W1)이 변경될 수 있다.
에칭 프로세스의 결과로서, 트렌치(56)에 의해 노출된 핀(60)의 측벽이 손상될 수 있다. 손상은 "X” 표시로 상징되는 원자 이동(atom displacement), 간극(vacancy) 및/또는 이와 유사한 것을 포함할 수 있다. 일부 실시형태에서, 에칭 프로세스는 손상을 복구하기 위한 세정 프로세스(예를 들어, Cl 애시(ash) 또는 습식 세정)를 생략한다. 일부 실시형태에서, 세정 프로세스가 수행될 수 있다.
핀(60)은 반도체 스트립이다. 핀(60)의 제2 부분(60B)을 형성하기 위해 반도체 층(52)이 에칭될 때, 핀(60)의 측벽은 노출되고 측 방향 제한(lateral constraint)을 갖지 않으며, 예를 들어 자유 공간에 노출되고 다른 구조 또는 물질에 의해 둘러싸이거나 지지되지 않는다. 상기한 바와 같이, 반도체 층(52)이 스트레인된다(strained). 핀(60)의 측벽이 에칭 동안 제한되지 않기 때문에, 반도체 층(52)에서의 스트레인이 에칭 동안 해제된다(released). 반도체 물질의 형상은, 스트레인이 해제될 때, 변경되어 핀들이 이상적인 핀 형상을 갖지 않도록 핀(60)을 변형시킨다(deforming). 특히, 핀(60)은 반도체 스트립이 상면도(top-down view)에서 직선 스트립이 되지 않도록 변형될 수 있다. 변형된 핀(60)은 기판(50)을 따라 연장될 때 구부러지거나 만곡될 수 있다. 핀(60)의 변형 량은 반도체 층(52)으로부터 해제된 스트레인 량에 따른다. 핀(60)이 더 좁은 폭 또는 더 큰 높이로 형성될 때, 핀 변형의 리스크가 악화될 수 있다. 과도한 변형은 핀(60)의 수율을 감소시킬 수 있고, 또한 핀(60)의 캐리어 이동성을 감소시킬 수 있다. 반도체 층(52)이 낮은 게르마늄 농도로 형성되기 때문에, 해제된 스트레인 양이 낮다. 낮은 게르마늄 농도로 반도체 층(52)을 형성함으로써, 핀 변형을 회피하여 얻어지는 캐리어 이동성은, 게르마늄 농도를 감소시킴으로써 손실되는 캐리어 이동성보다 크게 될 수 있다.
도 6에서, 산화물 층(64)을 형성하기 위해 산화 프로세스(62)가 수행된다. 산화물 층(64)은, 핀(60)의 노출된 측벽, 마스크(54)의 노출된 측벽, 및 마스크(54) 및 기판(50)의 상부 표면을 따라 연장된다. 산화 프로세스(62)는, RTO(rapid thermal oxidation) 프로세스, 화학적 산화 프로세스, ISSG(in-situ stream generation) 프로세스, EISSG(enhanced in-situ stream generation) 프로세스 등이 될 수 있다. 예를 들어, 산화 프로세스(62)는 산소 함유 환경에서 수행되는 RTA(rapid thermal anneal)를 포함할 수 있다. 환경의 산소 레벨을 높이기 위해 수증기, 분자 산소, 오존, 또는 기타 산소 소스가 환경에 도입될 수 있다. 산소 온도는 산화물 층(64)의 두께에 기여할 수 있고; 산화 프로세스(62)의 온도가 높을수록 더 두꺼운 산화물 층(64)이 얻어질 수 있다. 일부 실시형태에서, 산화 프로세스(62)는 약 400°C 내지 1200 ℃의 온도에서 수행된다. 산화 시간 범위는 또한 산화물 층(64)의 두께에 기여할 수 있고; 산화 프로세스(62)의 더 긴 산화 시간 범위는 더 두꺼운 산화물 층(64)을 초래할 수 있다. 일부 실시형태에서, 산화 프로세스(62)는 수 초 내지 수 시간, 예컨대 약 5 초 내지 약 12 시간의 시간 범위동안 수행된다. 산화 기간은 산화 조건 및 환경에 기초하여 변할 수 있다. 환경의 압력도 산화물 층(64)의 두께에 기여할 수 있고; 산화 프로세스(62)의 더 높은 압력 레벨은 더 두꺼운 산화물 층(64)을 초래할 수 있다. 일부 실시형태에서, 산화 프로세스(62)는 약 0.1 Torr 내지 약 20 atm의 압력에서 수행된다.
도 7은 핀(60)의 추가 피쳐를 나타내는 도 6에서의 영역(10)의 상세도(detailed view)이다. 도시된 바와 같이, 핀(60)을 산화하는 것은 핀(60)의 반도체 물질 중 일부를 소모시킨다(consume). 핀(60)의 손상된 측벽은 산화 프로세스(62)에 의해 소모될 수 있다. 이와 같이, 핀(60)의 나머지 측벽(이제는 산화물 층(64)에 의해 커버됨)은 손상되지 않거나, 적어도 손상을 덜 받을 수 있다. 따라서, 산화 프로세스(62)는 핀(60)의 손상된 측벽을 수리하는 것이라고 할 수 있다. 상세히 후술되는 바와 같이, 산화물 층(64)은 후속적으로 제거될 것이다. 산화물 층(64)의 제거 후에 남은 핀(60)의 부분은 산화 프로세스(62) 전의 핀(60)의 폭보다 얇다. 이와 같이, 핀(60)의 최종 폭은 산화물 층(64)의 두께를 제어하기 위한 산화 프로세스(62)의 파라미터를 변경함으로써 제어될 수 있다. 또한, 실리콘 게르마늄은 실리콘보다 더 높은 산화율(oxidation rate)을 갖기 때문에, 핀(60)의 제2 부분(60B)은 핀(60)의 제1 부분(60A)보다 더 산화된다. 따라서, 산화 후에, 핀(60)의 제2 부분(60B)은 핀(60)의 제1 부분(60A)의 제3 폭(W3)보다 작은 제2 폭(W2)을 갖는다. 최종 폭(W2 및 W3) 양자는 핀(60)의 초기 폭(W1)보다 작다. 일부 실시형태에서, 폭(W2)은 약 20 nm보다 작고, 폭(W3)은 약 6 nm 내지 약 20 nm이다.
또한, 핀(60)의 제2 부분(60B)에는 게르마늄 풍부 층(germanium-rich layer)(66)이 형성되어 있다. 게르마늄 풍부 층(66)은 산화 프로세스(62)에 의해 형성된다. 실리콘과 산소는 게르마늄과 산소보다 더 큰 화학적 친화성을 갖는다. 이와 같이, 산화물 층(64)은 주로 실리콘 산화물이다. 또한, 게르마늄은 실리콘 산화물에 용해되지 않고, 핀(60)의 제2 부분(60B)의 게르마늄은 게르마늄 풍부 층(66)으로부터 크게 배제된다(rejected). 따라서, 산화물 층(64)을 형성하기 위해 핀(60)의 측벽 부분이 소모될 때, 그 측벽 부분 내의 게르마늄은 산화물 층(64)으로부터 핀(60)의 중심을 향해 구동된다(driven away). 게르마늄 풍부 층(66)이 또한 핀(60)의 제1 부분(60A)으로 연장되도록, 일부 게르마늄은 또한 하방으로(downward) 구동될 수 있다. 이렇게 얻어진 게르마늄 풍부 층(66)은 핀(60)의 제1 부분(60A) 및 제2 부분(60B)의 측벽 내에 있다. 이와 같이, 핀(60)의 제1 부분(60A) 및 제2 부분(60B)의 엣지 영역은 핀(60)의 제1 부분(60A) 및 제2 부분(60B)의 중심 영역보다 높은 게르마늄 농도를 갖는다. 게르마늄 풍부 층(66)은 핀(60)의 제1 부분(60A) 및 제2 부분(60B)에서 동일하거나 상이한 농도를 가질 수 있다. 일부 실시형태에서, 핀(60)의 제1 부분(60A) 내의 게르마늄 풍부 층(66)은 핀(60)의 제2 부분(60B) 내의 게르마늄 풍부 층(66)보다 낮은 게르마늄 농도를 갖는다. 핀(60)의 제2 부분(60B) 내의 게르마늄 풍부 층(66)은 약 100% 까지의 게르마늄 농도를 가질 수 있다. 핀 변형이 결정되기 전에 도달될 수 있는 최대 게르마늄 농도는 핀(60)의 원하는 치수에 의해 결정되고, 실시형태는 게르마늄 풍부 층(66)의 농도가 최대 레벨에 근접하게 할 수 있다.
게르마늄 풍부 층(66)의 폭은 산화물 층(64)의 폭에 따른다. 산화 프로세스(62)의 파라미터를 변경함으로써, 게르마늄 풍부 층(66)의 폭은 수개의 단일층(monolayer)으로부터 실질적으로 핀(60)의 전체 폭으로 변경될 수 있다. 핀(60)의 제1 부분(60A) 내의 게르마늄 풍부 층(66)은 두께(T1)로 형성되고, 핀(60)의 제2 부분(60B) 내의 게르마늄 풍부 층(66)은 두께(T1)보다 작은 두께(T2)로 형성된다. 일부 실시형태에서, 두께(T1)는 제3 폭(W3)의 약 절반까지이며, 두께(T1)는 제2 폭(W2)의 약 절반까지이다. 게르마늄 확산은 등방성일 수 있고, 이에 따라 제1 부분(60A)의 게르마늄 풍부 층(66)이 거리(D1)만큼 기판을 향해 연장된다. 일부 실시형태에서, 거리(D1)는 제3 폭(W3)의 절반까지이다.
반도체 층(52)(도 6 참조)이 낮은 게르마늄 농도로 형성되더라도, 게르마늄 풍부 층(66)의 형성은 핀(60)의 게르마늄 농도가 증가되게 할 수 있다. 낮은 초기 게르마늄 농도로 핀(60)을 형성하는 것은 형성 동안 핀(60)의 변형을 회피하는 것을 도울 수 있다. 형성 후에 핀(60)의 게르마늄 농도를 증가시키는 것은 증가된 핀 변형의 단점없이 핀(60)의 캐리어 이동성을 증가시킬 수 있다. 또한, 게르마늄 풍부 층(66)이 핀(60)의 측벽 근처에 있기 때문에, 후속적으로 형성되는 p 타입 디바이스의 게이트에 근접할 수 있어, 후속적으로 형성되는 p 타입 디바이스의 채널 영역 이동도를 증가시킬 수 있다. 핀(60)의 최종 스트레인은 핀(60)의 초기 스트레인보다 높을 수도 있다.
도 8에서, 산화물 층(64)이 제거된다. 제거는 건식 에칭 또는 습식 에칭에 의해 이루어질 수 있다. 건식 에칭은 CHF3, CF4 등을 포함하는 에칭제로 수행될 수 있고, 습식 에칭은 고온 또는 저온 dHF 산 등을 포함하는 에칭제로 수행될 수 있다. 에칭은, 산화물 층(64)이 완전히 제거되어야 하는지 여부에 따라, 등방성 또는 이방성일 수 있다. 일부 실시형태에서, 산화물 층(64) 중 일부는 남아서 후속 프로세싱 후에 제거될 수 있다. 도시된 실시형태에서, 산화물 층(64)은, 게르마늄 풍부 층(66)의 형성 후에, 추가 프로세싱이 수행되기 전에 제거된다. 일부 실시형태에서, 다른 프로세스는 게르마늄 풍부 층(66)의 형성 후에 수행될 수 있고, 산화물 층(64)은 후속 프로세싱 이후까지 제거되지 않을 수 있다. 산화물 층(64)은 후속 프로세싱 동안 보호 층으로서 기능할 수 있다.
도 9에서, 절연 물질(70)이 기판(50) 위에 그리고 인접한 핀(60)들 사이에 형성된다. 절연 물질(70)은 실리콘 산화물, 질화물 등 또는 이들의 조합과 같은 산화물이 될 수 있고, HDP-CVD(high density plasma chemical vapor deposition), FCVD(flowable chemical vapor deposition)[예컨대, 원격 플라즈마 시스템에서의 CVD(chemical vapor deposition) 기반 물질 성막 및 산화물 등의 다른 물질로 전환하기 위한 포스트 커링(post curing)] 등 또는 이들의 조합이 될 수 있다. 임의의 적용 가능한 프로세스에 의해 형성되는 다른 절연 물질이 사용될 수 있다. 도시된 실시형태에서, 절연 물질(70)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 절연 물질이 형성되면 어닐(anneal) 프로세스가 수행될 수 있다. 실시형태에서, 절연 물질(70)의 초과 부분이 핀(60)을 커버하도록 절연 물질(70)이 형성된다.
도 10에서, 절연 물질(70)에 평탄화 프로세스가 적용된다. 일부 실시형태에서, 평탄화 프로세스는 CMP(chemical mechanical polish), 에치 백 프로세스(etch back process), 이들의 조합 등을 포함한다. 평탄화 프로세스는 마스크(54)를 제거하여 핀(60)을 노출시킨다. 핀(60) 및 절연 물질(70)의 상부 표면은 평탄화 프로세스 후에 평펑하게 된다.
도 11에서, STI 영역(72)을 형성하기 위해 절연 물질(70)이 리세싱된다. 인접한 STI 영역(72) 사이로부터 핀(60)의 제2 부분(60B)이 돌출되도록 절연 물질(70)이 리세싱된다. 또한, STI 영역(72)의 상부 표면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면[디싱(dishing) 등], 또는 이들의 조합을 가질 수 있다. STI 영역(72)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역(72)은, 절연 물질(70)의 물질에 대하여 선택적인, 적용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 불소 소스(예를 들어, 질소 삼불화물(nitrogen trifluoride))을 갖는 수소 소스(예를 들어, 암모니아)를 사용하는 화학적 산화물 제거 또는 묽은 불화 수소산(dilute hydrofluoric; dHF) 산을 사용하는 화학적 산화물 제거가 사용될 수있다.
도 12에서, 핀(60) 위에 더미 유전체 층(74)이 형성된다. 예를 들어, 더미 유전체 층(74)은 실리콘 산화물, 실리콘 질화물, 이들의 조합 등이 될 수 있고, 적용가능한 기술에 따라 성막 또는 열적 성장될(thermally grown) 수 있다. 더미 유전체 층(74) 위에 더미 게이트 층(76)이 형성되고, 더미 게이트 층(76) 위에 마스크 층(78)이 형성된다. 더미 게이트 층(76)은 더미 유전체 층(74) 위에 성막되고, 이어서 CMP 등에 의해 평탄화될 수 있다. 더미 게이트 층(76)은, 도전성 물질이 될 수 있고, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 일 실시형태에서, 비정질 실리콘이 성막되고 재결정화되어 폴리실리콘을 생성한다. 더미 게이트 층(76)은, PVD(physical vapor deposition), CVD, 스퍼터 성막, 또는 도전성 물질을 성막하기 위한 기술에서 공지 및 사용되는 다른 기술에 의해 성막될 수 있다. 더미 게이트 층(76)은, 격리 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 물질로 만들어질 수 있다. 마스크 층(78)은 더미 게이트 층(76) 위에 성막될 수 있다.
도 13은 추가 피쳐를 도시하는 도 12에서 영역(12)의 상세도이다. 도시된 바와 같이, 핀(60)의 제2 부분(60B)은 인접한 STI 영역(72) 사이로부터 돌출되고, 핀(60)의 제1 부분(60A)은 매립되어 있다. 또한, 제1 부분(60A)과 제2 부분(60B)의 계면은 STI 영역(72)의 상부 표면 아래에 위치된다.
도 14a 내지 도 20b는 일부 실시형태에 따른 FinFET의 추가 제조에 있어서의 중간 스테이지의 단면도이다. “a"로 끝나는 도면은 다중 핀/FinFET을 제외하고는 도 1에 도시된 기준 단면(A-A)을 따른 도면이다. “b"로 끝나는 도면은 다중 핀/FinFET을 제외하고는 도 1에 도시된 기준 단면(B-B)을 따른 도면이다. “c 또는 d"로 끝나는 도면은 다중 핀/FinFET을 제외하고는 도 1에 도시된 기준 단면(C/D-C/D)을 따른 도면이다.
도 14a 및 도 14b에서, 마스크(80)를 형성하기 위해, 마스크 층(78)은 적용가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 이어서, 더미 게이트(82) 및 더미 게이트 유전체 층(84)을 각각 형성하기 위해, 적용가능한 에칭 기술에 의해 더미 게이트 층(76) 및 더미 유전체 층(74)에 마스크(80)의 패턴이 전사될 수 있다. 더미 게이트(82) 및 더미 게이트 유전체 층(84)은 핀(60)의 각 채널 영역을 커버(cover)한다. 마스크(80)의 패턴은 인접한 더미 게이트로부터 더미 게이트(82) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 또한, 더미 게이트(82)는 각 에피택셜 핀의 길이 방향에 실질적으로 직교하는 길이 방향을 가질 수 있다.
도 15a, 도 15b, 도 15c, 및 도 15d에서, 게이트 밀봉 스페이서(gate seal spacer)(90)가 더미 게이트(82) 및/또는 핀(60)의 노출 표면 상에 형성될 수 있다. 이방성 에칭이 후속되는 열 산화 또는 성막은 게이트 밀봉 스페이서(90)를 형성할 수 있다. 일부 실시형태에서, 게이트 밀봉 스페이서는, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 카본질화물, 또는 이들의 조합 등의 질화물로 형성될 수 있다. 게이트 밀봉 스페이서(90)는 후속하여 형성되는 게이트 스택의 측벽을 밀봉하고 추가 게이트 스페이싱 층으로 기능할 수 있다.
또한, 저농도로 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(92)을 위한 주입이 수행될 수 있다. 적절한 타입(예를 들어, n 타입 또는 p 타입) 불순물이 노출된 핀(60)에 주입될 수 있다. n 타입 불순물은 이전에 논의된 n 타입 불순물 중 임의의 것이 될 수 있고, p 타입 불순물은 이전에 논의된 p 타입 불순물 중 임의의 것이 될 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1015 cm-3로부터 약 1016 cm-3까지의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐(anneal)이 사용될 수 있다.
또한, LDD 영역(92) 위에 그리고 더미 게이트(82)의 측벽을 따라 게이트 밀봉 스페이서(90) 상에 게이트 스페이서(94)가 형성된다. 물질을 등각으로 성막하고 이어서 상기 물질을 이방성으로 에칭함으로써 게이트 스페이서(94)가 형성될 수 있다. 게이트 스페이서(94)의 물질은 실리콘 질화물, SiCN, 이들의 조합 등이 될 수 있다. LDD 영역(92)이 게이트 스페이서(94)의 형성 동안 에칭되지 않도록, 게이트 스페이서(94)의 물질에 대해 에칭은 선택적일 수 있다.
또한, 에피택셜 소스/드레인 영역(96)이 핀(60) 내에 형성된다. 에치 더미 게이트(82)가 각각의 인접한 쌍의 에피택셜 소스/드레인 영역(96) 사이에 배치되도록, 핀(60) 내에 에피택셜 소스/드레인 영역(96)이 형성된다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(96)은 LDD 영역(92)을 통해 연장될 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(96)이 얻어진 FinFET의 순차적으로 형성된 게이트를 숏 아웃(short out)하지 않도록, 적절한 측 방향 거리만큼 에피택셜 소스/드레인 영역(96)을 더미 게이트 (82)로부터 분리하는데 게이트 밀봉 스페이서(90) 및 게이트 스페이서(94)가 사용된다.
핀(60) 내에 리세스를 형성하기 위해, 핀(60)의 소스/드레인 영역을 에칭함으로써 에피택셜 소스/드레인 영역(96)이 형성될 수 있다. 이어서, 리세스 내에 에피택셜 소스/드레인 영역(96)이 에피택셜 성장된다. 에피택셜 소스/드레인 영역(96)은 p 타입 또는 n 타입 FinFET을 위해 적합한 물질과 같은 임의의 적용 가능한 물질을 포함할 수 있다. 예를 들어, p 타입 디바이스가 형성되는 실시형태에서, 에피택셜 소스/드레인 영역(96)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(96)은 또한, 핀(60)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다.
에피택셜 소스/드레인 영역(96)은 소스/드레인 영역을 형성하기 위한 성장 동안 인 시투 도핑된다(in situ doped). 에피택셜 소스/드레인 영역(96)은 각각의 LDD 영역(92)과 동일한 도핑 타입을 갖고, 동일 도펀트 또는 상이한 도펀트로 도핑될 수 있다. 소스/드레인 영역(96)은 약 1019 cm-3로부터 약 1021 cm-3까지의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n 타입 및/또는 p 타입 불순물은 이전에 논의된 불순물 중 임의의 것이 될 수 있다. 에피택셜 소스/드레인 영역(96)은 성장 동안 인 시투 도핑되기 때문에 주입에 의해 도핑되지 않는다. 그러나, 일부 실시형태에 따라 생성된 LDD 영역(92)의 도핑 프로파일 및 농도는 에피택셜 소스/드레인 영역(96)이 주입에 의해 도핑되는 경우에 생성되는 것과 유사할 수 있다. LDD 영역(92)의 도핑 프로파일 및 농도를 향상시키면, 얻어진 반도체 디바이스의 성능 및 신뢰성을 향상시킬 수 있다.
에피택셜 소스/드레인 영역(96)을 형성하기 위해 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은 핀(60)의 측벽을 넘어 측방향 외측으로 연장되는 패싯을 갖는다. 일부 실시형태에서, 이 패싯은 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(96)이, 도 15c의 실시형태에 의해 예시된 바와 같이, 병합되게(merge) 한다. 다른 실시형태에서, 도 15d의 실시형태에 의해 예시된 바와 같이, 에피택시 프로세스가 완료된 후에, 인접한 에피택셜 소스/드레인 영역(96)은 분리되어 있다.
도 16a 및 도 16b에서, ILD(inter-layer dielectric)(100)가 핀(60) 위에 성막된다. ILD(100)는 유전체 물질로 형성될 수 있고, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD 등의 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 물질은, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 임의의 적용 가능한 프로세스에 의해 형성되는 다른 절연 물질이 사용될 수 있다. 일부 실시형태에서, CESL(contact etch stop layer)은 ILD(100)와 에피택셜 소스/드레인 영역(96), 게이트 스페이서(94), 게이트 밀봉 스페이서(90), 및 마스크(80)와의 사이에 성막된다.
도 17a 및 도 17b에서, ILD(100)의 상부 표면을 더미 게이트(82) 및 게이트 밀봉 스페이서(90)의 상부 표면과 평평하게 되도록, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 더미 게이트(82) 상의 마스크(80), 및 마스크(80)의 측벽을 따라 게이트 밀봉 스페이서(90) 및 게이트 스페이서(94)의 부분을 제거할 수도 있다. 평탄화 프로세스 후에, 더미 게이트(82), 게이트 밀봉 스페이서(90), 게이트 스페이서(94), 및 ILD(100)의 상부 표면은 평평하게 된다. 따라서, 더미 게이트(82)의 상부 표면은 ILD(100)를 통해 노출된다.
도 18a 및 도 18b에서, 더미 게이트(82) 및 노출된 더미 게이트(82) 바로 아래에 있는 더미 게이트 유전체 층(84)의 부분은, 리세스(102)가 형성되도록, 에칭 단계(들)에서 제거된다. 일부 실시형태에서, 더미 게이트(82), 게이트 밀봉 스페이서(90), 또는 ILD(100)의 물질(들)을 제거하지 않는 이방성 건식 에칭 프로세스에 의해 더미 게이트(82)가 제거된다. 예를 들어, 에칭 프로세스는, ILD(100) 또는 게이트 스페이서(94)를 에칭하지 않고 더미 게이트(82)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각 리세스(102)는 각각의 핀(60)의 채널 영역을 노출시킨다. 각 채널 영역은 인접한 한쌍의 에피택셜 소스/드레인 영역(96) 사이에 배치된다. 제거 동안, 더미 게이트 유전체 층(84)은, 더미 게이트(82)가 에칭될 때, 에치 스탑 층으로서 사용될 수 있다. 이어서, 더미 게이트(82)의 제거 후에, 더미 게이트 유전체 층(84)이 제거될 수 있다.
도 19a 및 도 19b에서, 게이트 유전체 층(104) 및 게이트 전극(106)이 리세스(102) 내에 형성된다. 핀(60) 위에 그리고 리세스(102) 내에 계면 층이 등각으로 형성된다. 계면 층은 또한 ILD(100)의 상부 표면을 커버할 수 있다. 계면 층은, CVD 프로세스, PVD(physical vapor deposition) 프로세스, ALD(atomic layer deposition) 프로세스 등의 성막 프로세스에 의해 형성될 수 있다. 게이트 유전체 층(104)은 계면 층 위에 형성된다. 게이트 유전체 층(104)은, 핀(60)의 측벽 및 상부 표면 상의 리세스(102) 내에 등각으로 성막될 수 있다. 게이트 유전체 층(104)은 또한, ILD(100)의 상부 표면을 따라 형성될 수 있다. 게이트 유전체 층(104)은, 약 7.0보다 큰 k 값을 가진 하이 k 유전체 물질이 될 수 있고, 금속 산화물, 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 실리케이트(silicate)를 포함할 수 있다. 게이트 유전체 층(104)의 형성 방법은 MBD(Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다. 이어서, 게이트 전극 층이 게이트 유전체 층(104) 위에 그리고 리세스(102) 내에 성막된다. 게이트 전극 층은, TiN, TaN, TaC, Co, Ru, Al, 이들의 조합, 또는 이들의 다중층 등의 금속 함유 물질이 될 수 있다. 게이트 전극 층은 임의의 수의 워크 펑션 튜닝 층(work function tuning layer)을 포함할 수 있다. 게이트 유전체 층(104) 및 게이트 전극 층의 ILD(100)의 상부 표면 위에 있는 노출 부분을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행된다.
게이트 전극 층의 나머지 부분은, 다른 층들의 조합으로 얻어진 FinFET의 대체 게이트를 형성하는 게이트 전극(106)을 형성한다. 게이트 유전체 층(104) 및 게이트 전극(106)은 집합적으로, 얻어진 FinFET의 “게이트” 또는 “게이트 스택”으로 지칭될 수 있다. 게이트 스택은 핀(60)의 채널 영역의 측벽을 따라 연장될 수 있다.
도 20a 및 도 20b에서, ILD(100)가 게이트 스택 및 ILD(100) 위에 형성된다. 실시형태에서, ILD(100)는 유동가능 CVD 방법에 의해 형성되는 유동 가능 필름이다. 일부 실시형태에서, ILD(100)는, PSG, BSG, BPSG, USG 등의 유전체 물질로 형성되고, CVD 및 PECVD 등의 임의의 적합한 방법에 의해 성막될 수 있다.
또한, 소스/드레인 콘택트(112) 및 게이트 콘택트(114)가 ILD(100 및 110)를 통해 형성된다. 소스/드레인 콘택트(112)를 위한 개구부가 ILD(100 및 110)를 통해 형성되고, 게이트 콘택트(114)를 위한 개구부가 ILD(110)를 통해 형성된다. 적용 가능한 포토리소그래피 및 에칭 기술을 사용하여 개구가 형성될 수 있다. 확산 장벽 층, 접착 층 등의 라이너(liner) 및 도전성 물질이 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등이 될 수 있다. ILD(110)의 표면으로부터 초과 물질을 제거하기 위해 CMP 등의 평탄화 프로세스가 수행될 수 있다. 나머지 라이너(liner) 및 도전성 물질은 개구부 내에 소스/드레인 콘택트(112) 및 게이트 콘택트(114)를 형성한다. 에피택셜 소스/드레인 영역(96)과 소스/드레인 콘택트(112) 사이의 계면에 실리사이드를 형성하기 위해 어닐 프로세스(anneal process)가 수행될 수 있다. 소스/드레인 콘택트(112)는 에피택셜 소스/드레인 영역(96)에 물리적 및 전기적으로 커플링되고, 게이트 콘택트9114)는 게이트 전극(106)에 물리적 및 전기적으로 커플링된다. 소스/드레인 콘택트(112) 및 게이트 콘택트(114)는 상이한 프로세스에서 형성될 수 있고, 또는 동일 프로세스에서 형성될 수 있다. 동일 단면에 형성되는 것으로 도시되었지만, 소스/드레인 콘택트(112) 및 게이트 콘택트(114) 각각은 콘택트의 단락을 회피할 수 있는 상이한 단면에 형성될 수 있다.
상기 실시형태에서, 트렌치(56)가 에칭된(도 5 및 도 6) 후에, 산화 프로세스(62)가 수행된다. 그러나, 산화 프로세스(62)는 p 타입 디바이스를 형성하기 위한 프로세스의 다른 단계 후에 수행될 수 있다.
도 21 및 도 22는 일부 다른 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지에서의 단면도이다. 이전에 설명한 실시형태와 유사한 본 실시형태에 관한 세부사항은 반복되지 않을 것이다.
도 21 내지 도 22의 실시형태에서, 산화 프로세스(62)는 STI 영역(72)이 형성된 후에 수행된다. 트렌치(56)가 에칭된 후에, STI 영역(72)이 트렌치(56) 내에 형성된다(도 21 참조). 이어서, 산화 프로세스(62)가 수행된다(도 22 참조). 따라서, 산화물 층(64)은 STI 영역(72)의 상부 표면을 따라 연장될 수 있다. 또한, 핀(60)의 STI 영역(72) 위로 연장되는 부분만 제2 폭(W2)을 갖는다. 핀(60)의 다른 영역(예를 들어, STI 영역(72)의 상부 표면 아래)은 제1 폭(W1)을 유지할 수 있다. 이어서, 산화물 층(64)이 제거된다.
도 23a 내지 도 24b는 일부 다른 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지에서의 단면도이다. 이전에 설명한 실시형태와 유사한 본 실시형태에 관한 세부사항은 반복되지 않을 것이다.
도 23a 내지 도 24b의 실시형태에서, 산화 프로세스(62)는 더미 게이트(82) 및 더미 게이트 유전체 층(84)이 제거된 후에 수행된다. 리세스(102)가 형성된 후에, 핀(60)의 손상된 사이드(side) 및 상부가 노출된다(도 23a 및 도 23b 참조). 특히, STI 영역(72)의 상부 표면 위로 연장되는 핀(60)의 부분이 노출된다. 이어서, 산화 프로세스(62)가 수행된다(도 24a 및 도 24b 참조). 따라서, 산화물 층(64)은 오직 리세스(102)에 의해 노출된 핀(60)의 부분을 따라 연장될 수 있다. 또한, 리세스(102)에 의해 노출된 핀(60)의 부분만 제2 폭(W2)을 갖는다. 핀(60)의 다른 영역(예를 들어, STI 영역(72)의 상부 표면 아래)은 제1 폭(W1)을 유지할 수 있다. 이어서, 산화물 층(64)이 제거된다.
일부 실시형태에서, 산화 프로세스(62)는 여러 번 수행되고 상이한 제조 스테이지에서 수행된다. 예를 들어, 트렌치(56)가 형성된 후에, STI 영역(72)이 트렌치(56) 내에 형성(도 21 및 도 22 참조)된 후에, 그리고 리세스(102)가 형성(도 23a 내지 도 24b 참조)된 후에, 산화 프로세스(62)가 수행될 수 있다. 산화 프로세스(62)의 다수의 반복 동안 핀(60)의 일부 서브셋이 마스킹될 수 있다. 이와 같이, 기판(50)은 복수의 핀(60)을 가질 수 있고, 핀(60)의 상이한 서브셋은 상이한 폭 및 상이한 게르마늄의 농도를 가질 수 있다.
실시형태들은 장점을 성취할 수 있다. 반도체 층(52)(도 4 참조)을 낮은 게르마늄 농도로 형성하는 것은, 핀(60)(도 5 참조)을 형성하기 위한 에칭 프로세스(들) 동안 핀 측벽의 변형을 회피하는 것을 도울 수 있다. 산화 프로세스(62)(도 6 참조)를 수행함으로써 형성 후의 핀(60)의 게르마늄 농도를 증가시키는 것은 핀(60)의 캐리어 이동도가 에칭 프로세스(들) 후에 증가되게 할 수 있다. 따라서, 얻어진 p 타입 디바이스의 채널 영역 이동도가 증가될 수 있고, 제조 동안 핀 변형의 위험이 낮아질 수 있다.
실시형태에서, 디바이스는, 기판; 상기 기판으로부터 연장되는 제1 반도체 영역 - 상기 제1 반도체 영역은 실리콘을 포함함 - ; 상기 제1 반도체 영역 상의 제2 반도체 영역 - 상기 제2 반도체 영역은 실리콘 게르마늄을 포함하고, 상기 제2 반도체 영역의 엣지 부분은 제1 게르마늄 농도를 갖고, 상기 제2 반도체 영역의 중심 부분은 상기 제1 게르마늄 농도보다 낮은 제2 게르마늄 농도를 가짐 - ; 상기 제2 반도체 영역 상의 게이트 스택; 및 상기 제2 반도체 영역 내의 소스 및 드레인 영역 - 상기 소스 및 드레인 영역은 상기 게이트 스택에 인접함 - 을 포함한다.
디바이스의 일부 실시형태에서, 상기 제1 반도체 영역의 엣지 부분은 제3 게르마늄 농도를 갖고, 상기 제1 반도체 영역의 중심 부분은 상기 제3 게르마늄 농도보다 낮은 제4 게르마늄 농도를 갖는다. 디바이스의 일부 실시형태에서, 상기 게이트 스택은, 상기 제2 반도체 영역의 엣지 부분을 따라 그리고 상기 제2 반도체 영역의 상부 표면을 따라 연장되는 게이트 유전체; 및 상기 게이트 유전체 상의 게이트 전극을 포함한다. 디바이스의 일부 실시형태에서, 상기 제1 반도체 영역은 제1 폭을 갖고, 상기 제2 반도체 영역은 제2 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 크다. 디바이스의 일부 실시형태에서, 상기 제2 반도체 영역의 제1 부분은 상기 제1 폭을 갖고, 상기 제2 반도체 영역의 제2 부분은 상기 제2 폭을 갖는다. 일부 실시형태에서, 상기 디바이스는, 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 인접한 격리 영역, 손상된 상기 격리 영역에 접촉하는 상기 제1 및 제2 반도체 영역의 부분을 더 포함한다.
실시형태에서, 방법은, 실리콘을 포함하는 기판을 제공하는 단계; 상기 기판 상에 실리콘 게르마늄을 포함하는 반도체 층을 성장시키는 단계; 상기 반도체 층의 부분으로부터의 핀 및 상기 트렌치 사이의 기판을 형성하기 위해 상기 반도체 층 및 상기 기판 내에 상기 트렌치를 에칭하는 단계; 상기 핀의 사이드를 따라 산화물 층을 형성하기 위해 상기 핀을 산화 - 산화 후에 상기 핀의 사이드에서의 상기 핀의 게르마늄 농도가 증가됨 - 시키는 단계; 상기 핀의 사이드로부터 상기 산화물 층을 제거하는 단계; 및 상기 핀의 사이드 및 상기 상부 표면을 따라 금속 게이트 스택을 형성하는 단계를 포함한다.
방법의 일부 실시형태에서, 상기 핀은 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 트렌치 사이의 상기 기판의 부분을 포함하고, 상기 제2 부분은 상기 트렌치 사이의 상기 반도체 층의 부분을 포함하고, 상기 핀을 산화시키는 단계는 상기 핀의 제2 부분의 폭을 감소시킨다. 방법의 일부 실시형태에서, 상기 반도체 층 및 상기 기판 내에 트렌치를 에칭하는 단계는, 상기 핀의 상기 제1 및 제2 부분의 사이드를 손상시키고, 상기 핀의 제2 부분의 사이드는 산화 후에 수리된다. 방법의 일부 실시형태에서, 상기 핀의 제1 부분의 사이드는 산화 후에 수리된다. 방법의 일부 실시형태에서, 상기 산화물 층을 제거하기 전에, 상기 핀의 제1 부분을 따라 연장되는 상기 산화물 층의 부분은 제1 두께를 갖고, 상기 핀의 제2 부분을 따라 연장되는 상기 산화물 층의 부분은 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 크다. 방법의 실시형태에서, 산화 동안, 상기 핀의 제2 부분으로부터 상기 핀의 제1 부분으로 게르마늄이 유도된다(driven). 일부 실시형태에서, 상기 방법은, 상기 핀을 산화시킨 후에, 상기 핀 주위에 격리 영역을 형성하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은, 상기 핀을 산화시키기 전에, 상기 핀 주위에 격리 영역을 형성하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은, 상기 핀을 산화시키기 전에, 상기 핀의 상부 표면 및 사이드를 따라 더미 게이트 스택을 형성하는 단계; 및 상기 금속 게이트 스택을 형성하기 전에 상기 더미 게이트 스택을 제거하는 단계를 더 포함한다.
실시형태에서, 방법은, 기판 상에 반도체 층을 성장시키는 단계 - 상기 기판은 실리콘을 포함하고, 상기 반도체 층은 실리콘 게르마늄을 포함하고, 상기 반도체 층은 상기 성장시키는 단계 후에 균일한 게르마늄 농도를 가짐 - ; 상기 반도체 층 및 상기 기판 내에 트렌치를 에칭하는 단계; 상기 트렌치 내에 산화물 층을 형성하기 위해 상기 트렌치에 의해 노출된 상기 반도체 층 및 상기 기판의 측벽을 산화시키는 단계 - 상기 반도체 층은 상기 산화시키는 단계 후에 비균일 게르마늄 농도를 갖고, 상기 산화시키는 단계 후의 상기 반도체 층의 측벽에서의 게르마늄 농도는 상기 산화시키는 단계 전의 상기 반도체 층의 측벽에서의 게르마늄 농도보다 큼 - ; 상기 산화물 층을 제거하는 단계; 및 상기 트렌치 내에 절연 물질을 성막하는 단계를 포함한다.
방법의 일부 실시형태에서, 상기 반도체 층 및 상기 기판의 측벽을 산화시키는 단계는, 산소 함유 환경에서 고속 열적 어닐링을 수행하는 단계 - 상기 고속 열적 어닐링은 약 600 ℃ 내지 약 1200 ℃의 온도에서 수행됨 - 를 포함한다. 방법의 일부 실시형태에서, 상기 산소 함유 환경은 수증기, 분자 산소, 또는 오존을 상기 환경에 도입함으로써 형성된다. 방법의 일부 실시형태에서, 상기 반도체 층의 측벽을 따라 연장되는 상기 산화물 층의 부분은 제1 두께를 갖고, 상기 기판의 측벽을 따라 연장되는 상기 산화물 층의 부분은 제2 두께를 갖고, 상기 제1 두께는 상기 제2 두께보다 작다. 방법의 일부 실시형태에서, 상기 반도체 층의 측벽은 상기 산화시키는 단계 전에 제1 양의 결함, 및 상기 산화시키는 단계 후의 제2 양의 결함을 갖는다.
1) 본 개시의 실시형태에 따른 디바이스는, 기판; 상기 기판으로부터 연장되며 실리콘을 포함하는 제1 반도체 영역; 상기 제1 반도체 영역 상의 제2 반도체 영역 - 상기 제2 반도체 영역은 실리콘 게르마늄을 포함하고, 상기 제2 반도체 영역의 엣지 부분은 제1 게르마늄 농도를 갖고, 상기 제2 반도체 영역의 중심 부분은 상기 제1 게르마늄 농도보다 낮은 제2 게르마늄 농도를 가짐 - ; 상기 제2 반도체 영역 상의 게이트 스택; 및 상기 제2 반도체 영역 내의 소스 및 드레인 영역 - 상기 소스 및 드레인 영역은 상기 게이트 스택에 인접함 - 을 포함한다.
2) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 제1 반도체 영역의 엣지 부분은 제3 게리마늄 농도를 갖고, 상기 제1 반도체 영역의 중심 부분은 상기 제3 게르마늄 농도보다 낮은 제4 게르마늄 농도를 갖는다.
3) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 게이트 스택은, 상기 제2 반도체 영역의 엣지 부분을 따라 그리고 상기 제2 반도체 영역의 상부 표면을 따라 연장되는 게이트 유전체; 및 상기 게이트 유전체 상의 게이트 전극을 포함한다.
4) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 제1 반도체 영역은 제1 폭을 갖고, 상기 제2 반도체 영역은 제2 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 크다.
5) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 제2 반도체 영역의 제1 부분은 상기 제1 폭을 갖고, 상기 제2 반도체 영역의 제2 부분은 상기 제2 폭을 갖는다.
6) 본 개시의 실시형태에 따른 디바이스에 있어서, 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 인접한 격리 영역을 더 포함하고, 상기 제1 및 제2 반도체 영역의 부분은 손상된 상기 격리 영역과 접촉한다.
7) 본 개시의 다른 실시형태에 따른 방법은, 실리콘을 포함하는 기판을 제공하는 단계; 상기 기판 상에 실리콘 게르마늄을 포함하는 반도체 층을 성장시키는 단계; 트렌치들 사이의 상기 반도체 층과 상기 기판의 부분들로부터 핀을 형성하기 위해 상기 반도체 층과 상기 기판 내에 상기 트렌치들을 에칭하는 단계; 상기 핀의 사이드(side)를 따라 산화물 층을 형성하기 위해 상기 핀을 산화시키는 단계 - 상기 핀의 사이드에서의 상기 핀의 게르마늄 농도는 산화 후에 증가됨 - ; 상기 핀의 사이드로부터 상기 산화물 층을 제거하는 단계; 및 상기 핀의 상부 표면 및 상기 사이드를 따라 금속 게이트 스택을 형성하는 단계를 포함한다.
8) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 핀은 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분은 상기 트렌치들 사이에 상기 기판의 부분을 포함하고, 상기 제2 부분은 상기 트렌치들 사이에 상기 반도체 층의 부분을 포함하고, 상기 핀을 산화시키는 단계는 상기 핀의 상기 제2 부분의 폭을 감소시킨다.
9) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 반도체 층 및 상기 기판 내에 트렌치들을 에칭하는 단계는, 상기 핀의 상기 제1 부분과 상기 제2 부분의 사이드를 손상시키고, 상기 핀의 상기 제2 부분의 사이드는 산화 후에 수리된다.
10) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 핀의 상기 제1 부분의 사이드는 산화 후에 수리된다.
11) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 산화물 층을 제거하는 단계 전에, 상기 핀의 상기 제1 부분을 따라 연장되는 상기 산화물 층의 부분은 제1 두께를 갖고, 상기 핀의 상기 제2 부분을 다라 연장되는 상기 산화물 층의 부분은 제2 두께를 갖고, 상기 제2 두께는 상기 제1 두께보다 크다.
12) 본 개시의 다른 실시형태에 따른 방법에 있어서, 산화 동안, 상기 핀의 상기 제2 부분으로부터 상기 핀의 제1 부분으로 게르마늄이 유도된다(driven).
13) 본 개시의 다른 실시형태에 따른 방법은, 상기 핀을 산화시키는 단계 후에, 상기 핀 주위에 격리 영역을 형성하는 단계를 더 포함한다.
14) 본 개시의 다른 실시형태에 따른 방법은, 상기 핀을 산화시키는 단계 전에, 상기 핀 주위에 격리 영역을 형성하는 단계를 더 포함한다.
15) 본 개시의 다른 실시형태에 따른 방법은, 상기 핀을 산화시키는 단계 전에, 상기 핀의 상기 상부 표면 및 상기 사이드를 따라 더미 게이트 스택을 형성하는 단계; 및 상기 금속 게이트 스택을 형성하는 단계 전에, 상기 더미 게이트 스택을 제거하는 단계를 더 포함한다.
16) 본 개시의 또 다른 실시형태에 따른 방법은, 기판 상에 반도체 층을 성장시키는 단계 - 상기 기판은 실리콘을 포함하고, 상기 반도체 층은 실리콘 게르마늄을 포함하고, 상기 반도체 층은 상기 성장시키는 단계 후에 균일한 게르마늄 농도를 가짐 - ; 상기 반도체 층 및 상기 기판 내에 트렌치를 에칭하는 단계; 상기 트렌치 내에 산화물 층을 형성하기 위해 상기 트렌치에 의해 노출된 상기 반도체 층 및 상기 기판의 측벽을 산화시키는 단계 - 상기 반도체 층은 상기 산화시키는 단계 후에 비균일 게르마늄 농도를 갖고, 상기 산화시키는 단계 후의 상기 반도체 층의 측벽에서의 게르마늄 농도는 상기 산화시키는 단계 전의 상기 반도체 층의 측벽에서의 게르마늄 농도보다 큼 - ; 상기 산화물 층을 제거하는 단계; 및 상기 트렌치 내에 절연 물질을 성막하는 단계를 포함한다.
17) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 반도체 층 및 상기 기판의 측벽을 산화시키는 단계는, 산소 함유 환경에서 고속 열적 어닐링을 수행하는 단계 - 상기 고속 열적 어닐링은 약 600 ℃ 내지 약 1200 ℃의 온도에서 수행됨 - 를 포함한다.
18) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 산소 함유 환경은, 수증기, 분자 산소, 또는 오존을 상기 환경에 도입함으로써 형성된다.
19) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 반도체 층의 측벽을 따라 연장되는 상기 산화물 층의 부분은 제1 두께를 갖고, 상기 기판의 측벽을 따라 연장되는 상기 산화물 층의 부분은 제2 두께를 갖고, 상기 제1 두께는 상기 제2 두께보다 작다.
20) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 반도체 층의 측벽은, 상기 산화시키는 단계 전에 제1 양의 결함, 및 상기 산화시키는 단계 후에 제2 양의 결함을 갖는다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 디바이스에 있어서,
    기판;
    상기 기판으로부터 연장되며 실리콘을 포함하는 제1 반도체 영역;
    상기 제1 반도체 영역 상의 제2 반도체 영역 - 상기 제2 반도체 영역은 실리콘 게르마늄을 포함하고, 상기 제2 반도체 영역의 엣지 부분은 제1 게르마늄 농도를 갖고, 상기 제2 반도체 영역의 중심 부분은 상기 제1 게르마늄 농도보다 낮은 제2 게르마늄 농도를 가짐 - ;
    상기 제1 반도체 영역 및 상기 제2 반도체 영역에 인접한 격리 영역;
    상기 제2 반도체 영역 상의 게이트 스택;
    상기 게이트 스택의 측벽을 따르는 게이트 스페이서; 및
    상기 제2 반도체 영역 내의 소스 및 드레인 영역 - 상기 소스 및 드레인 영역은 상기 게이트 스택에 인접함 -
    을 포함하고,
    상기 격리 영역에 접촉하는 상기 제2 반도체 영역의 제1 부분의 폭은 상기 격리 영역에 접촉하지 않는 상기 제2 반도체 영역의 제2 부분의 폭보다 크고,
    상기 게이트 스택 아래의 상기 제2 반도체 영역의 상면은 상기 제2 반도체 영역 위의 상기 게이트 스페이서의 하부 표면보다 낮은 것인, 디바이스.
  2. 제1항에 있어서,
    상기 제1 반도체 영역의 엣지 부분은 제3 게르마늄 농도를 갖고, 상기 제1 반도체 영역의 중심 부분은 상기 제3 게르마늄 농도보다 낮은 제4 게르마늄 농도를 갖는 것인, 디바이스.
  3. 제1항에 있어서,
    상기 게이트 스택은,
    상기 제2 반도체 영역의 엣지 부분을 따라 그리고 상기 제2 반도체 영역의 상부 표면을 따라 연장되는 게이트 유전체; 및
    상기 게이트 유전체 상의 게이트 전극
    을 포함하는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 제1 반도체 영역은 제1 폭을 갖고, 상기 제2 반도체 영역은 제2 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 큰 것인, 디바이스.
  5. 제1항에 있어서,
    상기 제1 및 제2 반도체 영역의 부분은 손상된 상기 격리 영역과 접촉하는 것인, 디바이스.
  6. 방법에 있어서,
    실리콘을 포함하는 기판을 제공하는 단계;
    상기 기판 상에 실리콘 게르마늄을 포함하는 반도체 층을 성장시키는 단계;
    트렌치들 사이에 상기 반도체 층과 상기 기판의 부분들로부터 핀을 형성하기 위해 상기 반도체 층과 상기 기판 내에 상기 트렌치들을 에칭하는 단계;
    상기 핀 주위에 격리 영역을 형성하는 단계;
    상기 핀의 상부 표면 및 사이드(side)를 따라 더미 게이트 스택을 형성하는 단계;
    리세스를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계;
    상기 리세스에 의해 노출된 상기 핀의 상부 표면 및 사이드를 따라 산화물 층을 형성하기 위해 상기 핀을 산화시키는 단계 - 상기 리세스에 의해 노출된 상기 핀의 상부 표면 및 사이드에서의 상기 핀의 게르마늄 농도는 산화 후에 증가됨 - ;
    상기 핀의 상부 표면 및 사이드로부터 상기 산화물 층을 제거하는 단계; 및
    상기 핀의 상부 표면 및 사이드를 따라 금속 게이트 스택을 형성하는 단계
    를 포함하는, 방법.
  7. 제6항에 있어서,
    상기 핀은 제1 부분 및 제2 부분을 포함하고,
    상기 제1 부분은 상기 트렌치들 사이에 상기 기판의 부분을 포함하고,
    상기 제2 부분은 상기 트렌치들 사이에 상기 반도체 층의 부분을 포함하고,
    상기 핀을 산화시키는 단계는 상기 핀의 상기 제2 부분의 폭을 감소시키는 것인, 방법.
  8. 삭제
  9. 삭제
  10. 방법에 있어서,
    기판 상에 반도체 층을 성장시키는 단계 - 상기 기판은 실리콘을 포함하고, 상기 반도체 층은 실리콘 게르마늄을 포함하고, 상기 반도체 층은 상기 성장시키는 단계 후에 균일한 게르마늄 농도를 가짐 - ;
    트렌치들 사이에 상기 반도체 층과 상기 기판의 부분들로부터 핀을 형성하기 위해 상기 반도체 층과 상기 기판 내에 상기 트렌치들을 에칭하는 단계;
    상기 트렌치들 내에 절연 물질을 퇴적하는 단계;
    상기 핀의 상부 및 측벽을 따라 더미 게이트 스택을 형성하는 단계;
    리세스를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계;
    상기 리세스 내에 산화물 층을 형성하기 위해 상기 리세스에 의해 노출된 상기 반도체 층의 상부 및 측벽을 산화시키는 단계 - 상기 반도체 층은 상기 산화시키는 단계 후에 비균일 게르마늄 농도를 갖고, 상기 산화시키는 단계 후의 상기 반도체 층의 상부 및 측벽에서의 게르마늄 농도는 상기 산화시키는 단계 전의 상기 반도체 층의 상부 및 측벽에서의 게르마늄 농도보다 큼 - ;
    상기 산화물 층을 제거하는 단계; 및
    상기 핀의 상부 및 측벽을 따라 금속 게이트 스택을 형성하는 단계
    를 포함하는, 방법.
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