CN110660862B - 半导体器件和方法 - Google Patents

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Abstract

本公开涉及半导体器件和方法。在一个实施例中，一种器件包括：衬底；第一半导体区域，从衬底延伸，第一半导体区域包括硅；第二半导体区域，在第一半导体区域上，第二半导体区域包括硅锗，第二半导体区域的边缘部分具有第一锗浓度，第二半导体区域的中心部分具有小于第一锗浓度的第二锗浓度；栅极堆叠，在第二半导体区域上；以及源极和漏极区域，在第二半导体区域中，源极和漏极区域与栅极堆叠相邻。

Description

半导体器件和方法
技术领域
本公开总体涉及半导体器件和方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底上方按顺序沉积绝缘或电介质层、导电层和半导体材料层，并且使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改善各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应当被解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：衬底；第一半导体区域，所述第一半导体区域从所述衬底延伸，所述第一半导体区域包括硅；第二半导体区域，所述第二半导体区域位于所述第一半导体区域上，所述第二半导体区域包括硅锗，所述第二半导体区域的边缘部分具有第一锗浓度，所述第二半导体区域的中心部分具有小于所述第一锗浓度的第二锗浓度；栅极堆叠，所述栅极堆叠位于所述第二半导体区域上；以及源极和漏极区域，所述源极和漏极区域位于所述第二半导体区域中，所述源极和漏极区域与所述栅极堆叠相邻。
根据本公开的另一实施例，提供了一种用于形成半导体器件的方法，包括：提供包括硅的衬底；在所述衬底上生长半导体层，所述半导体层包括硅锗；在所述半导体层和所述衬底中蚀刻沟槽，以从所述半导体层和所述衬底的位于所述沟槽之间的部分形成鳍；对所述鳍进行氧化以沿着所述鳍的侧部形成氧化物层，所述鳍的侧部处的所述鳍的锗浓度在氧化之后增加；从所述鳍的侧部移除所述氧化物层；以及沿着所述鳍的顶表面和所述侧部形成金属栅极堆叠。
根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：在衬底上生长半导体层，所述衬底包括硅，所述半导体层包括硅锗，所述半导体层在所述生长之后具有均匀的锗浓度；在所述半导体层和所述衬底中蚀刻沟槽；对所述半导体层和所述衬底的由所述沟槽暴露的侧壁进行氧化以在所述沟槽中形成氧化物层，所述半导体层在所述氧化之后具有非均匀的锗浓度，所述氧化之后的所述半导体层的侧壁处的锗浓度比所述氧化之前的所述半导体层的侧壁处的锗浓度更大；移除所述氧化物层；以及在所述沟槽中沉积绝缘材料。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的鳍式场效应晶体管(FinFET)的示例。
图2至20B是根据一些实施例的FinFET的制造的中间阶段的横截面图。
图21至22是根据一些其他实施例的FinFET的制造的中间阶段的横截面图。
图23A至24B是根据一些其他实施例的FinFET的制造的中间阶段的横截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据一些实施例，提供第一半导体材料(例如，硅)的衬底，并且在衬底上形成第二半导体材料(例如，硅锗)的层。第二半导体材料可具有低锗浓度。蚀刻沟槽以从第一和第二半导体材料形成鳍。执行氧化工艺以在鳍的侧壁上形成氧化物层。在氧化期间，第二半导体材料的锗沿着鳍的侧壁浓缩。然后移除氧化物层。通过沿着鳍的侧壁浓缩锗，可以增加鳍的沟道区域中的锗浓度。由于鳍最初被形成为具有低锗浓度，因此它们具有较低的压缩应变量，并因此可以减少沟槽蚀刻期间鳍的变形。
图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括位于衬底50上的鳍60。浅沟槽隔离(STI)区域72被形成在衬底50上，并且鳍60在相邻的STI区域72之间突出并突出在其上方。栅极电介质层104沿着鳍60的侧壁并且在鳍60的顶表面上方，并且栅极电极106位于栅极电介质层104上方。源极/漏极区域96被布置在鳍60的相对于栅极电介质层104和栅极电极106的相对侧上。
图1还示出了在后面的附图中使用的参考横截面。横截面A-A跨FinFET的沟道、栅极电介质层104和栅极电极106。横截面B-B垂直于横截面A-A并沿着鳍60的纵轴，并且在例如源极/漏极区域96之间的电流的方向上。横截面C/D-C/D平行于横截面A-A并且延伸穿过FinFET的源极/漏极区域96。为清楚起见，后续附图参考这些参考横截面。
在使用后栅极工艺形成的FinFET的上下文中讨论了本文所讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在平面器件(例如，平面FET)中使用的方面。
图2至图13是根据一些实施例的FinFET的制造的中间阶段的横截面图。沿图1中示出的参考横截面A-A示出了图2至图13，除了多个鳍/FinFET之外。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅或玻璃衬底。也可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，衬底50包括硅，例如，衬底50是硅衬底，如晶圆。在一些实施例中，衬底50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。
示出了衬底50的一个区域。所示区域可以用于形成n型器件，例如NMOS晶体管，如n型FinFET，或者用于形成p型器件，例如PMOS晶体管，如p型FinFET。在在所示区域中形成p型器件的背景下讨论了本文讨论的一些实施例。N型器件可以形成在衬底50的其他区域中。在形成p型器件的工艺期间，用于形成n型器件的区域可以被诸如光致抗蚀剂之类的掩模覆盖。
在一些实施例中，衬底50被掺杂以具有适当的掺杂区域(有时称为阱区域)。在其中在所示区域中形成p型器件的实施例中，可以在衬底50中形成n型掺杂区域。在一些实施例中，可以通过在衬底50的区域中注入n型杂质来形成n型掺杂区域。在一些实施例中，衬底50可以预先掺杂有n型杂质。n型杂质可以是磷、砷等，并且可以在区域中形成为具有等于或小于1018cm-3的浓度，例如，从约1017cm-3到约1018cm-3。在其中在所示区域中形成n型器件的实施例中，可以在衬底50中形成p型掺杂区域。在一些实施例中，可以通过在衬底50的区域中注入p型杂质来形成p型掺杂区域。在一些实施例中，衬底50可以预先掺杂有p型杂质。p型杂质可以是硼、BF2等，并且可以在区域中形成为具有等于或小于1018cm-3的浓度，例如，从约1017cm-3到约1018cm-3。。
在图3中，在衬底50上形成半导体层52。在一些实施例中，半导体层52外延生长在衬底50上。在一些实施例中，半导体层52是体半导体，例如，晶圆，并通过例如晶圆键合与衬底50键合。在其中形成p型器件的实施例中，半导体层52是包括锗的半导体材料，例如，硅锗(SixGe1-x，其中x可以在0到1的范围内)。半导体层52可以形成为具有低锗浓度，例如，从约0至约50％的浓度，这可以在半导体层52的厚度达到期望沟道高时提供足够的应变以提高迁移率而不产生位错缺陷。应理解，目标低锗浓度可以基于最终器件的鳍设计和期望参数而改变。硅和硅锗具有不同的晶格常数。因此，半导体层52和衬底50具有不匹配的晶格常数。晶格常数不匹配取决于半导体层52中的锗浓度，其中，较高锗浓度导致较大晶格常数不匹配。晶格常数不匹配在半导体层52中引起压缩应变，这可以提高半导体层52的载流子迁移率，这可以改善后续形成的p型器件的沟道区域迁移率。由于半导体层52的锗浓度低，因此晶格常数不匹配和压缩应变量也低。
在一些实施例中，半导体层52在生长期间被原位掺杂以具有适当的掺杂区域(有时称为阱区域)。半导体层52的掺杂区域可以具有与衬底50的下面的掺杂区域相同的掺杂类型。半导体层52的掺杂区域可以具有与衬底50的下面的掺杂区域相同的掺杂浓度，或者可以具有不同的掺杂浓度。
在图4中，在半导体层52上形成掩模54。可以通过在半导体层52上形成掩模层并图案化掩模层来形成掩模54。掩模层可以由包括金属的材料形成，例如，氮化钛、钛、氮化钽、钽等，并且可以通过物理气相沉积(PVD)、射频PVD(RFPVD)、原子层沉积(ALD)等来形成。掩模层也可以由非金属材料形成，例如，SiN。在形成之后，使用可接受的蚀刻工艺来图案化掩模层。蚀刻工艺可以是任何可接受的蚀刻工艺，例如，湿法蚀刻、干法蚀刻、反应离子蚀刻、中性束蚀刻等。掩模层的剩余部分形成掩模54。
在图5中，在半导体层52中形成沟槽56，对应于掩模54的图案。可以通过一个或多个蚀刻工艺来形成沟槽56，使用掩模54作为蚀刻掩模。(一个或多个)蚀刻工艺可以包括湿法蚀刻、干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)、它们的组合等，并且可以是各向异性的。沟槽56可以部分地延伸到半导体层52中，或者可以延伸穿过半导体层52并延伸到衬底50中。保留在沟槽56之间的半导体层52(以及可选地，衬底50)的部分被称为鳍60。鳍60包括具有衬底50的部分的第一部分60A，以及具有半导体层52的部分的第二部分60B。鳍60初始地被形成为宽度W1。在一些实施例中，宽度W1为从约8nm至约20nm。应理解，宽度W1可以基于鳍60的布局或设计而改变。
作为蚀刻工艺的结果，可能损坏由沟槽56暴露的鳍60的侧壁。损坏可包括原子位移、空位等，其由“X”符号表示。在一些实施例中，蚀刻工艺省略了用于修复损坏的清洁工艺(例如，Cl灰化或湿法清洁)。在一些实施例中，可以执行清洁工艺。
鳍60是半导体条带。当蚀刻半导体层52以形成鳍60的第二部分60B时，鳍60的侧壁被暴露并且没有横向约束，例如，暴露于自由空间并且不被其他结构或材料包围或支撑。如上所述，半导体层52是应变的。由于鳍60的侧壁在蚀刻期间不受约束，因此半导体层52中的应变在蚀刻期间释放。当应变释放时，半导体材料的形状可能改变，使鳍60变形，使得它们不具有理想的鳍形状。具体地，鳍60可以变形，使得半导体条带在俯视图中不是直条带。变形的鳍60在它们沿着衬底50延伸时可能弯折或弯曲。鳍60的变形量取决于从半导体层52释放的应变量。当鳍60形成为具有较窄宽度或较高度时，鳍变形的风险可能会加剧。过度变形可能降低鳍60的产量，并且还可能降低鳍60的载流子迁移率。由于半导体层52形成为具有低锗浓度，因此释放的应变量低。通过形成具有低锗浓度的半导体层52，通过避免鳍变形而获得的载流子迁移率可以大于通过降低锗浓度而损失的载流子迁移率。
在图6中，执行氧化工艺62以形成氧化物层64。氧化物层64沿着鳍60的暴露侧壁、掩模54的暴露侧壁、以及掩模54和衬底50的顶表面延伸。氧化工艺62可以是快速热氧化(RTO)工艺、化学氧化工艺、原位流产生(ISSG)工艺、增强型原位流产生(EISSG)工艺等。例如，氧化工艺62可以包括在含氧环境中进行的快速热退火(RTA)。可以将水蒸气、分子氧、臭氧或其他氧源引入环境中以提高环境的氧含量。氧化温度可以有助于氧化物层64的厚度；氧化工艺62的较高温度可产生较厚的氧化物层64。在一些实施例中，氧化工艺62在从约600℃至约1200℃的温度下进行。氧化时间跨度也可以有助于氧化物层64的厚度；氧化工艺62的较长氧化时间跨度可产生较厚的氧化物层64。在一些实施例中，氧化工艺62被执行从几秒到几小时的时间跨度，例如，从约5秒到约12小时。应理解，氧化持续时间可基于氧化条件和环境而变化。环境压力也可以有助于氧化物层64的厚度；氧化工艺62的较高压力水平可产生较厚的氧化物层64。在一些实施例中，在从约0.1Torr至约20atm的压力下进行氧化工艺62。
图7是图6中的区域10的详细视图，示出了鳍60的附加特征。如图所示，对鳍60进行氧化消耗了鳍60的一些半导体材料。鳍60的受损侧壁可以被氧化工艺62消耗。因此，鳍60的剩余侧壁(现在被氧化物层64覆盖)可以不被损坏，或者至少可以被较少损坏。因此可以说氧化工艺62修复了鳍60的受损侧壁。如下面将进一步讨论的，随后将移除氧化物层64。移除氧化物层64之后剩余的鳍60的部分比氧化工艺62之前的鳍60的宽度更薄。这样，可以通过改变氧化工艺62的参数来控制鳍60的最终宽度。此外，由于硅锗具有比硅更高的氧化速率，因此鳍60的第二部分60B比鳍60的第一部分60A氧化得更多。因此，在氧化之后，鳍60的第二部分60B具有第二宽度W2，第二宽度W2小于鳍60的第一部分60A的第三宽度W3。最终宽度W2和W3都小于鳍60的初始宽度W1。在一些实施例中，宽度W2小于约20nm，并且宽度W3为从约6nm至约20nm。
此外，在鳍60的第二部分60B中形成富锗层66。通过氧化工艺62形成富锗层66。硅和氧具有比锗和氧更大的化学亲和力。因此，氧化物层64主要是氧化硅。此外，锗不溶于氧化硅，并且鳍60的第二部分60B的锗大部分从富锗层66中排出。因此，当鳍60的侧壁部分被消耗以形成氧化物层64时，这些侧壁部分中的锗被驱动离开氧化物层64，朝向鳍60的中心。一些锗也可以被向下驱动，使得富锗层66还延伸到鳍60的第一部分60A中。得到的富锗层66位于鳍60的第一部分60A和第二部分60B的侧壁中。这样，鳍60的第一部分60A和第二部分60B的边缘区域具有比鳍60的第一部分60A和第二部分60B的中心区域更高的锗浓度。富锗层66可以在鳍60的第一部分60A和第二部分60B中具有相同或不同的浓度。在一些实施例中，鳍60的第一部分60A中的富锗层66具有比鳍60的第二部分60B中的富锗层66更低的锗浓度。鳍60的第二部分60B中的富锗层66可以具有高达约100％的锗浓度。在鳍变形之前可以达到的最大锗浓度由鳍60的期望尺寸确定，并且实施例可以允许富锗层66的浓度接近该最大水平。
富锗层66的宽度取决于氧化物层64的宽度。通过改变氧化工艺62的参数，富锗层66的宽度可以从几个单层到鳍60的基本上整个宽度变化。鳍60的第一部分60A中的富锗层66形成为厚度T1，并且鳍60的第二部分60B中的富锗层66形成为厚度T2，厚度T2小于厚度T1。在一些实施例中，厚度T1高达第三宽度W3的大约一半，并且厚度T1高达第二宽度W2的大约一半。锗扩散可以是各向同性的，因此第一部分60A中的富锗层66也朝向衬底延伸距离D1。在一些实施例中，距离D1高达第三宽度W3的一半。
尽管半导体层52(参见图6)形成为具有低锗浓度，但是形成富锗层66允许提高鳍60的锗浓度。形成具有低初始锗浓度的鳍60可有助于避免鳍60在形成期间的变形。在形成之后提高鳍60的锗浓度可以允许提高鳍60的载流子迁移率而没有增加鳍变形的缺点。此外，因为富锗层66靠近鳍60的侧壁，所以它们可以靠近后续形成的p型器件的栅极，允许提高后续形成的p型器件的沟道区迁移率。鳍60的最终应变还可以高于鳍60的初始应变。
在图8中，移除氧化物层64。可以通过干法蚀刻或湿法蚀刻来移除。可以用包括CHF3、CF4等的蚀刻剂进行干法蚀刻，并且可以用包括热或冷dHF酸等的蚀刻剂进行湿法蚀刻。蚀刻可以是各向同性的或各向异性的，这取决于是否应完全移除氧化物层64。在一些实施例中，一些氧化物层64保留并且可以在后续工艺之后被移除。在所示的实施例中，在形成富锗层66之后并且在执行进一步工艺之前移除氧化物层64。在一些实施例中，可以在形成富锗层66之后执行其他工艺，并且可以不移除氧化物层64直到后续工艺之后为止。氧化物层64可以在后续工艺期间用作保护层。
在图9中，在衬底50上方以及相邻的鳍60之间形成绝缘材料70。绝缘材料70可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动化学气相沉积(FCVD)(例如，远程等离子体系统中的基于化学气相沉积(CVD)的材料沉积并且后固化以使其转化为另一材料，例如，氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料70是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料70形成为使得绝缘材料70的多余部分覆盖鳍60。
在图10中，将平坦化工艺应用于绝缘材料70。在一些实施例中，平坦化工艺包括化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露鳍60、移除掩模54。鳍60和绝缘材料70的顶表面在平坦化工艺之后是水平的。
在图11中，绝缘材料70被凹陷以形成STI区域72。绝缘材料70被凹陷，使得鳍60的第二部分60B从相邻的STI区域72之间突出。此外，STI区域72的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，凹陷)、或其组合。通过适当的蚀刻，STI区域72的顶表面可以形成为平坦的、凸出的和/或凹入的。STI区域72可以使用可接受的蚀刻工艺进行凹陷，例如，对绝缘材料70的材料具有选择性的蚀刻工艺。例如，使用具有氟源(例如，三氟化氮)的氢源(例如，氨)的化学氧化物移除、或使用稀氢氟酸(dHF)酸的化学氧化物移除可以被使用。
在图12中，在鳍60上方形成虚设电介质层74。虚设电介质层74可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层74上方形成虚设栅极层76，并且在虚设栅极层76上方形成掩模层78。虚设栅极层76可以沉积在虚设电介质层74上方并然后平坦化，例如，通过CMP。虚设栅极层76可以是导电材料，并且可以选自包括多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。在一个实施例中，非晶硅被沉积并重结晶以产生多晶硅。虚设栅极层76可以通过物理气相沉积(PVD)、CVD、溅射沉积、或本领域已知和用于沉积导电材料的其他技术来沉积。虚设栅极层76可以由其他材料制成，这些材料具有来自隔离区域的蚀刻的高蚀刻选择性。掩模层78可以沉积在虚设栅极层76上方。
图13是图12中的区域12的详细视图，示出了附加特征。可以看出，鳍60的第二部分60B从相邻的STI区域72之间突出，并且鳍60的第一部分60A保持被掩埋。此外，第一部分60A和第二部分60B的界面位于STI区域72的顶表面下方。
图14A至图20B是根据一些实施例的FinFET的进一步制造的中间阶段的横截面图。沿着图1中所示的参考横截面A-A示出了以“A”标记结尾的附图，除了多个鳍/FinFET之外。沿着图1中所示的参考横截面B-B示出了以“B”标记结尾的附图，除了多个鳍/FinFET之外。沿着图1中所示的参考横截面C/D-C/D示出了以“C”或“D”标记结尾的附图，除了多个鳍/FinFET之外。
在图14A和14B中，使用可接受的光刻和蚀刻技术将掩模层78图案化以形成掩模80。然后可以通过可接受的蚀刻技术将掩模80的图案转移到虚设栅极层76和虚设电介质层74，以分别形成虚设栅极82和虚设栅极电介质层84。虚设栅极82和虚设栅极电介质层84覆盖鳍60的相应沟道区域。掩模80的图案可用于将每个虚设栅极82与相邻的虚设栅极物理地分离。虚设栅极82还可以具有基本垂直于相应的外延鳍的长度方向的长度方向。
在图15A、15B、15C和15D中，可以在虚设栅极82和/或鳍60的暴露表面上形成栅极密封间隔件90。在热氧化或沉积之后进行各向异性蚀刻可以形成栅极密封间隔件90。在一些实施例中，栅极密封间隔件可以由氮化物(例如，氮化硅)、氮氧化硅、碳化硅、碳氮化硅等、或其组合形成。栅极密封间隔件90密封后续形成的栅极堆叠的侧壁，并且可以用作附加的栅极间隔层。
此外，可以执行用于轻微掺杂源极/漏极(LDD)区域92的注入。可以将适当类型(例如，n型或p型)的杂质注入到暴露的鳍60中。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻微掺杂源极/漏极区域可具有从约1015cm-3至约1016cm-3的杂质浓度。可以使用退火来激活注入的杂质。
此外，在沿着虚设栅极82的侧壁在栅极密封间隔件90上并且在LDD区域92上方形成栅极间隔件94。可以通过共形地沉积材料并随后各向异性地蚀刻该材料来形成栅极间隔件94。栅极间隔件94的材料可以是氮化硅、SiCN、其组合等。蚀刻可以对栅极间隔件94的材料具有选择性，使得在形成栅极间隔件94期间不蚀刻LDD区域92。
此外，在鳍60中形成外延源极/漏极区域96。外延源极/漏极区域96形成在鳍60中，使得每个虚设栅极82被设置在外延源极/漏极区域96的相应的相邻对之间。在一些实施例中，外延源极/漏极区域96可以延伸穿过LDD区域92。在一些实施例中，栅极密封间隔件90和栅极间隔件94用于将外延源极/漏极区96与虚设栅极82分开适当的横向距离，使得外延源极/漏极区域96不会使后续形成的所得FinFET的栅极短路。
可以通过蚀刻鳍60的源极/漏极区域以在鳍60中形成凹槽来形成外延源极/漏极区域96。然后，在凹槽中外延生长外延源极/漏极区域96。外延源极/漏极区域96可以包括任何可接受的材料，例如，适合于p型或n型FinFET的材料。例如，在形成p型器件的实施例中，外延源极/漏极区域96可以包括SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域96还可以具有从鳍60的相应表面凸起的表面，并且可以具有刻面。
在生长期间原位掺杂外延源极/漏极区域96以形成源极/漏极区域。外延源极/漏极区域96具有与相应的LDD区域92相同的掺杂类型，并且可以掺杂有相同或不同的掺杂剂。外延源极/漏极区域96可具有介于约1019cm-3和约1021cm-3之间的杂质浓度。源极/漏极区域的n型和/或p型杂质可以是前面讨论的任何杂质。因为外延源极/漏极区域96在生长期间被原位掺杂，所以它们不通过注入进行掺杂。然而，根据一些实施例产生的LDD区域92的掺杂分布和浓度可以类似于如果外延源极/漏极区域96通过注入进行掺杂将产生的掺杂分布和浓度。改善LDD区域92的掺杂分布和浓度可以改善所得的半导体器件的性能和可靠性。
作为用于形成外延源极/漏极区域96的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超过鳍60的侧壁的刻面。在一些实施例中，这些刻面使得同一FinFET的相邻的外延源极/漏极区域96合并，如图15C的实施例所示。在其他实施例中，相邻的外延源极/漏极区域96在外延工艺完成之后保持分离，如图15D的实施例所示。
在图16A和16B中，在鳍60上方沉积层间电介质(ILD)100。ILD100可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)，硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，在ILD 100与外延源极/漏极区域96、栅极间隔件94、栅极密封间隔件90和掩模80之间设置接触蚀刻停止层(CESL)。
在图17A和17B中，可以执行平坦化工艺(例如，CMP)以使得ILD100的顶表面与虚设栅极82和栅极密封间隔件90的顶表面齐平。平坦化工艺还可以移除虚设栅极82上的掩模80，以及沿掩模80的侧壁的栅极密封间隔件90和栅极间隔件94的部分。在平坦化工艺之后，虚设栅极82、栅极密封间隔件90、栅极间隔件94和ILD 100的顶表面是水平的。因此，虚设栅极82的顶表面通过ILD 100暴露。
在图18A和18B中，在(一个或多个)蚀刻步骤中移除虚设栅极82和直接位于暴露的虚设栅极82下面的虚设栅极电介质层84的部分，从而形成凹槽102。在一些实施例中，通过各向异性干法蚀刻工艺移除虚设栅极82，该各向异性干法蚀刻工艺不移除虚设栅极82、栅极密封间隔件90或ILD 100的(一个或多个)材料。例如，蚀刻工艺可包括使用选择性蚀刻虚设栅极82而不蚀刻ILD 100或栅极间隔件94的(一个或多个)反应气体的干法蚀刻工艺。每个凹槽102暴露相应的鳍60的沟道区域。每个沟道区域设置在外延源极/漏极区域96的相邻对之间。在移除期间，虚设栅极电介质层84在虚设栅极82被蚀刻时可以用作蚀刻停止层。然后可以在移除虚设栅极82之后移除虚设栅极电介质层84。
在图19A和19B中，在凹槽102中形成栅极电介质层104和栅极电极106。在鳍60上方和凹槽102中共形地形成界面层。界面层也可以覆盖ILD 100的上表面。可以通过沉积工艺形成界面层，例如，CVD工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺等。栅极电介质层104形成在界面层上方。栅极电介质层104可以共形地沉积在凹槽102中，例如，在鳍60的顶表面和侧壁上。栅极电介质层104也可以沿着ILD 100的顶表面形成。栅极电介质层104可以是k值大于约7.0的高k电介质材料，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极电介质层104的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。然后在栅极电介质层104上方和凹槽102中沉积栅极电极层。栅极电极层可以是含金属材料，例如，TiN、TaN、TaC、Co、Ru、Al、其组合、或其多个层。栅极电极层可包括任何数量的功函数调谐层。执行诸如CMP之类的平坦化工艺以移除栅极电介质层104和栅极电极层的多余部分，这些多余部分在ILD 100的顶表面上方。栅极电极层的剩余部分形成栅极电极106，其与其他层组合形成所得FinFET的替换栅极。栅极电介质层104和栅极电极106可以统称为所得FinFET的“栅极”或“栅极堆叠”。栅极堆叠可以沿着鳍60的沟道区域的侧壁延伸。
在图20A和20B中，在栅极堆叠和ILD 100上方形成ILD 110。在实施例中，ILD 110是通过可流动CVD方法形成的可流动膜。在一些实施例中，ILD 110由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过任何合适的方法沉积，例如，CVD和PECVD。
此外，穿过ILD 100和110形成源极/漏极接触112和栅极接触114。穿过ILD 100和110形成源极/漏极接触112的开口，并且穿过ILD 110形成栅极接触114的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘附层等之类的衬垫以及导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺(例如，CMP)以从ILD 110的表面移除多余的材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触112和栅极接触114。可以执行退火工艺以在外延源极/漏极区域96和源极/漏极接触112之间的界面处形成硅化物。源极/漏极接触112物理地并电气地耦合到外延源极/漏极区域96，并且栅极接触114物理地并电气地耦合到栅极电极106。源极/漏极接触112和栅极接触114可以以不同的工艺形成，或者可以以相同的工艺形成。尽管示出为形成在相同的横截面中，但应理解，源极/漏极接触112和栅极接触114中的每一个可以形成在不同的横截面中，这可以避免接触的短路。
在上述实施例中，在蚀刻沟槽56之后执行氧化工艺62(参见图5-6)。然而，应当理解，可以在用于形成p型器件的工艺的其他步骤之后执行氧化工艺62。
图21至22是根据一些其他实施例的FinFET的制造的中间阶段的横截面图。在此不再重复关于该实施例的与前述实施例类似的细节。
在图21至22的实施例中，在形成STI区域72之后执行氧化工艺62。在蚀刻沟槽56之后，在沟槽56中形成STI区域72(参见图21)。然后执行氧化工艺62(参见图22)。因此，氧化物层64可以沿着STI区域72的顶表面延伸。此外，仅在STI区域72上方延伸的鳍60的区域具有第二宽度W2。鳍60的其他区域(例如，在STI区域72的顶表面下方)可以保持第一宽度W1。然后移除氧化物层64。
图23A至24B是根据一些其他实施例的FinFET的制造的中间阶段的横截面图。在此不再重复关于该实施例的与前述实施例类似的细节。
在图23A至24B的实施例中，在移除虚设栅极82和虚设栅极电介质层84之后执行氧化工艺62。在形成凹槽102之后，鳍60的受损侧部和顶部被暴露(参见图23A和23B)。具体地，在STI区域72的顶表面上方延伸的鳍60的部分被暴露。然后执行氧化工艺62(参见图24A和24B)。因此，氧化物层64可以仅沿着由凹槽102暴露的鳍60的部分延伸。此外，仅由凹槽102暴露的鳍60的区域具有第二宽度W2。鳍60的其他区域(例如，在STI区域72的顶表面下方)可以保持第一宽度W1。然后移除氧化物层64。
在一些实施例中，氧化工艺62被执行若干次并且在制造的不同阶段执行。例如，可以在形成沟槽56(参见图5和6)之后、在沟槽56中形成STI区域72(参见图21和22)之后、以及在形成凹槽102(参见图23A至24B)之后执行氧化工艺62。在氧化工艺62的各种重复期间可以掩蔽鳍60的一些子集。因此，衬底50可以具有多个鳍60，并且鳍60的不同子集可以具有不同的宽度和不同的锗浓度。
实施例可以实现优点。形成具有低锗浓度的半导体层52(参见图4)可有助于避免在用于形成鳍60(参见图5)的(一个或多个)蚀刻工艺期间鳍侧壁的变形。通过执行氧化工艺62(参见图6)在形成之后提高鳍60的锗浓度可以允许在(一个或多个)蚀刻工艺之后提高鳍60的载流子迁移率。因此，可以提高所得的p型器件的沟道区域迁移率，并且可以降低制造期间鳍变形的风险。
在一个实施例中，一种器件包括：衬底；第一半导体区域，从衬底延伸，第一半导体区域包括硅；第二半导体区域，在第一半导体区域上，第二半导体区域包括硅锗，第二半导体区域的边缘部分具有第一锗浓度，第二半导体区域的中心部分具有小于第一锗浓度的第二锗浓度；栅极堆叠，在第二半导体区域上；以及源极和漏极区域，在第二半导体区域中，源极和漏极区域与栅极堆叠相邻。
在器件的一些实施例中，第一半导体区域的边缘部分具有第三锗浓度，第一半导体区域的中心部分具有小于第三锗浓度的第四锗浓度。在器件的一些实施例中，栅极堆叠包括：栅极电介质，沿着第二半导体区域的边缘部分并沿着第二半导体区域的顶表面延伸；以及栅极电极，在栅极电介质上。在器件的一些实施例中，第一半导体区域具有第一宽度，第二半导体区域具有第二宽度，并且第一宽度大于第二宽度。在器件的一些实施例中，第二半导体区域的第一部分具有第一宽度，并且第二半导体区域的第二部分具有第二宽度。在一些实施例中，该器件还包括：隔离区域，与第一半导体区域和第二半导体区域相邻，与隔离区域接触的第一半导体区域和第二半导体区域的部分被损坏。
在一个实施例中，一种方法包括：提供包括硅的衬底；在衬底上生长半导体层，半导体层包括硅锗；在半导体层和衬底中蚀刻沟槽，以从沟槽之间的半导体层和衬底的部分形成鳍；对鳍进行氧化以沿着鳍的侧部形成氧化物层，鳍的侧部处的鳍的锗浓度在氧化之后增加；从鳍的侧部移除氧化物层；以及沿着鳍的顶表面和侧部形成金属栅极堆叠。
在该方法的一些实施例中，鳍包括第一部分和第二部分，第一部分包括沟槽之间的衬底的部分，第二部分包括沟槽之间的半导体层的部分，并且其中对鳍进行氧化减小鳍的第二部分的宽度。在该方法的一些实施例中，在半导体层和衬底中蚀刻沟槽损坏鳍的第一部分和第二部分的侧部，并且其中鳍的第二部分的侧部在氧化之后被修复。在该方法的一些实施例中，鳍的第一部分的侧部在氧化之后被修复。在该方法的一些实施例中，在移除氧化物层之前，沿着鳍的第一部分延伸的氧化物层的部分具有第一厚度，沿着鳍的第二部分延伸的氧化物层的部分具有第二厚度，并且第二厚度大于第一厚度。在该方法的一些实施例中，在氧化期间，锗从鳍的第二部分被驱动到鳍的第一部分中。在一些实施例中，该方法还包括：在对鳍进行氧化之后，在鳍周围形成隔离区域。在一些实施例中，该方法还包括：在对鳍进行氧化之前，在鳍周围形成隔离区域。在一些实施例中，该方法还包括：在对鳍进行氧化之前，沿着鳍的顶表面和侧部形成虚设栅极堆叠；并且在形成金属栅极堆叠之前，移除虚设栅极堆叠。
在一个实施例中，一种方法包括：在衬底上生长半导体层，该衬底包括硅，该半导体层包括硅锗，该半导体层在生长之后具有均匀的锗浓度；在半导体层和衬底中蚀刻沟槽；对由沟槽暴露的半导体层和衬底的侧壁进行氧化在沟槽中形成氧化物层，半导体层在氧化之后具有非均匀的锗浓度，氧化之后半导体层的侧壁处的锗浓度比氧化之前半导体层的侧壁处的锗浓度更大；移除氧化物层；以及在沟槽中沉积绝缘材料。
在该方法的一些实施例中，对半导体层和衬底的侧壁进行氧化包括：在含氧环境中执行快速热退火，该快速热退火在从约600℃至约1200℃的温度下执行。在该方法的一些实施例中，通过将水蒸气、分子氧或臭氧引入环境中来形成含氧环境。在该方法的一些实施例中，沿着半导体层的侧壁延伸的氧化物层的部分具有第一厚度，沿着衬底的侧壁延伸的氧化物层的部分具有第二厚度，并且第一厚度小于第二厚度。在该方法的一些实施例中，半导体层的侧壁在氧化之前具有第一数量的缺陷，并且在氧化之后具有第二数量的缺陷。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体器件，包括：衬底；第一半导体区域，所述第一半导体区域从所述衬底延伸，所述第一半导体区域包括硅；第二半导体区域，所述第二半导体区域位于所述第一半导体区域上，所述第二半导体区域包括硅锗，所述第二半导体区域的边缘部分具有第一锗浓度，所述第二半导体区域的中心部分具有小于所述第一锗浓度的第二锗浓度；栅极堆叠，所述栅极堆叠位于所述第二半导体区域上；以及源极和漏极区域，所述源极和漏极区域位于所述第二半导体区域中，所述源极和漏极区域与所述栅极堆叠相邻。
示例2是示例1所述的器件，其中，所述第一半导体区域的边缘部分具有第三锗浓度，所述第一半导体区域的中心部分具有小于所述第三锗浓度的第四锗浓度。
示例3是示例1所述的器件，其中，所述栅极堆叠包括：栅极电介质，所述栅极电介质沿着所述第二半导体区域的所述边缘部分并且沿着所述第二半导体区域的顶表面延伸；以及栅极电极，所述栅极电极位于所述栅极电介质上。
示例4是示例1所述的器件，其中，所述第一半导体区域具有第一宽度，所述第二半导体区域具有第二宽度，并且所述第一宽度大于所述第二宽度。
示例5是示例4所述的器件，其中，所述第二半导体区域的第一部分具有所述第一宽度，并且所述第二半导体区域的第二部分具有所述第二宽度。
示例6是示例1所述的器件，还包括：隔离区域，所述隔离区域与所述第一半导体区域和所述第二半导体区域相邻，所述第一半导体区域和所述第二半导体区域的与所述隔离区域接触的部分被损坏。
示例7是一种用于形成半导体器件的方法，包括：提供包括硅的衬底；在所述衬底上生长半导体层，所述半导体层包括硅锗；在所述半导体层和所述衬底中蚀刻沟槽，以从所述半导体层和所述衬底的位于所述沟槽之间的部分形成鳍；对所述鳍进行氧化以沿着所述鳍的侧部形成氧化物层，所述鳍的侧部处的所述鳍的锗浓度在氧化之后增加；从所述鳍的侧部移除所述氧化物层；以及沿着所述鳍的顶表面和所述侧部形成金属栅极堆叠。
示例8是示例7所述的方法，其中，所述鳍包括第一部分和第二部分，所述第一部分包括所述衬底的位于所述沟槽之间的部分，所述第二部分包括所述半导体层的位于所述沟槽之间的部分，并且其中，对所述鳍进行氧化减小所述鳍的第二部分的宽度。
示例9是示例8所述的方法，其中，在所述半导体层和所述衬底中蚀刻沟槽损坏所述鳍的第一部分和第二部分的侧部，并且其中，所述鳍的第二部分的侧部在氧化之后被修复。
示例10是示例9所述的方法，其中，所述鳍的第一部分的侧部在氧化之后被修复。
示例11是示例8所述的方法，其中，在移除所述氧化物层之前，所述氧化物层的沿着所述鳍的第一部分延伸的部分具有第一厚度，所述氧化物层的沿着所述鳍的第二部分延伸的部分具有第二厚度，并且所述第二厚度大于所述第一厚度。
示例12是示例8所述的方法，其中，在氧化期间，锗从所述鳍的第二部分被驱动到所述鳍的第一部分中。
示例13是示例7所述的方法，还包括：在对所述鳍进行氧化之后，在所述鳍周围形成隔离区域。
示例14是示例7所述的方法，还包括：在对所述鳍进行氧化之前，在所述鳍周围形成隔离区域。
示例15是示例7所述的方法，还包括：在对所述鳍进行氧化之前，沿着所述鳍的顶表面和侧部形成虚设栅极堆叠；并且在形成所述金属栅极堆叠之前，移除所述虚设栅极堆叠。
示例16是一种用于形成半导体器件的方法，包括：在衬底上生长半导体层，所述衬底包括硅，所述半导体层包括硅锗，所述半导体层在所述生长之后具有均匀的锗浓度；在所述半导体层和所述衬底中蚀刻沟槽；对所述半导体层和所述衬底的由所述沟槽暴露的侧壁进行氧化以在所述沟槽中形成氧化物层，所述半导体层在所述氧化之后具有非均匀的锗浓度，所述氧化之后的所述半导体层的侧壁处的锗浓度比所述氧化之前的所述半导体层的侧壁处的锗浓度更大；移除所述氧化物层；以及在所述沟槽中沉积绝缘材料。
示例17是示例16所述的方法，其中，对所述半导体层和所述衬底的侧壁进行氧化包括：在含氧环境中执行快速热退火，所述快速热退火在约600℃至约1200℃的温度下执行。
示例18是示例17所述的方法，其中，通过将水蒸气、分子氧或臭氧引入环境中来形成所述含氧环境。
示例19是示例16所述的方法，其中，所述氧化物层的沿着所述半导体层的侧壁延伸的部分具有第一厚度，所述氧化物层的沿着所述衬底的侧壁延伸的部分具有第二厚度，并且所述第一厚度小于所述第二厚度。
示例20是示例16所述的方法，其中，所述半导体层的侧壁在所述氧化之前具有第一数量的缺陷，并且在所述氧化之后具有第二数量的缺陷。

Claims (12)

1.一种用于形成半导体器件的方法，包括：
提供包括硅的衬底；
在所述衬底上生长半导体层，所述半导体层包括硅锗；
在所述半导体层和所述衬底中蚀刻沟槽，以从所述半导体层和所述衬底的位于所述沟槽之间的部分形成鳍；
对所述鳍进行氧化以沿着所述鳍的侧部形成第一氧化物层，所述鳍的侧部处的所述鳍的锗浓度在氧化之后增加；
从所述鳍的侧部移除所述第一氧化物层；
在从所述鳍的侧部移除所述第一氧化物层之后，沿着所述鳍的顶表面和所述侧部形成虚设栅极；
移除所述虚设栅极；
在移除所述虚设栅极之后，对所述鳍进行氧化以沿着所述鳍的侧部形成第二氧化物层，所述鳍的侧部处的所述鳍的锗浓度在氧化之后增加；
从所述鳍的侧部移除所述第二氧化物层；以及
在从所述鳍的侧部移除所述第二氧化物层之后，沿着所述鳍的所述顶表面和所述侧部形成金属栅极。
2.根据权利要求1所述的方法，其中，所述鳍包括第一部分和第二部分，所述第一部分包括所述衬底的位于所述沟槽之间的部分，所述第二部分包括所述半导体层的位于所述沟槽之间的部分，并且其中，对所述鳍进行氧化以形成所述第一氧化物层减小所述鳍的第二部分的宽度。
3.根据权利要求2所述的方法，其中，在所述半导体层和所述衬底中蚀刻沟槽损坏所述鳍的第一部分和第二部分的侧部，其中，在所述半导体层和所述衬底中蚀刻沟槽不包括执行清洁工艺，使得在形成所述鳍之后，所述鳍的第一部分和第二部分的侧部保持被损坏，并且其中，所述鳍的第二部分的侧部在氧化之后被修复。
4.根据权利要求3所述的方法，其中，所述鳍的第一部分的侧部在氧化之后被修复。
5.根据权利要求2所述的方法，其中，在移除所述第一氧化物层之前，所述第一氧化物层的沿着所述鳍的第一部分延伸的部分具有第一厚度，所述第一氧化物层的沿着所述鳍的第二部分延伸的部分具有第二厚度，并且所述第二厚度大于所述第一厚度。
6.根据权利要求2所述的方法，其中，在氧化期间，锗从所述鳍的第二部分被驱动到所述鳍的第一部分中。
7.根据权利要求1所述的方法，还包括：
在对所述鳍进行氧化以形成所述第一氧化物层之后并且在形成所述虚设栅极之前，在所述鳍周围形成隔离区域。
8.根据权利要求1所述的方法，还包括：
在对所述鳍进行氧化以形成所述第一氧化物层之前，在所述鳍周围形成隔离区域。
9.一种用于形成半导体器件的方法，包括：
在衬底上生长半导体层，所述衬底包括硅，所述半导体层包括硅锗，所述半导体层在所述生长之后具有均匀的锗浓度；
在所述半导体层和所述衬底中蚀刻第一沟槽和第二沟槽；
利用第一氧化工艺对所述半导体层和所述衬底的在所述第一沟槽和所述第二沟槽中的侧壁进行氧化，所述半导体层在所述第一氧化工艺之后具有非均匀的锗浓度，所述第一氧化工艺之后的所述半导体层的侧壁处的锗浓度比所述第一氧化工艺之前的所述半导体层的侧壁处的锗浓度更大；以及
在所述第一氧化工艺之后，利用第二氧化工艺对所述半导体层和所述衬底的在所述第二沟槽中的侧壁进行氧化，所述半导体层和所述衬底的由所述第一沟槽暴露的侧壁在所述第二氧化工艺期间被掩蔽，所述第二沟槽在所述第二氧化工艺之后具有与所述第一沟槽不同的宽度。
10.根据权利要求9所述的方法，其中，对所述半导体层和所述衬底的在所述第一沟槽和所述第二沟槽中的侧壁进行氧化包括：
在含氧环境中执行快速热退火，所述快速热退火在600℃至1200℃的温度下执行。
11.根据权利要求9所述的方法，其中，所述第一氧化工艺在所述第一沟槽和所述第二沟槽中形成第一氧化物层，所述第一氧化物层的沿着所述半导体层的侧壁延伸的部分具有第一厚度，所述第一氧化物层的沿着所述衬底的侧壁延伸的部分具有第二厚度，并且所述第一厚度大于所述第二厚度。
12.根据权利要求9所述的方法，其中，所述半导体层的侧壁在所述第一氧化工艺之前具有第一数量的缺陷，并且在所述第一氧化工艺之后具有第二数量的缺陷。
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