CN113206081A - 晶体管栅极及其形成方法 - Google Patents

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CN113206081A
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gate
dielectric material
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gate stack
dummy
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林士尧
林志翰
张书维
蔡雅怡
古淑瑗
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及晶体管栅极及其形成方法。一种器件，包括：半导体衬底；以及第一栅极堆叠，该第一栅极堆叠位于半导体衬底之上，该第一栅极堆叠位于第一栅极间隔件和第二栅极间隔件之间。该器件还包括第二栅极堆叠，该第二栅极堆叠位于半导体衬底之上，该第二栅极堆叠位于第一栅极间隔件和第二栅极间隔件之间；以及电介质材料，该电介质材料将第一栅极堆叠与第二栅极堆叠分开。该电介质材料至少部分地位于第一栅极间隔件和第二栅极间隔件之间，电介质材料的上部分的第一宽度大于电介质材料的下部分的第二宽度，并且第一栅极间隔件的上部分的第三宽度小于第一栅极间隔件的下部分的第四宽度。

Description

晶体管栅极及其形成方法
技术领域
本公开涉及晶体管栅极及其形成方法。
背景技术
半导体器件用于例如各种电子应用中，例如，个人计算机、手机、数码相机和其他电子设备。通常通过以下方式来制造半导体器件：依次在半导体衬底之上沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应当解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：半导体衬底；第一栅极堆叠，所述第一栅极堆叠位于所述半导体衬底之上，所述第一栅极堆叠位于第一栅极间隔件和第二栅极间隔件之间；第二栅极堆叠，所述第二栅极堆叠位于所述半导体衬底之上，所述第二栅极堆叠位于所述第一栅极间隔件和所述第二栅极间隔件之间；以及电介质材料，所述电介质材料将所述第一栅极堆叠与所述第二栅极堆叠分开，所述电介质材料至少部分地位于所述第一栅极间隔件和所述第二栅极间隔件之间，所述电介质材料的上部分的第一宽度大于所述电介质材料的下部分的第二宽度，并且所述第一栅极间隔件的上部分的第三宽度小于所述第一栅极间隔件的下部分的第四宽度。
根据本公开的另一实施例，提供了一种半导体器件，包括：第一晶体管，所述第一晶体管位于半导体衬底的顶表面处，所述第一晶体管包括：第一沟道区域；以及第一栅极堆叠，所述第一栅极堆叠位于所述第一沟道区域的侧壁之上并且沿着所述第一沟道区域的侧壁；第二晶体管，所述第二晶体管位于所述半导体衬底的顶表面处，所述第二晶体管包括：第二沟道区域；以及第二栅极堆叠，所述第二栅极堆叠位于所述第二沟道区域的侧壁之上并且沿着所述第二沟道区域的侧壁；电介质材料，所述电介质材料在所述第一晶体管的沟道宽度方向上将所述第一栅极堆叠与所述第二栅极堆叠分开，所述电介质材料包括：第一部分，所述第一部分具有第一宽度；以及第二部分，所述第二部分位于所述第一部分之上，所述第二部分的第二宽度大于所述第一宽度；以及第一钝化区域，所述第一钝化区域位于所述电介质材料的第二部分与所述第一栅极堆叠之间。
根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：在栅极堆叠中蚀刻开口，所述开口暴露栅极间隔件的侧壁，并且所述栅极间隔件被设置在所述栅极堆叠的侧壁上；在所述开口中执行处理工艺，其中，所述处理工艺限定以下各项：第一钝化区域，所述第一钝化区域位于所述栅极间隔件的侧壁中；以及第二钝化区域，所述第二钝化区域位于所述栅极堆叠中；使用蚀刻工艺使得所述开口延伸穿过所述栅极堆叠，所述蚀刻工艺去除所述第一钝化区域；以及在使得所述开口延伸穿过所述栅极堆叠之后，利用电介质材料填充所述开口。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各个方面。应该注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚的讨论，可以任意增加或减少各种特征的尺寸。
图1A和图1B以三维视图示出了根据一些实施例的FinFET的示例。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12A、图12B、图13A、图13B、图14A、图14B、图14C、图14D、图14E、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图20C、图20D、图21A、图21B、图22A、图22B、图22C、图22D、图22E、图23A、图23B、图23C、图24A、图24B、图25A、图25B、图26A、图26B、图26C、图27、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A和图32B是根据一些实施例的FinFET的制造中的中间阶段的截面图和俯视图。
图33A、图33B、图34A、图34B、图35A、图35B、图36A、图36B、图36C、图36D、图37A、图37B、图38A和图38B是根据一些替代实施例的FinFET的制造中的中间阶段的截面图和俯视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是示例而不旨在限制本公开。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，在本文中可能使用空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另一个(一些)元件或特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相对描述符同样可以被相应地解释。
本发明描述了应用于鳍式场效应晶体管(FinFET)的各种实施例。实施例可以应用于其他晶体管技术，包括纳米片FET(NSFET，包括环栅场效应晶体管(GAAFET)、纳米线FET、纳米片FET等)等。
在各种实施例中，电介质材料可以用于分离相邻晶体管的金属栅极。可以通过以下方式来形成电介质材料：在虚设栅极堆叠或金属栅极堆叠中图案化开口并且在开口中填充电介质材料。在各种实施例中，可以加宽开口的上部分，由此改进电介质材料的间隙填充窗口。例如，小的临界尺寸可能导致电介质材料中的空隙，并且这些空隙可能随后被不期望的材料(例如，切割虚设栅极工艺中的金属栅极材料)填充。通过加宽用于电介质材料的间隙填充窗口，可以减少或消除这些空隙。此外，开口的下部分可以不被加宽，并且可以保持相邻栅极堆叠的有效栅极宽度。在一些实施例中，加宽开口的上部分可以通过处理和蚀刻工艺的一个或多个循环来实现。因此，可以实现原子层蚀刻(ALE)型工艺以控制有效栅极宽度并且扩大电介质材料间隙填充窗口。可以减少制造缺陷，并且可以提高器件性能。
图1A和图1B分别以三维视图示出了根据一些实施例的器件10和器件20的示例。器件10和器件20中的每一个均包括FinFET，并且是类似的，其中相同的附图标记表示相同的元件。器件10和器件20的部分被切除以示出下面的特征(例如，用虚线勾勒出轮廓的特征)。器件10和器件20各自包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56被设置在衬底50中，并且鳍52在相邻隔离区域56之上和之间突出。尽管隔离区域56被描述/图示为与衬底50分开，但是如本文所使用的，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。另外，虽然鳍52被图示为作为衬底50的单一连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍52A是指在相邻隔离区域56之间延伸的部分。如图1A所示，器件10还包括位于相邻鳍52之间的虚设鳍52’。虚设鳍52’是可选的，并且可以被省略，例如在图1B所示的器件20中。
栅极电介质层92沿着鳍52的侧壁并且位于鳍52的顶表面之上，栅电极94位于栅极电介质层92之上，并且栅极掩模层96位于栅电极94之上。栅极电介质层92、栅电极94以及栅极掩模层96也可以被设置在虚设沟道区域52’的侧壁上。一层或多层栅极间隔件86可以位于栅极电介质层92、栅电极94以及栅极掩模层96的侧壁上。源极/漏极区域82被设置在鳍52A中相对于栅极电介质层92、栅电极94以及栅极掩模层96的相对侧中。虚设鳍52’可以被设置在相邻的源极/漏极区域82之间并且将相邻的源极/漏极区域82物理分离。源极/漏极区域82也可以从鳍52A的凹陷部分延伸。
电介质材料38延伸穿过栅极掩模层96进入栅电极94。在图1A的器件10中，电介质材料38可以延伸到虚设鳍52’，并且电介质材料38和虚设鳍52’的组合可以隔离相邻FinFET的栅电极(例如，参见图30A)。在图1B的器件20中，电介质材料38可以延伸到隔离区域56以隔离相邻FinFET的栅电极(例如，参见图32A)。接触蚀刻停止层(CESL)87被设置在隔离区域56之上，而电介质层88被设置在CESL 87之上。电介质层88还可以围绕源极/漏极区域82、部分的虚设鳍52’(如果存在的话)、栅极掩模层96、栅极电介质层92以及栅电极94。
图1A和图1B还示出了在后续附图中使用的参考截面。截面A-A沿着栅电极94的纵轴，并且在例如垂直于FinFET的源极/漏极区域82之间的电流流动方向的方向上。截面B-B垂直于截面A-A，并且沿着鳍52的纵轴，并且在例如FinFET的源极/漏极区域82之间的电流流动的方向上。截面B-B延伸穿过FinFET的源极/漏极区域。截面C-C平行于截面A-A，并且延伸穿过FinFET的源极/漏极区域。为了清楚起见，后续附图参考这些参考截面。截面D-D平行于截面B-B。在图1A中，截面D-D延伸穿过FinFET的虚设鳍，而在图1B中，截面D-D延伸穿过FinFET中与图1A类似的位置。
在使用后栅极工艺形成的FinFET的上下文中讨论了本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了用在平面型器件(例如，平面型FET、NSFET等)中的各方面。
图2至图38B是根据一些实施例的FinFET的制造中的中间阶段的截面图。图2至图11、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图21A、图24A、图25A、图26A、图27、图28A、图29A、图30A、图31A、图32A、图33A、图34A、图35A、图36A、图37A和图38A示出了图1A/1B中示出的参考截面A-A，除了多个鳍/FinFET之外。图12B、图13B、图14B、图15B、图16B、图24B、图25B、图26C、图28B、图29B、图30B、图31B、图32B、图37B和图38B沿着图1A/1B中示出的类似截面B-B示出，除了多个鳍/FinFET之外。图14C、图14D和图14E被示为沿着图1中示出的参考截面C-C，除了多个鳍/FinFET之外。图17B、图18B、图19B、图20B、图21B、图22A、图23A、图23B、图23C、图33B、图34B、图35B和图36B被示为沿着图1A/1B中示出的参考截面D-D，除了多个鳍/FinFET之外。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体型半导体(bulksemiconductor)、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层被设置在衬底(典型地为硅或玻璃衬底)上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或前述的组合。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，例如NMOS晶体管，例如n型FinFET。区域50P可以用于形成p型器件，例如PMOS晶体管，例如p型FinFET。区域50N可以与区域50P物理分离(如由分隔件51所示)，并且任意数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)可以被设置在区域50N和区域50P之间。
硬掩模53被沉积在衬底50上。硬掩模53可以用于限定后续形成的半导体鳍的图案。在一些实施例中，使用物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)等来沉积硬掩模。硬掩模53可以包括氧化硅、氮化硅、氮氧化硅、金属氧化物、金属氮化物、前述的多层等。例如，虽然仅示出了一个硬掩模层，但是可以形成多层结构(例如，位于氮化硅层上的氧化硅层)作为硬掩模53。
图3至图32B示出了实施例器件的制造中的各种附加步骤。图3至图32B示出了区域50N和区域50P中的任一个中的特征。例如，图3至图32B中所示的结构可以被应用于区域50N和区域50P两者。区域50N和区域50P的结构差异(如果存在的话)在伴随每个附图的文本中描述。
图3至图7示出了根据各种实施例的制造半导体鳍和虚设鳍的截面图(例如，沿着图1A的截面A-A)。虚设鳍的形成是可选的，并且在其他实施例中可以省略(例如，如图1B所示)。在图3中，鳍52A和鳍52B被形成在衬底50中。鳍52A/52B是半导体条。鳍52A/52B包括位于鳍52A之间的鳍52B。如后续附图中将要描述的，鳍52B可以被可选地去除并且用虚设鳍52’代替(参见图6)。
在一些实施例中，鳍52A可以通过在衬底50中蚀刻沟槽而形成在衬底50中。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或前述的组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来图案化鳍。例如，可以使用包括双图案化或多图案化工艺的一个或多个光刻工艺来图案化鳍。通常，双图案化或多图案化工艺将光刻和自对准工艺组合，从而允许产生具有例如比使用单一直接光刻工艺可获得的间距小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍。在一些实施例中，掩模(或其他层)可以保留在鳍52A/52B上。
在图4中，绝缘材料54被形成在衬底50之上和相邻的鳍52A/52B之间。绝缘材料54可以是氧化物，例如氧化硅、氮化物等或前述的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为另一种材料，例如氧化物)等或前述的组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，形成绝缘材料54，使得多余的绝缘材料54覆盖鳍52A/52B。虽然绝缘材料54被示为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52A/52B的表面来形成共形衬里(未示出)。此后，可以在衬里之上形成填充材料，例如以上讨论的那些。
在沉积之后，对绝缘材料54应用去除工艺以去除位于鳍52A/52B之上的多余绝缘材料54。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀刻工艺、前述的组合等。平坦化工艺暴露鳍52A/52B，使得在平坦化工艺完成之后鳍52A/52B和绝缘材料54的顶表面齐平。在其中掩模53保留在鳍52A/52B上的实施例中，平坦化工艺可以暴露掩模53或去除掩模53，使得在平坦化工艺完成之后，掩模或鳍52A/52B分别与绝缘材料54的顶表面齐平。
在图5中，使用例如可接受的蚀刻工艺来去除鳍52B的至少一部分。因此，开口55被形成在位于鳍52A之间的隔离材料54中。在后续工艺中，虚设沟道区域可以被形成在开口55中。可以完全去除鳍52B，或者可以在开口55下方保留鳍52B的部分。
在图6中，虚设鳍52’被形成在开口55中。虚设鳍52’可以包括一层或多层的硅基材料(例如，SiN、SiON、SiOCN、SiC、SiOC、SiO2等)、金属基材料(例如，金属氧化物、金属氮化物等，例如TaN、TaO、HfO等)和/或类似材料。尽管图6将虚设鳍52’示出为单一材料，但是虚设鳍52’可以包括多层材料，其可以是垂直和/或水平堆叠。例如，在一些实施例中，虚设鳍52’的第一层可以与虚设鳍52’的第二层的侧壁和侧表面对齐。作为另一示例，虚设鳍52’的第三层可以被设置在虚设鳍52’的第二层的顶部上。在一些实施例中，虚设鳍52’的宽度W可以在约
Figure BDA0002795265220000081
至约
Figure BDA0002795265220000082
的范围内。
虚设鳍52’可以使用一个或多个沉积工艺(例如，CVD、等离子体增强CVD(PECVD)、等离子体增强ALD(PEALD)、ALD、PVD等)形成。在其中虚设鳍52’包括多层结构的实施例中，形成虚设鳍52’还可以包括在淀积虚设鳍52’的(一个或多个)附加材料层之前的一个或多个回蚀刻和/或平坦化步骤。此外，可以沉积虚设鳍52’以初始覆盖绝缘材料54，并且可以使用平坦化、回蚀刻等工艺来去除虚设鳍52’的多余部分并暴露绝缘材料54。
在图7中，绝缘材料54被凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54被凹陷以使鳍52A和虚设鳍52’的上部分从相邻STI区域56之间突出。此外，STI区域56的顶表面可以具有如图所示的平坦表面、凸起的表面、凹陷的表面(例如，凹入)或前述的组合。STI区域56的顶表面可以通过适当的蚀刻被形成为平坦的、凸起的和/或凹陷的。可以使用以下可接受的蚀刻工艺来凹陷STI区域56：例如对绝缘材料54的材料有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用例如利用稀氢氟(dHF)酸的氧化物移除。可以使用与虚设鳍52’(如果存在的话)相比选择性地蚀刻绝缘材料54的工艺来凹陷绝缘材料54。
参考图2至图7描述的工艺仅仅是可以如何形成鳍52A的一个示例。在一些实施例中，可以通过外延生长工艺来形成鳍。例如，电介质层可以被形成在衬底50的顶表面之上，并且沟槽可以蚀刻穿过电介质层以暴露下面的衬底50。同质外延结构可以外延生长在沟槽中，并且电介质层可以被凹陷，使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可以被用于鳍52A。例如，图7中的鳍52A可以是凹陷的，并且可以在凹陷的鳍52A之上外延生长与鳍52A不同的材料。在这样的实施例中，鳍52A包括凹陷材料以及设置在凹陷材料之上的外延生长材料。在又一实施例中，电介质层可以被形成在衬底50的顶表面之上，并且沟槽可以蚀刻穿过电介质层。然后，可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷，使得异质外延结构从电介质层突出以形成鳍52A。在其中外延生长了同质外延或异质外延结构的一些实施例中，外延生长材料可以在生长期间被原位掺杂，这可以避免之前和之后的注入，尽管可以一起使用原位和注入掺杂。
此外，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍52A的上部分可以由硅-锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，在图7中，可以在鳍52A和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，P阱或N阱被形成在区域50N和区域50P两者中。
在具有不同阱类型的实施例中，用于区域50N和区域50P的不同注入步骤可以使用光刻胶或其他掩模(未示出)来实现。例如，可以在区域50N中的鳍52A和STI区域56之上形成光刻胶。光刻胶被图案化以暴露衬底50的区域50P，例如PMOS区域。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光刻胶被图案化，就在区域50P中执行n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质被注入到区域50N(例如，NMOS区域)中。n型杂质可以是磷、砷、锑等，其注入到区域中至等于或小于1018cm-3的浓度，例如在约1016cm-3和约1018cm-3之间。在注入之后，例如通过可接受的灰化工艺来去除光刻胶。
在注入区域50P之后，在区域50P中的鳍52A和STI区域56之上形成光刻胶。光刻胶被图案化以暴露衬底50的区域50N，例如NMOS区域。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光刻胶被图案化，就可以在区域50N中执行p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质被注入到区域50P(例如，PMOS区域)中。p型杂质可以是硼、氟化硼、铟等，其注入到区域中至等于或小于1018cm-3的浓度，例如在约1016cm-3和约1018cm-3之间。在注入之后，例如通过可接受的灰化工艺来去除光刻胶。
在注入区域50N和区域50P之后，可以执行退火以修复注入损伤并且激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，尽管原位和注入掺杂可以一起使用。
在图7的实施例中，虚设鳍52’被示为具有与鳍52A的顶表面基本上齐平(例如，在制造公差内)的顶表面。例如，鳍52A延伸至STI区域56之上的高度H1等于虚设鳍52’延伸至STI区域56之上的高度H2。其他的结构也是可能的。例如，高度H1可以小于或大于高度H2，并且虚设鳍52’的顶表面可以高于或低于鳍52A的顶表面。
图3至图7仅示出了可以如何形成虚设鳍52’的一个示例。其他方法也是可能的。例如，图8至图10示出了根据替代实施例在器件15中形成虚设鳍52’的中间步骤。在图8至图10中，相同的参考数字表示使用与上述图3至图7中描述的特征相同的工艺形成的相同元件。在图8中，例如，使用与上述图2中描述的工艺类似的工艺形成从衬底50延伸的鳍52。硬掩模53被用于对鳍52进行图案化，并且可以保留在鳍52上。
还如图8所示，绝缘材料54被沉积在鳍52之上并且沿着鳍52的侧壁。绝缘材料54可以使用共形工艺来沉积，其仅部分地填充鳍52之间的空间。作为沉积工艺的结果，开口55被限定在鳍52之间以及绝缘材料54之上。随后可以将一种或多种材料填充到开口55中以形成虚设鳍52’。
在图9中，虚设鳍52’被形成在开口55中。虚设鳍52’可以被设置在鳍52之间，并且虚设鳍52’可以被嵌入在绝缘材料54中。例如，绝缘材料54可以接触虚设鳍52’的底表面和侧壁。形成虚设鳍52’可以使用与上面参考图6描述的工艺类似的工艺来执行。
在图10中，绝缘材料54被回蚀刻以暴露鳍52的侧壁、暴露虚设鳍52’的侧壁并且限定STI区域56。回蚀刻绝缘材料54可以使用与上面参考图7描述的工艺类似的工艺来执行。因此，可以根据替代实施例来完成形成虚设鳍52’的方法。对附加工艺的后续描述可以被应用于设备10(如图7所示)或设备15(如图10所示)。
图11至图31B示出了制造器件10的附加步骤的截面图。应该理解，这些步骤也可以应用于器件15(如图10所示)或器件20(参见图1B)。在图11中，在器件10中的鳍52A和虚设鳍52’上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、前述的组合等，并且可以根据可接受的技术来沉积或热生长。
虚设栅极层62被形成在虚设电介质层60之上，并且掩模层64被形成在虚设栅极层62之上。虚设栅极层62可以被沉积在虚设电介质层60之上，并且然后通过例如CMP进行平坦化。掩模层64可以被沉积在虚设栅极层62之上。虚设栅极层62可以为导电或非导电材料，并且可以选自包括以下各项的组：非晶硅、多晶的硅(多晶硅)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物以及金属。可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域中已知的和用于沉积所选材料的其他技术来沉积虚设栅极层62。虚设栅极层62可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。
掩模层64可以包括例如氮化硅、氮氧化硅等。在该示例中，跨越区域50N和区域50P来形成单个虚设栅极层62和单个掩模层64。应该注意，仅出于说明的目的，示出了仅覆盖鳍52A的虚设电介质层60。在一些实施例中，可以沉积虚设电介质层60，使得虚设电介质层60覆盖STI区域56，在虚设栅极层62和STI区域56之间延伸。
图12A至图16B示出了制造的附加中间阶段。在图12A至图16B中，以“A”结束的附图是沿着图1A和图1B的相应截面A-A示出的，并且以“B”结束的附图是沿着图1A和图1B的相应截面B-B示出的。图14C、图14D和图14E是沿着图1A和图1B的相应截面C-C示出的。
在图12A和图12B中，掩模层64(参见图11)可以使用可接受的光刻和蚀刻技术来图案化以形成掩模74。然后掩模74的图案可以被转移到虚设栅极层62。在一些实施例中(未示出)，掩模74的图案也可以通过可接受的蚀刻技术转移到虚设电介质层60以形成虚设栅极72。虚设栅极72覆盖鳍52A的相应沟道区域58。虚设栅极72还覆盖虚设鳍52’的顶表面和侧壁。掩模74的图案可以被用于将虚设栅极72中的每一个与相邻虚设栅极物理地分离。虚设栅极72的纵向方向也可以基本上垂直于相应外延鳍52A的纵向方向。
此外，在图12A和图12B中，栅极密封间隔件80可以被形成在虚设栅极72、掩模74和/或鳍52A/虚设鳍52’的暴露表面上。热氧化或沉积后接着进行各向异性蚀刻可以形成栅极密封间隔件80。栅极密封间隔件80可以由氧化硅、氮化硅、氮氧化硅等形成。
在形成栅极密封间隔件80之后，可以执行轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以在区域50N之上形成诸如光刻胶之类的掩模，同时暴露区域50P，并且可以将适当类型(例如，p型)的杂质注入到区域50P中的暴露的鳍52A中。然后可以去除掩模。随后，可以在区域50P之上形成诸如光刻胶之类的掩模，同时暴露区域50N，并且可以将适当类型(例如，n型)的杂质注入到区域50N中的暴露的鳍52A中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂源极/漏极区域的杂质浓度可以介于约1015cm-3和约1019cm-3之间。退火可以用来修复注入损伤并且激活所注入的杂质。
在图13A和图13B中，栅极间隔件86沿着虚设栅极72和掩模74的侧壁形成于栅极密封间隔件80上。栅极间隔件86可以通过共形地沉积绝缘材料并且随后各向异性地蚀刻该绝缘材料而形成。栅极间隔件86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、前述的组合等。
应该注意，上述公开一般描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用更少或附加的间隔件，可以使用不同的步骤顺序(例如，在形成栅极间隔件86之前可以不蚀刻栅极密封间隔件80，产生“L形”栅极密封间隔件，可以形成和去除间隔件等。此外，可以使用不同的结构和步骤来形成n型和p型器件。例如，可以在形成栅极密封间隔件80之前形成用于n型器件的LDD区域，而可以在形成栅极密封间隔件80之后形成用于p型器件的LDD区域。
在图14A至图14E中，在鳍52A中形成外延源极/漏极区域82。源极/漏极区域82可以在相应沟道区域58中施加应力，从而改善性能。外延源极/漏极区域82被形成在鳍52A中，使得每个虚设栅极72被设置在各对相邻的外延源极/漏极区域82之间。在一些实施例中，外延源极/漏极区域82可以延伸进入并且也可以穿透鳍52A。在一些实施例中，栅极间隔件86用于将外延源极/漏极区域82与虚设栅极72分开适当的横向距离，使得外延源极/漏极区域82不会短路所得FinFET的后续形成的栅极。
区域50N(例如，NMOS区域)中的外延源极/漏极区域82可以通过以下方式来形成：掩蔽区域50P(例如，PMOS区域)，并且蚀刻区域50N中的鳍52A的源极/漏极区域以在鳍52A中形成凹槽。然后，在凹槽中外延生长区域50N中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如适合于n型FinFET的材料。例如，如果鳍52A是硅，则区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，例如硅、碳化硅、掺杂磷的碳化硅、磷化硅等。区域50N中的外延源极/漏极区域82可以具有从鳍52A的相应表面凸起的表面并且可以具有小平面。
区域50P(例如，PMOS区域)中的外延源极/漏极区域82可以通过以下方式来形成：掩蔽区域50N(例如，NMOS区域)，并且蚀刻区域50P中的鳍52A的源极/漏极区域以在鳍52A中形成凹槽。然后，在凹槽中外延生长区域50P中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如适合于p型FinFET的材料。例如，如果鳍52A是硅，则区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、锗、锗锡等。区域50P中的外延源极/漏极区域82还可以具有从鳍52A的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域82和/或鳍52A可以被注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域，随后进行退火的工艺。源极/漏极区域的杂质浓度可以介于约1019cm-3和约1021cm-3之间。源极/漏极区域的n型和/或p型杂质可以为上述任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间被原位掺杂。
作为用于在区域50N和区域50P中形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域的上表面的小平面横向向外扩展超过鳍52A的侧壁。形成栅极间隔件86，该栅极间隔件86覆盖鳍52A的侧壁中在STI区域56之上延伸的部分，从而阻止了外延生长。在一些其他实施例中，可以调整用于形成栅极间隔件86的间隔件蚀刻，以去除间隔件材料，从而允许外延生长区域延伸到STI区域56的表面。
在具有虚设鳍52’的实施例中，如图14C所示，在外延工艺完成之后，相邻的源极/漏极区域82保持分离。例如，源极/漏极区域82可以生长以物理接触虚设鳍52’，虚设鳍52’将相邻的源极/漏极区域82彼此物理地分离。因此，可以防止相邻的外延源极/漏极区域82合并并且无意地短路。
在其他实施例中(例如，图1B的器件20)，可以不形成虚设鳍52’。在这样的实施例中，外延源极/漏极区域82的小平面导致同一FinFET的相邻源极/漏极区域82合并，如图14D所示。在其他实施例中，如图14E所示，在外延工艺完成之后，相邻的源极/漏极区域82保持分离。在图14C、图14D和图14E所示的实施例中，形成栅极间隔件86，该栅极间隔件86覆盖鳍52的侧壁中在STI区域56之上延伸的部分，从而阻止了外延生长。在一些其他实施例中，可以调整用于形成栅极间隔件86的间隔件蚀刻，以去除间隔件材料，从而允许外延生长区域延伸到STI区域56的表面。
在图15A和图15B中，第一层间电介质(ILD)88被沉积在图14A和图14B所示的结构之上。第一ILD 88可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD之类的任何适当的方法来沉积。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87被设置在第一ILD 88与外延源极/漏极区域82，掩模74和栅极间隔件86之间。CESL 87可以包括具有与上覆第一ILD 88的材料不同的蚀刻速率的电介质材料，例如氮化硅、氧化硅、氮氧化硅等。
在图16A和图16B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，以及栅极密封间隔件80和栅极间隔件86中沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔件80、栅极间隔件86以及第一ILD 88的顶表面齐平。因此，虚设栅极72的顶表面通过第一ILD 88暴露。在一些实施例中，可以保留掩模74，在这种情况下，平坦化工艺使得第一ILD 88的顶表面与掩模74的顶表面齐平。
图17A至图21B示出了在虚设栅极72中形成电介质材料以分离相邻晶体管的栅极的附加中间阶段。在图17A至图21B中，沿着图1A和图1B的相应截面A-A示出了以“A”结尾的附图，并且沿着图1A和图1B的相应截面D-D示出了以“B”结尾的附图。
在图17A和图17B中，在虚设栅极72中图案化开口30。在一些实施例中，开口30可以与虚设鳍52’对准并且设置在虚设鳍52’正上方。例如，可以通过光刻和蚀刻的组合来在虚设栅极72中形成开口30。开口30可以暴露栅极间隔件(例如，栅极密封间隔件80/栅极间隔件86，参见图17B)的侧壁。开口30延伸的深度可以通过调整蚀刻的一个或多个参数(例如，蚀刻时间等)来控制。
在一些实施例中，在虚设栅极72中蚀刻开口30包括等离子体工艺，例如等离子体蚀刻、远程等离子体工艺、自由基蚀刻等。在等离子体工艺期间使用的蚀刻气体可以包括Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、前述的组合等。等离子体工艺还可以包括使钝化气体在器件10上方流动，以调整(例如，增加)虚设栅极72和器件10的其他特征之间的蚀刻选择性。实施例钝化气体可以包括N2、O2、CO2、SO2、CO、SiCl4、前述的组合等。在等离子体工艺期间也可以使用一种或多种载气，例如，Ar、He、Ne、前述的组合等。此外，等离子体工艺可以在约10W至约3000W的范围内的等离子体源功率、在约0W至约3000W的范围内的偏压功率、在约1mTorr至约800mTorr的压力、在约10sccm至约5000sccm的气体混合物流速等下执行。
在一些实施例中，在虚设栅极72中蚀刻开口30包括湿法蚀刻工艺(有时称为湿法清洁)。可以在湿法蚀刻工艺期间使用的实施例蚀刻剂可以包括HF、F2、前述的组合等。湿法蚀刻工艺还可以包括使辅助蚀刻化学品在器件10上方流动，以调整(例如，增加)虚设栅极72和器件10的其他特征之间的蚀刻选择性。实施例辅助蚀刻化学品可以包括H2SO4、HCl、HBr、NH3、前述的组合等。去离子水(DIW)、醇、丙酮等可以用作在湿法蚀刻工艺期间用于混合蚀刻剂和/或辅助蚀刻化学品的溶剂。
在图18A和图18B中，将处理工艺32应用于器件10，例如应用于开口30的侧壁和底表面。处理工艺32可以在开口30的侧壁和底表面上形成钝化区域34和36。钝化区域34可以被形成在虚设栅极72中，并且钝化区域36可以被形成在栅极间隔件(例如，栅极密封间隔件80和/或栅极间隔件86)中。此外，尽管未明确示出，但是处理工艺32还可以在晶圆10的其他暴露表面(例如，虚设栅极72的上表面和第一ILD 88的上表面)中形成钝化区域。可以在后续处理步骤中去除这种钝化区域。
处理工艺32可以是如下转换工艺：将虚设栅极72的暴露部分转换为钝化区域34并且将栅极间隔件(例如，栅极密封间隔件80和可选的栅极间隔件86)的暴露部分转换为钝化区域36。处理工艺32可以在蚀刻工艺的原位(例如，在相同的工艺腔室中)或异位(例如，在不同的工艺腔室中)执行以形成开口30。钝化区域34和钝化层36中的每一个的相应厚度均可以在约
Figure BDA0002795265220000171
至约
Figure BDA0002795265220000172
的范围内。
在一些实施例中，处理工艺32包括等离子体工艺，例如等离子体注入等。在等离子体工艺期间使用的钝化气体可以包括N2、O2、CO2、SO2、CO、前述的组合等。等离子体工艺还可以包括流入附加的气体，例如碳基(CH4)、硅基气体(例如，SiCl4)、前述的组合等，以帮助形成钝化区域34和36。此外，等离子体工艺可以在约10W至约3000W的范围内的等离子体源功率、在约0W至约3000W的范围内的偏压功率、在约1mTorr至约800mTorr的压力、在约10sccm至约5000sccm的气体混合物流速等下执行。
在一些实施例中，处理工艺32是使用处理气体(例如，HF、NF3、CH4、前述的组合等)的非等离子体干法化学处理。在一些实施例中，处理工艺32是湿法处理工艺，其使用包含去离子水(DIW)、O3、CO2、HF、HCl、NH3、前述的组合等的溶液。在一些实施例中，处理工艺32是以下沉积工艺：与虚设栅极72和栅极间隔件的现有材料反应并且还在开口30的表面上沉积电介质材料(例如，SiN、SiON、SiCON、SiC、SiOC、SiO2、SiC、前述的组合)的沉积工艺。在这样的实施例中，钝化区域34和36包括虚设栅极72的反应区域、栅极间隔件的反应区域以及所沉积的电介质材料。实施例沉积工艺可以包括ALD工艺、CVD工艺、前述的组合等。
因为虚设栅极72的材料与栅极间隔件(例如，栅极密封间隔件80/栅极间隔件86)的(一种或多种)材料不同，所以处理区域34的材料成分可以与处理区域36的材料成分不同。例如，在其中处理工艺32包括使用氮并且栅极间隔件包括氧的实施例中，钝化区域34可以包括硅和氮，而钝化区域36可以包括硅、氧和氮。作为其中处理工艺32包括使用氧并且栅极间隔件包括氮的另一示例，钝化区域34可以包括硅和氧，而钝化区域36可以包括硅、氧和氮。作为其中处理工艺32包括使用氮并且栅极间隔件包括氮的另一示例，钝化区域34的氮浓度可以低于钝化区域36的氮浓度。作为其中处理工艺32包括使用氧并且栅极间隔件包括氧的另一示例，钝化区域34的氧浓度可以低于钝化区域36的氧浓度。因此，处理工艺32形成了两个不同的钝化区域34和36，并且可以在钝化区域34和36之间实现蚀刻选择性。也可以在钝化区域36和栅极间隔件的其余部分之间实现蚀刻选择性。
在图19A和图19B中，对虚设栅极72应用蚀刻工艺，该蚀刻工艺将开口30进一步朝向虚设鳍52’(如果存在的话)和半导体衬底50延伸。在一些实施例中，开口30可以被延伸以暴露虚设鳍52’或半导体衬底50。
蚀刻工艺可以在钝化区域36的材料和栅极间隔件(例如，栅极密封间隔件80)的材料之间进行选择，使得蚀刻工艺去除钝化区域36。例如，蚀刻工艺可以以比栅极间隔件的材料更大的速率来去除钝化区域36的材料。作为结果，并且如图19B所示，开口30的上部分的宽度W1可以大于开口30的下部分的宽度W2。
此外，蚀刻工艺可以是定向工艺，其从凹槽30的底表面去除钝化区域34，而没有从凹槽30的侧壁显著去除钝化区域34。在一些实施例中，蚀刻工艺可以在钝化区域34和36的材料之间进行选择，使得从开口30的侧壁去除钝化区域36的材料，而没有从开口30的侧壁显著去除钝化区域34。作为结果，可以维持虚设栅极72(和相应的替代金属栅极)的有效栅极宽度，从而改善所得器件的器件性能。
在一些实施例中，去除钝化区域36并扩大开口30包括等离子体工艺，例如等离子体蚀刻、远程等离子体工艺、自由基蚀刻等。在等离子体工艺期间使用的蚀刻气体可以包括Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、前述的组合等。等离子体工艺还可以包括使钝化气体在器件10上方流动，以调整(例如，增加)虚设栅极72和器件10的其他特征之间的蚀刻选择性。实施例钝化气体可以包括N2、O2、CO2、SO2、CO、SiCl4、前述的组合等。在等离子工艺期间也可以使用一种或多种载气，例如Ar、He、Ne、前述的组合等。此外，等离子体工艺可以在约10W至约3000W的范围内的等离子体源功率、在约0W至约3000W的范围内的偏压功率、在约1mTorr至约800mTorr的压力、在约10sccm至约5000sccm的气体混合物流速等下执行。
在一些实施例中，去除钝化区域36并扩展开口30包括湿法蚀刻工艺(有时称为湿法清洁)。可以在湿法蚀刻工艺期间使用的实施例蚀刻剂可以包括HF、F2、前述的组合等。湿法蚀刻工艺还可以包括使辅助蚀刻化学品在器件10上方流动，以调整(例如，增加)虚设栅极72和器件10的其他特征之间的蚀刻选择性。实施例辅助蚀刻化学品可以包括H2SO4、HCl、HBr、NH3、前述的组合等。去离子水(DIW)、醇、丙酮等可以用作在湿法蚀刻工艺期间用于混合蚀刻剂和/或辅助蚀刻化学品的溶剂。
尽管图18A至图19B示出了一个处理和蚀刻循环被应用于开口30以暴露虚设鳍52’，但是可以执行任何多个处理和蚀刻循环。例如，参考图18A至图19B描述的步骤可以重复任何次数，直到虚设鳍52’被暴露并且开口30具有期望的轮廓。通过重复上述处理工艺和蚀刻工艺，可以实现原子层蚀刻型工艺以形成具有扩展的上部分的开口。
在图20A和图20B中，开口30被填充有电介质材料38。可以通过PVD、CVD、ALD、PECVD等来沉积电介质材料38。可以首先沉积电介质材料38以过度填充开口30并且覆盖虚设栅极72和第一ILD 88的顶表面。随后，可以执行平坦化工艺(例如，CMP等)以从虚设栅极72和第一ILD 88上方去除过量的电介质材料38。
在包括虚设鳍52’的器件10中，电介质材料38与虚设鳍52’结合将虚设栅极72分成不同的区域(例如，区域72A和72B)。在不包括虚设鳍52’的器件20中，电介质材料38单独将虚设栅极72分为不同的区域72A和72B(参见图21A和图21B)。在器件20中，电介质材料38延伸到半导体衬底50并且与半导体衬底50接触。区域72A和72B例如可以对应于不同晶体管器件的位置。因此，电介质材料38和虚设鳍52’(如果存在的话)可以在相邻的FinFET之间提供隔离。
作为加宽开口30的上部分的结果，电介质材料38的上部分可以具有宽度W1，该宽度W1大于电介质材料38的下部分的宽度W2。经加宽的开口30允许电介质材料38被填充有较少的缺陷(例如，空隙)。加宽开口30还导致栅极间隔件(例如，栅极密封间隔件80和/或栅极间隔件86)在电介质材料38的上部分上比在电介质材料38的下部分上薄。例如，栅极间隔件的上部分比栅极间隔件的下部分薄。此外，通过减少沿着开口30的底部部分的虚设栅极72的蚀刻，可以维持虚设栅极72(以及后续形成的替换栅极)的有效栅极宽度。
图20C和图20D示出了电介质材料38的俯视图。图20C示出了沿着图20B的线X-X截取的俯视图，并且图20D示出了沿着图20B的线Y-Y截取的俯视图。如图20C和图20D所示，电介质材料38的上部区域比电介质材料38的下部区域宽。此外，在图20C中，电介质材料38的上部区域可以朝向栅极间隔件80/86的第二侧壁延伸经过栅极间隔件80/86的第一侧壁。第一侧壁可以邻接虚设栅极72，并且第二侧壁与第一侧壁中的相应一个相对。在上部区域中，电介质材料38具有宽度W1，该宽度W1大于虚设栅极72的尺寸CD1。尺寸CD1可以是沿着虚设栅极72的沟道长度方向测得的虚设栅极72的相对侧壁之间的距离。电介质材料38的宽度W1还可以小于栅极间隔件80/86的尺寸CD2。尺寸CD2可以是栅极间隔件80/86的相对外侧壁(例如，第二侧壁)之间的距离。在图20D中，电介质材料38可以由栅极间隔件80/86的第一侧壁定界。例如，电介质材料38在图20D所示的下部区域中具有宽度W2，并且宽度W2可以等于虚设栅极72的尺寸CD1。宽度W2也可以小于栅极间隔件80/86的尺寸CD2。
图22A至图22E示出了电介质材料38的可选结构，其可以应用于器件10(参见图20A和图20B)或器件20(参见图21A和图21B)。图22A示出了具有区域38A、38B、38C和38D的电介质层38的截面图。图22B、图22C、图22D和图22E示出了区域38A、38B、38C和38D中的每一个的相应俯视图。区域38A、38B、38C和38D中的每一个均具有不同的宽度，其在朝向半导体衬底50的方向上减小(参见图20A和图21A)。例如，区域38A具有宽度W3，该宽度W3大于区域38B的宽度W4。宽度W3还可以大于虚设栅极72的尺寸CD3并且大于栅极间隔件80/86的尺寸CD4。在图22B至图22E中，尺寸CD3可以是沿着虚设栅极72的沟道长度方向测量的虚设栅极72的相对侧壁之间的距离，而尺寸CD4可以是栅极间隔件80/86的相对外侧壁(例如，与虚设栅极72相对)之间的距离。区域38B的宽度W4大于区域38C的宽度W5。宽度W4还可以大于虚设栅极72的尺寸CD3，并且等于栅极间隔件80/86的尺寸CD4。区域38C的宽度W5大于区域38D的宽度W6。宽度W5可以小于栅极间隔件80/86的尺寸CD4，并且大于虚设栅极72的尺寸CD3。宽度W6可以等于虚设栅极72的尺寸CD3，并且小于栅极间隔件80/86的尺寸CD4。
图22A至图22E的配置可以由应用上文参考图18A至图19B描述的过程的多个循环而产生。例如，图22A至图22E可以通过应用三个循环来实现。此外，通过应用多个循环，可以完全去除栅极间隔件80/86的上部分，使得电介质材料38的侧壁直接接触第一ILD 88。在其他实施例中可以应用附加的循环或更少的循环。例如，在其他实施例中，可以省略区域38A或38B中的一个或多个，或者电介质材料38可以包括位于区域38A之上的一个或多个附加区域(例如，较宽区域)。
图23A至图23C示出了电介质材料38的附加实施例的截面图。与图20A至图22E的实施例(其将电介质材料38示出为具有基本上垂直于半导体衬底50的主表面的基本上(例如，在制造公差内)笔直侧壁)相比，电介质材料38还可以具有倾斜侧壁。图23A示出了其中电介质材料38在朝向半导体衬底50的方向上具有连续且恒定减小的宽度的实施例。图23B示出了其中电介质材料38在朝向半导体衬底50的方向上具有连续且离散减小的宽度的实施例。例如，在图23B中，电介质材料38的宽度可以以离散间隔而突然地减小。图23C示出了其中电介质材料38具有笔直和倾斜侧壁两者的实施例，并且栅极间隔件80/86仅部分地沿着电介质材料38的侧壁延伸。电介质材料38中由栅极间隔件80/86界定的部分可以具有在朝向半导体衬底50的方向上连续且恒定减小的宽度，而电介质材料38中位于栅极间隔件80/86之上的部分可以具有基本上恒定的宽度(例如，在制造公差内)。
图24A至图32B示出了形成到晶体管器件的替换栅极和接触件的附加中间阶段。在图24A至图32B中，沿着图1A和图1B的相应截面A-A示出了以“A”结尾的附图，并且沿着图1A和图1B的相应截面B-B示出了以“B”结尾的附图。
在图24A和图24B中，在(一个或多个)蚀刻步骤中去除剩余的虚设栅极72和掩模74(如果存在的话)，从而形成凹槽90。还可以去除虚设电介质层60中位于凹槽90中的部分。在一些实施例中，仅去除虚设栅极72，而虚设电介质层60保留并且由凹槽90暴露。在一些实施例中，从管芯的第一区域(例如，核心逻辑区域)中的凹槽90去除虚设电介质层60，并且将虚设电介质层60保留在管芯的第二区域(例如，输入/输出区域)中的凹槽90中。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，其选择性地蚀刻虚设栅极72而不蚀刻第一ILD 88或栅极间隔件86。每个凹槽90暴露和/或覆盖相应鳍52A的沟道区域58。每个沟道区域58被设置在各对相邻的外延源极/漏极区域82之间。在去除期间，当蚀刻虚设栅极72时，虚设电介质层60可以用作蚀刻停止层。
然后，在去除了虚设栅极72之后，可以选择性地去除虚设电介质层60。在一些实施例中，虚设电介质层60可以具有与钝化区域34相同的材料成分或相似的材料成分。因此，去除虚设电介质层60还可以去除钝化区域34的部分或完全去除钝化区域34(例如，如图25A和图25B所示)。
在图26A和图26B中，形成栅极电介质层92和栅电极94以用于替换栅极。图26C示出了图26B的区域89的详细视图。图27示出了在其中去除了钝化区域35的实施例中形成栅极电介质层92和栅电极94。栅极电介质层92被共形地沉积在凹槽90中，例如在鳍52A的顶表面和侧壁上、在虚设鳍52’的侧壁上、在电介质材料38的侧壁上、在钝化区域34(如果存在的话)的侧壁上以及在栅极密封间隔件80/栅极间隔件86的侧壁上。栅极电介质层92也可以形成在第一ILD 88的顶表面上。根据一些实施例，栅极电介质层92包括氧化硅、氮化硅或前述的多层。在一些实施例中，栅极电介质层92包括高k电介质材料，并且在这些实施例中，栅极电介质层92可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅以及前述的组合的金属氧化物或硅酸盐。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在其中虚设栅极电介质60的部分保留在凹槽90中的实施例中，栅极电介质层92包括虚设栅极电介质60的材料(例如，SiO2)。
栅电极94被分别沉积在栅极电介质层92之上，并且填充了凹槽90的剩余部分。通过从虚设鳍52’的侧壁去除薄膜106的部分，可以增加鳍52和虚设鳍52’之间的空间。作为结果，栅电极94可以以较少的缺陷(例如，较少的空隙)沉积在鳍52/虚设鳍52’周围和之间的空间中。
栅电极94可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、前述的组合或前述的多层。例如，虽然在图26B中示出了单层栅电极94，但是栅电极94可以包括任意数量的衬里层94A、任意数量的功函数调整层94B、以及填充材料94C，如图26C所示。在填充了凹槽90之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层92和栅电极94的材料的多余部分，该多余部分位于ILD 88的顶表面之上。栅电极94和栅极电介质层92的材料的剩余部分因此形成所得FinFET的替换栅极。栅电极94和栅极电介质层92可以被统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52A的沟道区域58的侧壁延伸。当相邻的栅极堆叠对应于不同的FinFET时，电介质材料38和虚设鳍52’隔离相邻的栅极堆叠(例如，栅极堆叠92A/94A以及栅极堆叠92B/94B)。例如，栅极堆叠92A/94A沿着沟道宽度方向布置并且在沟道宽度方向上通过电介质材料38和虚设鳍52’(如果存在的话)与栅极堆叠92B/94B分离。相邻的栅极堆叠可以沿着FinFET的沟道宽度方向分离和布置。
在区域50N和区域50P中形成栅极电介质层92可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且栅电极94的形成可以同时发生，使得每个区域中的栅电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅电极94可以通过不同的工艺形成，使得栅电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和曝光适当的区域。
在图28A和图28B中，栅极堆叠(包括栅极电介质层92和相应上覆栅电极94)被凹陷，使得直接在栅极堆叠之上和栅极间隔件86的相对部分之间形成凹槽。蚀刻工艺可以是选择性的，使得电介质材料38不被显著蚀刻。在该凹槽中填充包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模96，随后进行平坦化工艺以去除电介质材料中在第一ILD 88之上延伸的多余部分。随后形成的栅极接触件110(图29A和图29B)穿透栅极掩模96以接触凹陷的栅电极94的顶表面。电介质材料38可以延伸穿过栅极掩模96。
在图29A和图29B中，第二ILD 108被沉积在第一ILD 88之上。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动薄膜。在一些实施例中，第二ILD 108由电介质材料(例如，PSG、BSG、BPSG、USG等)形成，并且可以通过任何适当的方法(例如，CVD和PECVD)沉积。
同样在图29A和图29B中示出，根据一些实施例，栅极接触件110和源极/漏极接触件112被形成为穿过第二ILD 108和第一ILD 88。图30A和图30B示出了在其中去除了钝化区域34的实施例中的类似步骤。图31A和图31B示出了器件20中的类似制造阶段，其中省略了虚设鳍52’，并且图32A和图32B示出了器件20中的类似制造阶段，其中省略了虚设鳍52’并且还去除了钝化区域34。用于源极/漏极接触件112的开口被形成为穿过第一ILD 88和第二ILD 108，并且用于栅极接触件110的开口被形成为穿过第二ILD 108和栅极掩模96。该开口可以使用可接受的光刻和蚀刻技术形成。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里和导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺，以从ILD 108的表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件112和栅极接触件110。可以执行退火工艺以在外延源极/漏极区域82和源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112被物理地和电气地耦合到外延源极/漏极区域82，并且栅极接触件110被物理地和电气地耦合到栅电极106。源极/漏极接触件112和栅极接触件110可以在不同工艺中形成，或者可以在相同工艺中形成。尽管示出为形成在相同的截面中，但是应当理解，源极/漏极接触件112和栅极接触件110中的每一个均可以形成在不同的截面中，这可以避免接触件的短路。
上述实施例描述了在栅极堆叠92/94之前形成电介质材料38。在其他实施例中，栅极堆叠(例如，包括栅极电介质92和栅电极94)可以在形成电介质材料38之前形成。例如，图33A至图36D示出了在栅极堆叠92/94之后使用例如金属栅极切割工艺形成电介质材料的中间截面图。在图33A至图36B中，以“A”结束的附图是沿着图1A和图1B的相应截面A-A示出的，并且以“B”结束的附图是沿着图1A和图1B的相应截面D-D示出的。图36C和图36D示出了俯视图。图33A至图36D示出了与上文参考图17A至图20D所述的那些工艺类似的工艺，其中相同的参考数字表示使用相同工艺形成的相同元件。
在图33A和图33B中，可以蚀刻栅极堆叠92/94以限定开口(例如，如上文参考图17A和图17B所述)。在具有虚设鳍52’的实施例中，开口30可以被形成在虚设鳍52’正上方。
可以对开口30应用处理工艺(例如，如上文参考图18A和图18B所述)和蚀刻工艺(例如，如上文参考图19A和图19B所述)的一个或多个循环，直到虚设鳍52’或STI区域56被暴露。图34A和图34B示出了处理工艺。图35A和图35B示出了蚀刻工艺。作为图34A和图34B的(一种或多种)处理工艺的结果，可以在栅电极94中形成钝化区域40。钝化区域40可以包括栅电极94的材料和在(一种或多种)处理工艺期间使用的元素。例如，钝化区域40可以包括金属氧化物、金属氮化物等。
在图36A和图36B中，然后可以在开口30中沉积电介质材料38(例如，如上文参考图20A至图20D所述)。电介质材料38和虚设鳍52’(如果存在的话)将相邻晶体管器件的栅极堆叠92A/94A和92B/94B分离。例如，栅极堆叠92A/94A沿着沟道宽度方向布置并且在沟道宽度方向上通过电介质材料38和虚设鳍52’(如果存在的话)与栅极堆叠92B/94B分离。钝化区域40可以具有整体上均匀的材料成分并且被设置在电介质材料38的侧壁上。例如，钝化区域40可以将电介质材料38的部分与栅电极94分离。图36C示出了电介质材料的上部分的自顶向下视图(例如，沿着图36B的线X-X截取)，并且图36D示出了电介质材料38的下部分的自顶向下视图(例如，沿着图36B的线Y-Y截取)。如图所示，电介质材料38的上部分的宽度W1可以比电介质材料38的下部分的宽度W2宽。
可以应用如上文参考图28A至图29B描述的类似工艺来使得栅极堆叠92/94凹陷，在凹陷的栅极堆叠92/94之上形成栅极掩模层96，并且形成到晶体管的接触件。在图37A和图37B中示出了所得结构。图38A和图38B示出了替代实施例，其中不包括虚设鳍52’，并且在栅极堆叠92/94之后形成电介质材料38。
所公开的FinFET实施例还可以应用于纳米结构器件，例如纳米结构(例如，纳米片、纳米线、环栅等)场效应晶体管(NSFET)。在NSFET实施例中，通过对沟道层和牺牲层的交替层的堆叠进行图案化来形成鳍。实施例可以包括例如两个到十个沟道层/牺牲层对。在一些实施例中，堆叠的宽度可以在约
Figure BDA0002795265220000261
至约
Figure BDA0002795265220000262
的范围内，例如在约
Figure BDA0002795265220000263
至约
Figure BDA0002795265220000264
的范围内。虚设栅极堆叠和源极/漏极以与上述类似的方式形成。在去除了虚设栅极堆叠之后，可以在沟道区域中部分或全部地去除牺牲层。替换栅极结构以与上述类似的方式形成，并且将部分或完全地围绕NSFET器件的沟道区域中的沟道层。以与上述类似的方式来形成ILD以及到栅极结构和源极/漏极的接触件。可以如美国专利申请公开2016/0365414中所公开的那样来形成纳米结构器件，其通过引用以其整体合并于此。
在各个实施例中，可以使用电介质材料来分离相邻晶体管的金属栅极。可以通过以下方式来形成电介质材料：对虚设栅极堆叠或金属栅极堆叠中的开口进行图案化并且将电介质材料填充在开口中。开口的上部分可以被加宽，从而改进电介质材料的间隙填充窗口并且减少制造缺陷。此外，开口的下部分可以不加宽，并且可以保持相邻的栅极堆叠的有效栅极宽度。在一些实施例中，加宽开口的上部分可以通过处理和蚀刻工艺的一个或多个循环来实现。因此，可以实现原子层蚀刻型工艺以控制有效栅极宽度并且扩大电介质材料间隙填充窗口。可以减少制造缺陷，并且可以提高器件性能。
在一些实施例中，一种器件，包括：半导体衬底；以及第一栅极堆叠，该第一栅极堆叠位于半导体衬底之上，该第一栅极堆叠位于第一栅极间隔件和第二栅极间隔件之间。该器件还包括第二栅极堆叠，该第二栅极堆叠位于半导体衬底之上，该第二栅极堆叠位于第一栅极间隔件和第二栅极间隔件之间；以及电介质材料，该电介质材料将第一栅极堆叠与第二栅极堆叠分开。该电介质材料至少部分地位于第一栅极间隔件和第二栅极间隔件之间，电介质材料的上部分的第一宽度大于电介质材料的下部分的第二宽度，并且第一栅极间隔件的上部分的第三宽度小于第一栅极间隔件的下部分的第四宽度。在一些实施例中，第二栅极间隔件的上部分的第五宽度小于第二栅极间隔件的下部分的第六宽度。在一些实施例中，该器件还包括钝化区域，该钝化区域位于电介质材料的上部分与第一栅极堆叠之间。在一些实施例中，该钝化区域包括金属氧化物或金属氮化物。在一些实施例中，该器件还包括虚设鳍，该虚设鳍位于电介质材料下方，该虚设鳍将第一栅极堆叠与第二栅极堆叠分开。在一些实施例中，电介质材料延伸到浅沟槽隔离(STI)区域并且与浅沟槽隔离(STI)区域接触。在一些实施例中，电介质材料具有倾斜侧壁。在一些实施例中，电与半导体衬底的主表面垂直的笔直侧壁。在一些实施例中，电介质材料的上部分位于第一栅极间隔件和第二栅极间隔件之上。在一些实施例中，第一栅极间隔件的上部分与电介质材料的上部分的侧壁接触。在一些实施例中，第一宽度大于第一栅极堆叠的第一侧壁与第一栅极堆叠的第二侧壁之间的距离，该距离是沿着第一栅极堆叠的沟道长度方向测量的。
在一些实施例中，一种器件，包括：第一晶体管，该第一晶体管位于半导体衬底的顶表面处，该第一晶体管包括：第一沟道区域；和第一栅极堆叠，该第一栅极堆叠位于第一沟道区域的侧壁之上并且沿着第一沟道区域的侧壁；第二晶体管，该第二晶体管位于半导体衬底的顶表面处，该第二晶体管包括：第二沟道区域；和第二栅极堆叠，该第二栅极堆叠位于第二沟道区域的侧壁之上并且沿着第二沟道区域的侧壁；电介质材料，该电介质材料在第一晶体管的沟道宽度方向上将第一栅极堆叠与第二栅极堆叠分开，该电介质材料包括：第一部分，该第一部分具有第一宽度；和第二部分，该第二部分位于第一部分之上，该第二部分的第二宽度大于第一宽度；以及第一钝化区域，该第一钝化区域位于电介质材料的第二部分与第一栅极堆叠之间。在一些实施例中，该器件还包括第一栅极间隔件，该第一栅极间隔件沿着第一晶体管、第二晶体管和电介质材料的第一侧壁；以及第二栅极间隔件，该第二栅极间隔件沿着第一晶体管、第二晶体管和电介质材料的第二侧壁。在一些实施例中，该器件还包括虚设鳍，该虚设鳍位于电介质材料下方并且邻接电介质材料，该虚设鳍在第一晶体管的沟道宽度方向上将第一栅极堆叠与第二栅极堆叠分开。
在一些实施例中，一种方法，包括：在栅极堆叠中蚀刻开口，该开口暴露栅极间隔件的侧壁，并且栅极间隔件被设置在栅极堆叠的侧壁上；在开口中执行处理工艺，其中，处理工艺限定以下各项：第一钝化区域，该第一钝化区域位于栅极间隔件的侧壁中；和第二钝化区域，该第二钝化区域位于栅极堆叠中；使用蚀刻工艺使得开口延伸穿过栅极堆叠，蚀刻工艺去除第一钝化区域；以及在使得开口延伸穿过栅极堆叠之后，利用电介质材料填充开口。在一些实施例中，栅极堆叠包括金属栅电极。在一些实施例中，栅极堆叠是虚设栅极堆叠，并且该方法还包括在利用电介质材料填充开口之后，利用第二栅极堆叠替换栅极堆叠。在一些实施例中，使得开口延伸穿过栅极堆叠包括暴露虚设鳍。在一些实施例中，蚀刻工艺是定向蚀刻工艺。在一些实施例中，蚀刻工艺是以与去除第二钝化区域相比更大的速率去除第一钝化区域的选择性蚀刻。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实现相同的目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构。本领域技术人员还应该认识到，这种等同构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文进行各种改变、替换和变更。
示例1是一种半导体器件，包括：半导体衬底；第一栅极堆叠，所述第一栅极堆叠位于所述半导体衬底之上，所述第一栅极堆叠位于第一栅极间隔件和第二栅极间隔件之间；第二栅极堆叠，所述第二栅极堆叠位于所述半导体衬底之上，所述第二栅极堆叠位于所述第一栅极间隔件和所述第二栅极间隔件之间；以及电介质材料，所述电介质材料将所述第一栅极堆叠与所述第二栅极堆叠分开，所述电介质材料至少部分地位于所述第一栅极间隔件和所述第二栅极间隔件之间，所述电介质材料的上部分的第一宽度大于所述电介质材料的下部分的第二宽度，并且所述第一栅极间隔件的上部分的第三宽度小于所述第一栅极间隔件的下部分的第四宽度。
示例2是示例1所述的器件，其中，所述第二栅极间隔件的上部分的第五宽度小于所述第二栅极间隔件的下部分的第六宽度。
示例3是示例1所述的器件，还包括：钝化区域，所述钝化区域位于所述电介质材料的上部分与所述第一栅极堆叠之间。
示例4是示例3所述的器件，其中，所述钝化区域包括金属氧化物或金属氮化物。
示例5是示例1所述的器件，还包括：虚设鳍，所述虚设鳍位于所述电介质材料下方，所述虚设鳍将所述第一栅极堆叠与所述第二栅极堆叠分开。
示例6是示例1所述的器件，其中，所述电介质材料延伸到浅沟槽隔离(STI)区域并且与所述STI区域接触。
示例7是示例1所述的器件，其中，所述电介质材料具有倾斜侧壁。
示例8是示例1所述的器件，其中，所述电介质材料具有与所述半导体衬底的主表面垂直的笔直侧壁。
示例9是示例1所述的器件，其中，所述电介质材料的上部分位于所述第一栅极间隔件和所述第二栅极间隔件之上。
示例10是示例1所述的器件，其中，所述第一栅极间隔件的上部分与所述电介质材料的上部分的侧壁接触。
示例11是示例1所述的器件，其中，所述第一宽度大于所述第一栅极堆叠的第一侧壁与所述第一栅极堆叠的第二侧壁之间的距离，所述距离是沿着所述第一栅极堆叠的沟道长度方向测量的。
示例12是一种半导体器件，包括：第一晶体管，所述第一晶体管位于半导体衬底的顶表面处，所述第一晶体管包括：第一沟道区域；以及第一栅极堆叠，所述第一栅极堆叠位于所述第一沟道区域的侧壁之上并且沿着所述第一沟道区域的侧壁；第二晶体管，所述第二晶体管位于所述半导体衬底的顶表面处，所述第二晶体管包括：第二沟道区域；以及第二栅极堆叠，所述第二栅极堆叠位于所述第二沟道区域的侧壁之上并且沿着所述第二沟道区域的侧壁；电介质材料，所述电介质材料在所述第一晶体管的沟道宽度方向上将所述第一栅极堆叠与所述第二栅极堆叠分开，所述电介质材料包括：第一部分，所述第一部分具有第一宽度；以及第二部分，所述第二部分位于所述第一部分之上，所述第二部分的第二宽度大于所述第一宽度；以及第一钝化区域，所述第一钝化区域位于所述电介质材料的第二部分与所述第一栅极堆叠之间。
示例13是示例12所述的器件，还包括：第一栅极间隔件，所述第一栅极间隔件沿着所述第一晶体管、所述第二晶体管和所述电介质材料的第一侧壁；以及第二栅极间隔件，所述第二栅极间隔件沿着所述第一晶体管、所述第二晶体管和所述电介质材料的第二侧壁。
示例14是示例12所述的器件，还包括：虚设鳍，所述虚设鳍位于所述电介质材料下方并且邻接所述电介质材料，所述虚设鳍在所述第一晶体管的沟道宽度方向上将所述第一栅极堆叠与所述第二栅极堆叠分开。
示例15是一种用于形成半导体器件的方法，包括：在栅极堆叠中蚀刻开口，所述开口暴露栅极间隔件的侧壁，并且所述栅极间隔件被设置在所述栅极堆叠的侧壁上；在所述开口中执行处理工艺，其中，所述处理工艺限定以下各项：第一钝化区域，所述第一钝化区域位于所述栅极间隔件的侧壁中；以及第二钝化区域，所述第二钝化区域位于所述栅极堆叠中；使用蚀刻工艺使得所述开口延伸穿过所述栅极堆叠，所述蚀刻工艺去除所述第一钝化区域；以及在使得所述开口延伸穿过所述栅极堆叠之后，利用电介质材料填充所述开口。
示例16是示例15所述的方法，其中，所述栅极堆叠包括金属栅电极。
示例17是示例15所述的方法，其中，所述栅极堆叠是虚设栅极堆叠，并且所述方法还包括在利用所述电介质材料填充所述开口之后，利用第二栅极堆叠替换所述栅极堆叠。
示例18是示例15所述的方法，其中，使得所述开口延伸穿过所述栅极堆叠包括暴露虚设鳍。
示例19是示例15所述的方法，其中，所述蚀刻工艺是定向蚀刻工艺。
示例20是示例15所述的方法，其中，所述蚀刻工艺是以与去除所述第二钝化区域相比更大的速率去除所述第一钝化区域的选择性蚀刻。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
第一栅极堆叠，所述第一栅极堆叠位于所述半导体衬底之上，所述第一栅极堆叠位于第一栅极间隔件和第二栅极间隔件之间；
第二栅极堆叠，所述第二栅极堆叠位于所述半导体衬底之上，所述第二栅极堆叠位于所述第一栅极间隔件和所述第二栅极间隔件之间；以及
电介质材料，所述电介质材料将所述第一栅极堆叠与所述第二栅极堆叠分开，所述电介质材料至少部分地位于所述第一栅极间隔件和所述第二栅极间隔件之间，所述电介质材料的上部分的第一宽度大于所述电介质材料的下部分的第二宽度，并且所述第一栅极间隔件的上部分的第三宽度小于所述第一栅极间隔件的下部分的第四宽度。
2.根据权利要求1所述的器件，其中，所述第二栅极间隔件的上部分的第五宽度小于所述第二栅极间隔件的下部分的第六宽度。
3.根据权利要求1所述的器件，还包括：钝化区域，所述钝化区域位于所述电介质材料的上部分与所述第一栅极堆叠之间。
4.根据权利要求3所述的器件，其中，所述钝化区域包括金属氧化物或金属氮化物。
5.根据权利要求1所述的器件，还包括：虚设鳍，所述虚设鳍位于所述电介质材料下方，所述虚设鳍将所述第一栅极堆叠与所述第二栅极堆叠分开。
6.根据权利要求1所述的器件，其中，所述电介质材料延伸到浅沟槽隔离STI区域并且与所述STI区域接触。
7.根据权利要求1所述的器件，其中，所述电介质材料具有倾斜侧壁。
8.根据权利要求1所述的器件，其中，所述电介质材料具有与所述半导体衬底的主表面垂直的笔直侧壁。
9.一种半导体器件，包括：
第一晶体管，所述第一晶体管位于半导体衬底的顶表面处，所述第一晶体管包括：
第一沟道区域；以及
第一栅极堆叠，所述第一栅极堆叠位于所述第一沟道区域的侧壁之上并且沿着所述第一沟道区域的侧壁；
第二晶体管，所述第二晶体管位于所述半导体衬底的顶表面处，所述第二晶体管包括：
第二沟道区域；以及
第二栅极堆叠，所述第二栅极堆叠位于所述第二沟道区域的侧壁之上并且沿着所述第二沟道区域的侧壁；
电介质材料，所述电介质材料在所述第一晶体管的沟道宽度方向上将所述第一栅极堆叠与所述第二栅极堆叠分开，所述电介质材料包括：
第一部分，所述第一部分具有第一宽度；以及
第二部分，所述第二部分位于所述第一部分之上，所述第二部分的第二宽度大于所述第一宽度；以及
第一钝化区域，所述第一钝化区域位于所述电介质材料的第二部分与所述第一栅极堆叠之间。
10.一种用于形成半导体器件的方法，包括：
在栅极堆叠中蚀刻开口，所述开口暴露栅极间隔件的侧壁，并且所述栅极间隔件被设置在所述栅极堆叠的侧壁上；
在所述开口中执行处理工艺，其中，所述处理工艺限定以下各项：
第一钝化区域，所述第一钝化区域位于所述栅极间隔件的侧壁中；以及
第二钝化区域，所述第二钝化区域位于所述栅极堆叠中；
使用蚀刻工艺使得所述开口延伸穿过所述栅极堆叠，所述蚀刻工艺去除所述第一钝化区域；以及
在使得所述开口延伸穿过所述栅极堆叠之后，利用电介质材料填充所述开口。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101096223B1 (ko) 2009-10-30 2011-12-22 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 제조 방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9064932B1 (en) * 2014-05-02 2015-06-23 Globalfoundries Inc. Methods of forming gate structures by a gate-cut-last process and the resulting structures
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9659930B1 (en) 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
KR102495093B1 (ko) 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN106409913B (zh) 2016-11-15 2019-04-09 中国科学院微电子研究所 具有连续侧墙的半导体设置及其制造方法
US10026737B1 (en) 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102387465B1 (ko) 2017-03-09 2022-04-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10263090B2 (en) * 2017-04-24 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US10483369B2 (en) * 2017-10-30 2019-11-19 Globalfoundries Inc. Methods of forming replacement gate structures on transistor devices
US10163640B1 (en) * 2017-10-31 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Gate isolation plugs structure and method
US10468527B2 (en) 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
DE102018124814A1 (de) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Metall-Gate-Struktur und Verfahren zu ihrer Herstellung
EP3718142A4 (en) 2017-11-30 2021-09-22 Intel Corporation STRUCTURING RIBS FOR THE PRODUCTION OF AN INTEGRATED CIRCUIT
KR102402763B1 (ko) 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
KR102403737B1 (ko) * 2018-05-23 2022-05-31 삼성전자주식회사 집적회로 장치 및 그 제조 방법
KR102663192B1 (ko) 2018-09-06 2024-05-09 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102601000B1 (ko) * 2018-09-11 2023-11-13 삼성전자주식회사 반도체 장치 및 제조방법
US10957604B2 (en) 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11264249B2 (en) * 2018-12-18 2022-03-01 Mattson Technology, Inc. Carbon containing hardmask removal process using sulfur containing process gas

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