DE102018116726A1 - Selektive High-k-Bildung in einem Gate-Last-Prozess - Google Patents

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inhibitor film
dielectric
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Yasutoshi Okuno
Teng-Chun Tsai
Ziwei Fang
Fu-Ting Yen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren umfasst das Entfernen eines Dummygatestapels, um eine Öffnung zwischen Gateabstandselementen zu bilden, das selektive Bilden eines Inhibitorfilms auf Seitenwänden der Gateabstandselemente, wobei die Seitenwände der Gateabstandselemente der Öffnung gegenüberstehen, und das selektive Bilden einer Dielektrikumschicht über einer Fläche einer Halbleiterregion. Der Inhibitorfilm hemmt das Wachstum der Dielektrikumschicht auf dem Inhibitorfilm. Das Verfahren umfasst ferner das Entfernen des Inhibitorfilms und das Bilden einer Austauschgateelektrode in einem verbleibenden Abschnitt der Öffnung.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/586,322 , eingereicht am 15. November 2017 mit dem Titel „Selective High-K Formation in Gate-Last Process“, die hiermit durch Bezugnahme hierin aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Transistoren sind grundlegende Bauelemente in integrierten Schaltungen. In der kürzlichen Entwicklung von integrierten Schaltungen weisen Transistoren Metallgates auf, die typischerweise in der Form von Austauschgates gebildet sind. Die Bildung der Austauschgates bezieht typischerweise das Bilden von Dummygatestapeln, das Bilden von Gateabstandselementen auf Seitenwänden der Dummygatestapel, das Entfernen der Dummygatestapel, um Öffnungen zwischen den Gateabstandselementen zu bilden, das Abscheiden von Gatedielektrikumschichten und Metallschichten in die Öffnungen und dann das Ausführen eines chemisch-mechanischen Polierens (CMP), um überschüssige Abschnitte der Gatedielektrikumschichten und der Metallschichten zu entfernen. Die verbleibenden Abschnitte der Gatedielektrikumschichten und der Metallschichten sind Austauschgates. Es gibt typischerweise mehrere Unterschichten in den Austauschgates. Mit der zunehmenden Verkleinerung von integrierten Schaltungen werden die Breiten der Austauschgates in zunehmendem Maße kleiner, was es schwieriger macht, die mehreren Unterschichten aufzunehmen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder verkleinert sein.
    • Die 1, 2, 3A, 3B, 4A, 4B, 5A, 5B, 6, 7, 8, 9A, 9B und 10 bis 13A veranschaulichen die Querschnittansichten und perspektivischen Ansichten von Zwischenstadien bei der Bildung von Finnenfeldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • Die 13B, 13C und 13D sind Querschnittansichten von FinFETs gemäß einigen Ausführungsformen.
    • 14 zeigt eine Querschnittansicht eines FinFET gemäß einigen Ausführungsformen.
    • 15 veranschaulicht ein Flussdiagramm eines Prozesses zum Bilden eines FinFET gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunterliegend“, „darunter“, „unter“, „untere“, „darüberliegend“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Ein Transistor und Verfahren zu dessen Herstellung werden gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstadien des Bildens des Transistors sind gemäß einigen Ausführungsformen veranschaulicht. Es werden einige Variationen von einigen Ausführungsformen beschrieben. Überall in den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugsnummern verwendet, um gleiche Elemente zu bezeichnen. In den veranschaulichten Ausführungsbeispielen wird die Bildung von Finnenfeldeffekttransistoren (FinFETs) als ein Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erklären. Planartransistoren können ebenfalls die Ausführungsformen der vorliegenden Offenbarung übernehmen.
  • Die 1 bis 13A veranschaulichen die perspektivischen Ansichten und Querschnittansichten von Zwischenstadien bei der Bildung von Transistoren gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Schritte, die in den 1 bis 13A gezeigt sind, sind auch schematisch in dem in 15 gezeigten Verfahrensablauf 300 wiedergegeben. Die gebildeten Transistoren umfassen einen p-Transistor (wie einen p-FinFET) und einen n-Transistor (wie einen n-FinFET) gemäß einigen Ausführungsbeispielen.
  • 1 veranschaulicht eine perspektivische Ansicht einer anfänglichen Struktur. Die anfängliche Struktur umfasst den Wafer 10, welcher ferner das Substrat 20 umfasst. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Siliziumgermaniumsubstrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat sein kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Substrat 20 ein Bulksiliziumsubstrat und eine Epitaxiesiliziumgermanium-(SiGe) -Schicht oder eine Germaniumschicht (ohne Silizium darin) über dem Bulksiliziumsubstrat. Das Substrat 20 kann mit einem p- oder einem n-Dotierstoff dotiert sein. Die Isolierungsregionen 22 wie flache Grabenisolations- (STI) -Regionen können gebildet werden, sodass sie sich in das Substrat 20 erstrecken. Die Abschnitte des Substrats 20 zwischen angrenzenden STI-Regionen 22 werden als Halbleiterstreifen 124 und 224 bezeichnet, die sich entsprechend in den Vorrichtungsregionen 100 und 200 befinden. Die Vorrichtungsregion 100 ist eine p-Transistorregion, in der ein p-Transistor wie ein p-FinFET zu bilden ist. Die Vorrichtungsregion 200 ist eine n-Transistorregion, in der ein n-Transistor wie ein n-FinFET zu bilden ist.
  • Die STI-Regionen 22 können ein Auskleidungsoxid (nicht gezeigt) umfassen. Das Auskleidungsoxid kann aus einem thermischen Oxid gebildet sein, das durch eine Thermooxidation einer Oberflächenschicht des Substrats 20 gebildet ist. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die unter Verwendung von beispielsweise Atomlagenabscheidung (ALD), chemischer Hochdichteplasma-Gasphasenabscheidung (HDPCVD) oder chemischer Gasphasenabscheidung (CVD) gebildet ist. Die STI-Regionen 22 können auch ein Dielektrikum über dem Auskleidungsoxid umfassen und das Dielektrikum kann unter Verwendung von fließfähiger chemischer Gasphasenabscheidung (FCVD), Aufschleudern oder dergleichen gebildet sein.
  • Unter Bezugnahme auf 2 werden STI-Regionen 22 ausgespart, sodass die oberen Abschnitte der Halbleiterstreifen 124 und 224 höher vorstehen als die oberen Flächen 22A der angrenzenden STI-Regionen 22, um die vorstehenden Finnen 124' und 224' zu bilden. Der entsprechende Prozessschritt ist als Schritt 302 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Das Ätzen kann unter Verwendung eines Trockenätzprozesses ausgeführt werden, wobei NH3 und NF3 als die Ätzgase verwendet werden. Während des Ätzprozesses kann Plasma erzeugt werden. Argon kann auch beinhaltet sein. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der STI-Regionen 22 unter Verwendung eines Nassätzprozesses ausgeführt. Die Ätzchemikalie kann beispielsweise verdünntes HF umfassen.
  • In den vorstehend veranschaulichten Ausführungsbeispielen können die Finnen durch jedes geeignete Verfahren strukturiert sein. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Fotolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrstrukturierungsprozessen strukturiert werden. Generell kombinieren Doppelstrukturierungs- oder Mehrstrukturierungsprozesse Fotolithografie- und Selbstausrichtungsprozesse, was ermöglicht, Strukturen herzustellen, die beispielsweise Abstände aufweisen, die kleiner sind als das, was anderweitig unter Verwendung eines einzelnen direkten Fotolithographieprozesses erreichbar ist. Bei einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithographieprozesses strukturiert. Abstandselemente werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstausrichtungsprozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandselemente oder Dorne können dann verwendet werden, um die Finnen zu strukturieren.
  • Die Materialien der vorstehenden Finnen 124' und 224' können auch mit Materialien ersetzt werden, die sich von dem des Substrats 20 unterscheiden. Die vorstehenden Finnen 124' können beispielsweise aus Si, SiP, SiC, SiPC oder einem III-V-Verbindungshalbleiter wie InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen gebildet sein. Die vorstehenden Finnen 224' können aus Si, SiGe, SiGeB, Ge oder einem III-V-Verbindungshalbleiter wie InSb, GaSb, InGaSb oder dergleichen gebildet sein.
  • Unter Bezugnahme auf 3A werden die Dummygatestapel 130 und 230 entsprechend auf den oberen Flächen und den Seitenwänden der vorstehenden Finnen 124' und 224' gebildet. Der entsprechende Schritt ist als Schritt 304 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Die Dummygatestapel 130 können Gatedielektrika 132 und Dummygateelektroden 134 über Dummygatedielektrika 132 umfassen. Die Dummygatestapel 230 können Gatedielektrika 232 und Dummygateelektroden 234 über Dummygatedielektrika 232 umfassen. Die Dummygateelektroden 134 und 234 können beispielsweise unter Verwendung von Polysilizium gebildet werden und andere Materialien können auch verwendet werden. Jeder der Dummygatestapel 130 und 230 kann auch eine (oder mehrere) Hartmaskenschichten 136 und 236 umfassen. Die Hartmaskenschichten 136 und 236 können aus SiN, SiO, SiC, SiOC, SiON, SiCN, SiOCN, TiN, AION, Al2O3 oder dergleichen gebildet sein. Die Dicke der Hartmaskenschichten 136 und 236 kann im Bereich von zwischen ungefähr 10 nm und ungefähr 60 nm liegen. Jeder der Dummygatestapel 130 und 230 verläuft entsprechend über eine einzelne oder mehrere vorstehende Finnen 124' und 224' hinweg. Die Dummygatestapel 130 und 230 können auch entsprechend Längsrichtungen senkrecht zu den Längsrichtungen der entsprechenden vorstehenden Finnen 124' und 224' aufweisen.
  • 3B veranschaulicht eine Querschnittansicht der Vorrichtungsregionen 100 und 200 gemäß einigen Ausführungsformen. Die Querschnittansicht kombiniert die Querschnittansicht, die von der Vertikalebene erhalten wurde, welche die Linie B-B in 3A enthält, und die Querschnittansicht, die von der Vertikalebene erlangt ist, die Linie C-C in 3A enthält, mit einer STI-Region 22, welche die Vorrichtungsregionen 100 und 200 in 3B trennt. Die vorstehenden Finnen 124' und 224' sind schematisch veranschaulicht. Es werden außerdem die n-Wannenregion 108 und die p-Wannenregion 208 gebildet, sodass sie sich entsprechend in die vorstehenden Finnen 124' und 224' erstrecken. Die n-Wannenregion 108 und die p-Wannenregion 208 können sich auch in den Bulkabschnitt des Halbleitersubstrats 20 erstrecken, der niedriger ist als die vorstehenden Finnen 124' und 224'. Sofern nicht anders angegeben können die Querschnittansichten in den anschließenden Figuren (außer den 9B und 15) auch von Ebenen erlangt sein, welche die gleichen wie die Vertikalebenen sind, wie sie in 3A gezeigt sind, die entsprechend die Linien B-B und C-C enthalten.
  • Als Nächstes werden wie auch in den 3A und 3B gezeigt entsprechend die Gateabstandselemente 138 und 238 auf den Seitenwänden der Dummygatestapel 130 und 230 gebildet. Der entsprechende Schritt ist auch als Schritt 304 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Zwischenzeitlich können auch die Finnenabstandselemente (nicht gezeigt) auf den Seitenwänden der vorstehenden Finnen 124' und 224' gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Gateabstandselemente 138 und 238 aus einem sauerstoffhaltigen Dielektrikum (A) wie Siliziumoxinitrid (SiON), Siliziumoxicarbonitrid (SiOCN), Siliziumoxid (SiO2), Siliziumoxikarbid (SiOC) oder dergleichen gebildet. Nichtsauerstoffhaltige Materialien wie Siliziumnitrid (SiN) und/oder Siliziumcarbid (SiC) können auch verwendet werden, um abhängig vom Bildungsverfahren für den anschließend gebildeten Inhibitorfilm die Gateabstandselemente 138 und 238 zu bilden. Die Gateabstandselemente 138 und 238 können Luftspalte umfassen oder so gebildet sein, als ob sie Poren umfassen, und sie können eine Einfachschichtstruktur oder eine Mehrfachschichtstruktur einschließlich mehrerer Dielektrikumschichten aufweisen.
  • Die 4A und 4B veranschaulichen entsprechend die Bildung der Source/Drain-Regionen 142 und 242 in den Vorrichtungsregionen 100 und 200. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Epitaxieregionen 140 und 240 entsprechend auf den vorstehenden Finnen 124' und 224' gewachsen, was Mantel-Source/Drain-Regionen bildet. Der entsprechende Schritt ist als Schritt 306 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Die Epitaxieregionen 140 und 240 können entsprechend mit einem p-Dotierstoff und einem n-Dotierstoff dotiert werden, der mit dem Fortschreiten der Epitaxie in situ dotiert werden kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Epitaxieregionen 140 Si, SiGe, SiGeB, Ge oder einen III-V-Verbindungshalbleiter wie InSb, GaSb, InGaSb oder dergleichen. Die Epitaxieregionen 240 können Si, SiP, SiC, SiPC oder einen III-V-Verbindungshalbleiter wie InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen umfassen. Die Dicke der Epitaxieregionen 140 und 240 kann im Bereich von zwischen ungefähr 3 nm und ungefähr 30 nm liegen.
  • Nach dem Epitaxieschritt können Epitaxieregionen und die vorstehende Finne 124' ferner mit einem p-Dotierstoff implantiert werden, um die Source- und Drain-Regionen 142 zu bilden. Die Epitaxieregionen 240 und die vorstehenden Finnen 224' können ferner mit einem n-Dotierstoff implantiert werden, um Source- und Drain-Regionen 242 zu bilden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden die Implantationsschritte übersprungen, wenn beispielsweise die Epitaxieregionen 140 und 240 mit den n- und p-Dotierstoffen entsprechend in situ dotiert wurden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird, anstatt Mantel-Source/Drain-Regionen zu bilden, ein Ätzschritt (im Folgenden als Source/Drain-Aussparung bezeichnet) ausgeführt, um die Abschnitte der vorstehenden Finnen 124' und 224' zu ätzen, die nicht durch den Dummygatestapel 130/230 und die Gateabstandselemente 138/238 abgedeckt sind. Das Ätzen kann anisotrop sein und daher sind die Abschnitte der Finnen 124' und 224', die direkt unter den Dummygatestapeln 130 und 230 und den Gateabstandselementen 138 und 238 liegen, geschützt und werden nicht geätzt. Es werden Aussparungen (nicht gezeigt) dementsprechend zwischen den STI-Regionen 22 gebildet. Die Epitaxie Source/Drain-Regionen werden dann von den Aussparungen gewachsen.
  • 4B veranschaulicht auch entsprechend die Source/Drain-Silizidregionen 144 und 244 schematisch, die durch Abscheiden einer Überdeckungsmetallschicht gebildet werden können, indem ein Glühen ausgeführt wird, um die Überdeckungsmetallschicht mit den Source/Drain-Regionen 142 und 242 zu reagieren, und die unreagierten Abschnitte der Metallschicht entfernt werden. Das Metall zum Bilden der Source/Drain-Silizidregionen 144 und 244 kann Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb oder dergleichen umfassen. Gemäß alternativen Ausführungsformen werden Source/Drain-Silizidregionen nach dem Bilden von Austauschmetallgates gebildet und durch Kontaktöffnungen gebildet, die durch ein Zwischenschichtdielektrikum (ILD) dringen, wie gezeigt in den 13A, 13B, 13C und 13D. Dementsprechend sind in 4B Source/Drain-Silizidregionen 144 und 244 unter Verwendung gestrichelter Linien veranschaulicht, um zu zeigen, dass sie zu diesem Zeitpunkt gebildet werden können oder nicht. In anschließenden Zeichnungen sind die Source/Drain-Silizidregionen 144 und 244 nicht veranschaulicht.
  • Die Kontaktätzstoppschicht (CESL) 46 und das Zwischenschichtdielektrikum (ILD) 48 werden dann wie gezeigt in den 5A und 5B gebildet, die entsprechend eine perspektivische Ansicht und eine Querschnittansicht veranschaulichen. Der entsprechende Schritt ist als Schritt 308 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Die CESL 46 kann aus SiN, SiCN, SiOC, SiON, SiCN, SiOCN oder dergleichen gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die CESL 46 Sauerstoff umfassen oder frei davon sein. Die CESL 46 kann beispielsweise unter Verwendung eines konformen Abscheidungsverfahrens wie ALD oder CVD gebildet werden. Das ILD 48 kann ein Dielektrikum umfassen, das unter Verwendung von beispielsweise FCVD, Aufschleudern, CVD oder einem anderen Abscheidungsverfahren gebildet ist. Das ILD 48 kann auch aus einem sauerstoffhaltigen Dielektrikum gebildet werden, das Siliziumoxid- (SiO) -basiert oder Siliziumoxicarbid- (SiOC) -basiert sein kann, wie beispielsweise Tetra-Ethyl-Ortho-Silikat- (TEOS) -Oxid, plasmagestütztes CVD- (PECVD) -Oxid (SiO2), Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG) oder dergleichen. Es kann ein Planarisierungsschritt wie chemisch-mechanisches Polieren (CMP) oder mechanisches Schleifen ausgeführt werden, um die oberen Flächen des ILD 48, der Dummygatestapel 130 und 230 und der Gateabstandselemente 138 und 238 aneinander anzugleichen.
  • Dann werden die Dummygatestapel 130 und 230, welche die Hartmaskenschichten 136 und 236, die Dummygateelektroden 134 und 234 und die Dummygatedielektrika 132 und 232 umfassen, entfernt, was entsprechend die Öffnungen 150 und 250 wie gezeigt in 6 gebildet. Der entsprechende Schritt ist als Schritt 310 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Die Flächen der vorstehenden Finnen 124' und 224' werden freigelegt. 6 veranschaulicht die Freilegung der oberen Flächen der vorstehenden Finnen 124' und 224'. Die Seitenwandflächen der vorstehenden Finnen 124' und 224' werden auch gegenüber den Öffnungen 150 und 250 freigelegt. Dann wird ein Reinigungsschritt ausgeführt, um die Flächen der vorstehenden Finnen 124' und 224' zu reinigen und natives Oxid zu entfernen. Das Reinigen kann beispielsweise unter Verwendung von verdünnter HF Lösung ausgeführt werden.
  • 7 veranschaulicht die selektive Bildung des Inhibitorfilms 52. Der entsprechende Schritt ist als Schritt 312 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Inhibitorfilm 52 durch einen Abscheidungsprozess gebildet, bei dem Wafer 10 einem Prozessgas (Vorläufer) ausgesetzt wird, sodass der Inhibitorfilm darauf abgeschieden wird. Das Abscheiden wird ausgeführt, ohne Plasma einzuschalten. Die Abscheidungstemperatur kann abhängig von dem Prozessgas im Bereich von zwischen ungefähr 50 °C und ungefähr 300 °C oder im Bereich von zwischen ungefähr 50 °C und ungefähr 200 °C liegen. Die Abscheidungszeit kann im Bereich von zwischen ungefähr 30 Sekunden und ungefähr 60 Minuten liegen. Beim Abscheiden kann der Volumenstrom des Prozessgases im Bereich von zwischen ungefähr 500 sccm und ungefähr 10.000 sccm liegen. Der Druck der Prozesskammer, in der der Inhibitorfilm 52 gebildet wird, kann im Bereich von zwischen ungefähr 0,5 mTorr und ungefähr 100 mTorr liegen. Das Prozessgas kann ein Si-Cl-basiertes Prozessgas einschließlich Octadecyltrichlorosilan (CH3(CH2)17SiCl3), Trichlor- (1H,1H,2H,2H-perfluoroctyl)-silan (CF3(CF2)5(CH2)2SiCl3), Dimethyldichlorsilan ((CH3)2SiCl2) oder Kombinationen davon umfassen. Alternativ oder zusätzlich kann das Prozessgas ein SiN-basiertes Prozessgas einschließlich (Dimethylamino)trimethylsilan ((CH3)2NSi(CH3)3), 1-(Trimethylsilyl)pyrrolidin ((CH3)3Si-NC4H8), Hexamethyldisilazan ([(CH3)3Si]2NH), Bis(dimethylamino)dimethylsilan ([(CH3)2N]2Si(CH3)2) oder die Kombinationen davon umfassen.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Inhibitorfilm 52 mittels Einweichen von Wafer 10 in einer chemischen Lösung gebildet, in der eines oder mehrere von dem vorstehend beschriebenen Si-Cl-basierten Prozessgas oder SiN-basierten Prozessgas in einem Lösungsmittel gelöst sind. Das Lösungsmittel kann Aceton oder Isopropylalkohol (IPA) umfassen. Bei einigen weiteren Ausführungsformen kann das Lösungsmittel vollentsalztes Wasser umfassen. Die Einweichdauer kann im Bereich von zwischen ungefähr 30 Sekunden und ungefähr 60 Minuten liegen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen Oxide, die in IL 54, den Gateabstandselementen 138/238 und ILD 48 beinhaltet sind, OH-Bindungen an ihren Flächen auf und die OH-Bindungen umfassen negativ geladenen Sauerstoff (O), der an positiv geladenen Wasserstoff (H) gebunden ist. Wenn der Si-Cl-basierte Vorläufer oder der SiN-basierte Vorläufer verwendet wird, kann dieser leicht mit Wasserstoff gebunden werden, da Stickstoff (N) und Chlor (Cl) hohe Elektronegativitätswerte aufweisen. Dementsprechend werden bei der Bildung des Inhibitorfilms 52 die OH-Bindungen und SiN- (oder Si-Cl) -Bindungen aufgebrochen und das Silizium in dem Vorläufer mit dem Sauerstoff gebunden und die Funktionsgruppen in dem Vorläufer dementsprechend an den Sauerstoff in der darunterliegenden Schicht, wie beispielsweise IL 54, die Gateabstandselemente 138/238 und ILD 48, angelagert. Der entsprechende Prozess zum Anlagern der Bindungen ist ein Silylierungsprozess. Der Wasserstoff und das Cl (oder N) werden gebunden und evakuiert. Auf den vorstehenden Finnen 124' und 224' existieren jedoch keine OH-Bindungen und eine solche Reaktion erfolgt an den vorstehenden Finnen 124' und 224' nicht, obwohl die vorstehenden Finnen 124' und 224' auch dem gleichen Vorläufer ausgesetzt sind. Dementsprechend wird der Inhibitorfilm 52 auf den oberen Flächen und Seitenwänden der Gateabstandselemente 138 und 238 und den oberen Flächen des ILD 48 gebildet. Außerdem wird der Inhibitorfilm 52 auf den oberen Flächen der STI-Regionen 22 wie in 9B veranschaulicht gebildet, die eine Querschnittansicht veranschaulicht, die von einem Vertikalebenenschnitt durch die vorstehende Finne 124' oder 224' in der Längsrichtung der vorstehenden Finne erlangt ist. Der Inhibitorfilm 52 kann auf den oberen Flächen der CESL 46 gebildet sein oder auch nicht. Unabhängig davon, ob der Inhibitorfilm 52 auf der CESL 46 gebildet wird, wird die resultierende Struktur nicht beeinflusst, da die Abschnitte (falls vorhanden) des Inhibitorfilms 52 auf den oberen Flächen der CESL 46 im anschließenden Planarisierungsprozess entfernt werden. Der Inhibitorfilm 52 kann eine Dicke im Bereich von zwischen ungefähr 0,3 nm und ungefähr 2 nm aufweisen.
  • Bei der Bildung des Inhibitorfilms 52 können die Siliziumatome in dem Vorläufer (Gas oder Lösung) Bindungen mit den Sauerstoffatomen in den Gateabstandselementen 138/238, dem ILD 48, den STI-Regionen 32 (9B) und möglicherweise der CESL 46 bilden. Daher wird der Inhibitorfilm 52 gewachsen. Andererseits wird keine Bindung zwischen dem Vorläufer und den vorstehenden Finnen 124' und 224' gebildet. Dementsprechend wird der Inhibitorfilm 52 selektiv auf den Gateabstandselementen 138/238, dem ILD 48, den STI-Regionen 22 und möglicherweise der CESL 46 gebildet, aber nicht auf den vorstehenden Finnen 124' und 224'. Um sicherzustellen, dass der Inhibitorfilm 52 nicht auf den vorstehenden Finnen 124' und 224' gebildet wird, kann gemäß einigen Ausführungsformen kein Oxid auf den Flächen der vorstehenden Finnen 124' und 224' zum Startzeitpunkt des Wachsens des Inhibitorfilms 52 vorhanden sein. Anderweitig kann der Inhibitorfilm 52 auch auf den vorstehenden Finnen 124' und 224' gewachsen werden. Dementsprechend werden in einem Zeitraum nachdem (und einschließlich) die vorstehenden Finnen 124' und 224' gereinigt werden, um Oxid zu entfernen, und bevor (und einschließlich) der Inhibitorfilm 52 gebildet wird, der Wafer 10 keinen Substanzen ausgesetzt, die bewirken, dass sich Oxid auf den vorstehenden Finnen 124' und 224' bildet. Beispielsweise wird der Wafer 10 nicht Luft, Sauerstoff (O2), Ozon (O3), Wasser usw. ausgesetzt. Abhängig von der Zusammensetzung des Vorläufers kann der Inhibitorfilm 52 Si, C H umfassen und kann oder kann nicht Cl umfassen. Außerdem kann der Inhibitorfilm 52 ein organischer Film sein und er kann die Funktionsgruppen CH3, CH2, CF2 oder die Kombinationen davon umfassen. Der Inhibitorfilm 52 kann auch eine Kohlenstoffkette umfassen (und die Kette von CH3), in der mehrere Kohlenstoffatome (wie beispielsweise ungefähr 2 bis 20 Kohlenstoffatome) verbunden sind, um die Kette zu bilden. Stickstoff (N) und Chlor (Cl) können aus dem Vorläufer herausgebrochen und nicht in dem Inhibitorfilm 52 beinhaltet sein. Dementsprechend wird der Prozentsatz von N und Cl in dem Inhibitorfilm 52 niedrig sein, selbst wenn N und Cl in dem Inhibitorfilm 52 vorhanden sind.
  • 8 veranschaulicht die Bildung der Zwischenschicht (IL) 54, die Siliziumoxid wie SiO2 umfasst. Der entsprechende Schritt ist als Schritt 314 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die IL 54 eine chemische Oxidschicht, die durch die Behandlung des Wafers 10 in einer Mischung aus NH4OH und H2O2 (und/oder H2O), einer Mischung aus HCL und H2O2 (und/oder H2O), einer Mischung aus H2SO4 und H2O2 oder dergleichen gebildet ist. Durch die chemische Behandlung wird auf den Flächen der vorstehenden Finnen 124' und 224' aufgrund der Reaktion des Oberflächenmaterials der vorstehenden Finnen 124' und 224' mit der chemischen Lösung Siliziumoxid gebildet. Die Dicke der IL 54 kann im Bereich von zwischen ungefähr 0,2 nm und ungefähr 2 nm liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Behandlung unter Verwendung der chemischen Lösung ex situ mit der anschließenden Bildung eines High-k-Gatedielektrikums ausgeführt.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung ist die IL 54 eine thermische Oxidschicht, die durch thermisches Behandeln des Wafers 10 in einem sauerstoffhaltigen Prozessgas wie O2, O3, einer Mischung aus O2 und O3 oder einer Mischung aus O3 und Wasserdampf (H2O) gebildet. Durch die Behandlung wird auf den Flächen der vorstehenden Finnen 124' und 224' aufgrund der Oxidation des Oberflächenmaterials der vorstehenden Finnen 124' und 224' Siliziumoxid gebildet. Die Temperatur kann höher als ungefähr 150 °C, höher als ungefähr 200 °C oder höher als ungefähr 300 °C sein. Ein beispielhafter Bereich der Temperatur liegt zwischen ungefähr 150 °C und ungefähr 300 °C. Es ist selbstverständlich, dass der Inhibitorfilm 52 bei einer Temperatur höher als ungefähr 200 °C oder 300 °C abhängig von auf der Zusammensetzung des Inhibitorfilms 52 beschädigt werden kann. Um einen Schaden an dem Inhibitorfilm 52 zu vermeiden, wird das thermische Oxid der IL 54 bei einer Temperatur gebildet, die der Inhibitorfilm 52 aushalten kann, ohne beschädigt zu werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Wärmebehandlung zum Bilden der IL 54 in situ mit anschließendem Bilden des High-k-Gatedielektrikums ausgeführt und kann in der gleichen Prozesskammer zum Bilden des High-k-Gatedielektrikums ausgeführt werden, sodass die Herstellungskosten reduziert werden. Gemäß noch alternativen Ausführungsformen der vorliegenden Offenbarung wird die IL 54 durch zuerst Ausführen der chemischen Behandlung gefolgt von einer Wärmebehandlung gebildet, wobei die Vorläufer der chemischen Behandlung und der Wärmebehandlung denen ähnlich sind, was in den vorangehenden Absätzen beschrieben wurde.
  • Bei den vorstehend beschriebenen Ausführungsformen wird der Inhibitorfilm 52 vor der Bildung der IL 54 gebildet. Diese Reihenfolge kann nicht umgekehrt werden. Anderweitig wird der Inhibitorfilm 52 auch auf der IL 54 gebildet und die anschließend gebildete High-k-Dielektrikumschicht wird sich nicht auf die IL 54 erweitern.
  • Die 9A und 9B veranschaulichen die Querschnittansicht des Wafers 10, nachdem das High-k-Gatedielektrikum 56 gebildet ist. Der entsprechende Schritt ist als Schritt 316 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Außerdem ist 9B von der Vertikalebene, die die Linie 9B1-9B1 oder 9B2-9B2 in 9A enthält, erlangt, wobei die Vertikalebenen senkrecht zur Längsrichtung der vorstehenden Finnen 124' und 224' sind. Dementsprechend stellt 9B sowohl die Querschnittansicht, die durch die vorstehende Finne 124' schneidet, als auch die Querschnittansicht, die durch die vorstehende Finne 224' schneidet, dar. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das High-k-Gatedielektrikum 56 die High-k-Dielektrikum-Materialien, wie beispielsweise HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3 oder dergleichen. Das High-k-Gatedielektrikum 56 kann eine einzelne Schicht oder eine Verbundschicht einschließlich mehr als einer Schicht sein. Gemäß einigen Ausführungsbeispielen wird die Bildung unter Verwendung eines Prozessgases einschließlich HfCl4 und O3 ausgeführt. Die Bildung kann bei einer Temperatur im Bereich von zwischen ungefähr 250 °C und ungefähr 350 °C ausgeführt werden. Das Bildungsverfahren kann Atomlagenabscheidung (ALD) umfassen. Die Dicke des High-k-Gatedielektrikums 56 kann im Bereich von zwischen ungefähr 0,5 nm und ungefähr 3 nm liegen.
  • aufgrund der Existenz des Inhibitorfilms 52 ist die Abscheidung des High-k-Gatedielektrikums 56 selektiv. Beispielsweise wird das High-k-Gatedielektrikum 56 selektiv auf der IL 54 gebildet und nicht auf dem Inhibitorfilm 52, der das Wachstum des High-k-Gatedielektrikums 56 verbietet. Dementsprechend wächst, wie gezeigt in den 9A und 9B, das High-k-Gatedielektrikum 56 auf der oberen Fläche und den Seitenwänden (9B) der vorstehenden Finnen 124' und 224' (mit IL 54 dazwischen) und nicht auf den Seitenwänden und den oberen Flächen der Gateabstandselemente 138 und 238. Die gestrichelte Linie 57 (9A) veranschaulicht beispielsweise die Positionen schematisch, an denen sich das High-k-Gatedielektrikum 56 erstreckt, wenn das High-k-Gatedielektrikum 56 eine Deckschicht ist, anstatt selektiv gebildet zu sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden durch das selektive Bilden des High-k-Gatedielektrikums 56 die Räume, die durch Regionen 57 gekennzeichnet sind, zum Bilden der Austauschgateelektroden vorgesehen. Außerdem wird wie gezeigt in 9B das High-k-Gatedielektrikum 56 auch nicht über der STI-Region 22 gewachsen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird, nachdem das High-k-Gatedielektrikum 56 gebildet ist, der Inhibitorfilm 52 entfernt und die resultierende Struktur ist in 10 gezeigt (siehe auch 14). Der entsprechende Schritt ist als Schritt 318 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Entfernen des Inhibitorfilms 52 mittels Erwärmen des Wafers 10 auf eine Temperatur, bei der sich der Inhibitorfilm 52 zersetzt, ausgeführt. Die Temperatur kann beispielsweise höher als ungefähr 200 °C oder höher als ungefähr 300 °C sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die Temperatur im Bereich von zwischen ungefähr 200 °C und ungefähr 600 °C und kann im Bereich von zwischen ungefähr 250 °C und ungefähr 450 °C liegen. Der Erwärmungsprozess kann für eine Zeitperiode zwischen ungefähr 1 Minute und ungefähr 60 Minuten andauern. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Entfernen des Inhibitorfilms 52 durch einen Ätzprozess unter Verwendung eines Ätzmittels ausgeführt, das den Inhibitorfilm 52 angreift und nicht das High-k-Gatedielektrikum 56, die Gateabstandselemente 138 und 238, die CESL 46 und das ILD 48 angreift. Das Ätzen kann durch Trockenätzen oder Nassätzen ausgeführt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung, bei denen Nassätzen verwendet wird, umfasst das Ätzmittel beispielsweise H3PO4, H2SO4, HCL oder dergleichen als die Ätzlösung. Gemäß einigen Ausführungsformen, bei denen Trockenätzen verwendet wird, kann HBr oder dergleichen als das Ätzgas verwendet werden.
  • Abhängig vom Material, dem Entfernungsverfahren und dem Entfernungsprozess, können mehrere Resultate auftreten. Beispielsweise veranschaulicht 10 die Regionen 58, welche die Regionen sind, die die unteren Abschnitte des Inhibitorfilms 52 belegt haben. Nach dem Entfernen des Inhibitorfilms 52 können die Regionen 58 durch die Materialien der Gateabstandselemente 138/238, IL 54 und/oder des High-k-Gatedielektrikums 56 belegt sein. Dies kann auftreten, wenn der Inhibitorfilm 52 dünn ist und der Inhibitorfilm 52 durch thermisches Entfernen entfernt und daher kein Rest hinterlassen wird. Die Expansion und Migration von Materialien, die die Regionen 58 umgeben, bewirken, dass die Hohlräume (in den Regionen 58), die durch den entfernten Inhibitorfilm 52 hinterlassen wurden, gefüllt werden.
  • Die Regionen 58 können auch Hohlräume bilden, die in den endgültigen FinFETs verbleiben. Beispielhafte Hohlräume sind in 13B als die Hohlräume 78 schematisch veranschaulicht. Des Weiteren ist die in 13C gezeigte Struktur auch die resultierende Struktur mit gebildeten Hohlräumen, außer dass Hohlräume teilweise mit dem metallischen Material der Metallgateelektroden gefüllt sind, die in anschließenden Prozessschritten gebildet werden.
  • Unter weiterer Bezugnahme auf 10, können die Regionen 58 auch die Restabschnitte des Inhibitorfilms 52 umfassen, die im Entfernungsschritt nicht entfernt werden. Wenn Ätzen verwendet wird, um den Inhibitorfilm 52 zu entfernen, kann beispielsweise das Ätzmittel nicht in der Lage sein, die Ecken, die Gateabstandselemente 138/238 und die entsprechende IL 54 und die High-k-Gatedielektrikumschicht 56 zu erreichen (oder in die Spalten dazwischen einzudringen), und daher können einige untere Abschnitte des Inhibitorfilms 52 hinterlassen werden. Die oberen Flächen des verbleibenden Inhibitorfilms 52 können höher sein als auf gleichem Niveau mit oder niedriger als die oberen Flächen der High-k-Gatedielektrikumschicht 56.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Inhibitorfilm 52 nicht entfernt und in den endgültigen FinFETs hinterlassen. Die resultierende Struktur ist in 13A mit gestrichelten Linien gezeigt, die den nicht entfernten Inhibitorfilm 52 darstellen.
  • Unter weiterer Bezugnahme auf 11 werden die gestapelten Schichten 60 und 62 als Deckschichten abgeschieden, die sich in die Öffnungen 150 und 250 erstrecken (10). Der entsprechende Schritt ist als Schritt 320 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Jede der gestapelten Schichten 60 und 62 kann mehrere Unterschichten umfassen. Die Unterschichten in den gestapelten Schichten 60 und 62 sind nicht separat dargestellt, während die Unterschichten voneinander unterscheidbar sein können. Die Abscheidung kann unter Verwendung konformer Abscheidungsverfahren wie ALD oder CVD ausgeführt werden, sodass die Dicken der vertikalen Abschnitte und die Dicken der horizontalen Abschnitte der gestapelten Schichten 60 und 62 (und jede der Unterschichten) im Wesentlichen einander gleich sind. Die gestapelten Schichten 60 und 62 umfassen einige Abschnitte über dem ILD 48.
  • Jeder der gestapelten Schichten 60 und 62 kann eine Diffusionssperrschicht und eine (oder mehrere) Austrittsarbeitsschicht über der Diffusionssperrschicht umfassen. Die Diffusionssperrschicht kann aus Titannitrid (TiN) gebildet werden, das mit Silizium dotiert sein kann (oder nicht). Die Austrittsarbeitsschicht bestimmt die Austrittsarbeit des entsprechenden Gates und umfasst mindestens eine Schicht oder mehrere aus unterschiedlichen Materialien gebildete Schichten. Das Material der Austrittsarbeitsschicht wird je nachdem ausgewählt, ob der entsprechende FinFET ein n-FinFET oder ein p-FinFET ist. Für den p-FinFET, der in der Vorrichtungsregion 100 gebildet wird, kann die Austrittsarbeitsschicht in der gestapelten Schicht 60 beispielsweise Ti, Al, TiAl, TiAlN, Ta, TaN, TiAlC, TaAlCSi, TaAlC, TiSiN oder dergleichen umfassen. Eine beispielhafte gestapelte Austrittsarbeitsschicht in der Schicht 60 umfasst eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht und eine TiAl-Schicht über der TiN-Schicht. Für den n-FinFET, der in der Vorrichtungsregion 200 gebildet wird, kann die Austrittsarbeitsschicht in der gestapelten Schicht 62 TiN, TaN, TiAl, W, Ta, Ni, Pt oder dergleichen umfassen. Eine beispielhafte gestapelte Austrittsarbeitsschicht in der Schicht 62 umfasst eine TaN-Schicht und eine TiAl-Schicht über der TaN-Schicht. Nach der Abscheidung der Austrittsarbeitsschicht(en) wird eine Sperrschicht, die eine andere TiN-Schicht sein kann, gebildet, die bei einem Ausführungsbeispiel in der gestapelten Schicht 62 beinhaltet ist.
  • Bei dem in 11 gezeigten Ausführungsbeispiel umfasst der Bildungsprozess für gestapelte Schichten das ganzflächige Abscheiden der gestapelten Schichten 60, was Austrittsarbeitsmetalle für p-Transistoren umfasst, das Strukturieren der gestapelten Schichten 60, um die Abschnitte in der Vorrichtungsregion 200 zu entfernen, und dann das ganzflächige Abscheiden der gestapelten Schichten 62, sodass die gestapelten Schichten 62 Abschnitte aufweisen, welche die gestapelten Schichten 60 überlappen. Die Austrittsarbeit des Transistors in der Vorrichtungsregion 100 wird hauptsächlich durch die gestapelten Schichten 60 bestimmt und die Austrittsarbeit des Transistors in der Vorrichtungsregion 200 wird hauptsächlich durch die gestapelten Schichten 62 bestimmt.
  • Dann wird wie auch in 11 gezeigt metallisches Material 64 abgeschieden, das aus Wolfram, Cobalt, Kupfer oder dergleichen gebildet sein kann. Der entsprechende Schritt ist auch als Schritt 320 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Das metallische Material 64 füllt die verbleibenden Öffnungen 150 und 250 vollständig (10). In einem anschließenden Schritt wird wie gezeigt in 12 ein Planarisierungsschritt wie CMP oder mechanisches Schleifen ausgeführt, sodass die Abschnitte der Schichten 60, 62 und 64 über dem ILD 48 entfernt werden. Als Resultat werden die Austauschmetallgateelektroden 166 und 266 gebildet, welche die verbleibenden Abschnitte der Schichten 60, 62 und 64 umfassen. Der entsprechende Schritt ist als Schritt 322 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Die Austauschmetallgateelektroden 166 und 266 in Kombination mit der darunterliegenden IL 54 und dem High-k-Gatedielektrikum 56 werden entsprechend als die Austauschgatestapel 168 und 268 bezeichnet.
  • Wie gezeigt in 12 weisen die High-k-Gatedielektrikumschichten 56 keine Abschnitte auf den Seitenwänden der Gateabstandselemente 138 und 238 auf. Dies unterscheidet sich von den High-k-Gatedielektrikumschichten in konventionellen Austauschgates. Als Resultat sind die Austauschgateelektroden 166 und 266 in Kontakt mit den Seitenwandflächen der Gateabstandselemente 138 und 238.
  • 13A veranschaulicht die Bildung der Source/Drain-Silizid-Region 70 und der Source/Drain-Kontaktstecker 72. Der entsprechende Schritt ist als Schritt 324 in dem in 15 gezeigten Verfahrensablauf veranschaulicht. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden das ILD 48 und die CESL 46 geätzt, um Kontaktöffnungen zu bilden. Die Silizidregionen können in vorhergehenden Schritten wie gezeigt in 4B gebildet werden und sind als die Silizidregionen 144 und 244 gezeigt. Alternativ werden Silizidregionen nach der Bildung von Austauschgates gebildet. Nach der Bildung von Kontaktöffnungen wird beispielsweise eine Metallschicht (nicht gezeigt) als eine Deckschicht abgeschieden, die sich in die Kontaktöffnungen erstreckt, gefolgt von einem Nitridbildungsprozess auf dem oberen Abschnitt der Metallschicht, um eine Metallnitridschicht zu bilden. Die Metallschicht kann aus Ti, Co, Ni, NiCo, Pt, Ni (Pt), IR-, Pt(IR), Er, Yb, Pd, Rh, Nb oder Legierungen davon gebildet werden. Der untere Abschnitt der Metallschicht ist nicht nitriert. Dann wird ein Glühen (das ein rasches thermisches Glühen sein kann) ausgeführt, um die Metallschicht mit dem oberen Abschnitt der Source/Drain-Regionen 142 und 242 zu reagieren und die Silizidregionen 70 zu bilden. Die Abschnitte der Metallschicht auf den Seitenwänden des ILD 48 werden nicht reagiert. Dann wird entweder die zuvor gebildete Metallnitridschicht als eine leitende Barriere hinterlassen oder die zuvor gebildete Metallnitridschicht entfernt gefolgt vom Abscheiden einer neuen Metallnitridschicht (wie Titannitrid). Die verbleibenden Kontaktöffnungen werden dann mit einem Metall wie Wolfram, Cobalt, Kupfer oder dergleichen gefüllt gefolgt von einem Planarisieren, um überschüssige Materialien zu entfernen, was in Source/Drain-Kontaktsteckern 72 resultiert. Daher werden der p-FinFET 176 und n-FinFET 276 gebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Inhibitorfilm 52 nicht entfernt und verbleibt daher im p-FinFET 176 und n-FinFET 276 wie durch gestrichelte Linien veranschaulicht. Der Inhibitorfilm 52 befindet sich, wenn er nicht entfernt ist, zwischen den Abstandselementen 138/238 und den entsprechenden Gateelektroden 166 und 266 und kontaktiert diese.
  • 13B veranschaulicht den p-FinFET 176 und n-FinFET 276, die gemäß einigen Ausführungsformen der vorliegenden Offenbarung gebildet sind. Die Hohlräume, die in den Regionen 58 (10) gebildet sind, sind nicht durch Gateelektroden 166 und 266 gefüllt. Dementsprechend verbleiben Hohlräume 78 wie gezeigt in 13B in dem p-FinFET 176 und/oder n-FinFET 276. Es versteht sich, dass, obwohl 13B veranschaulicht, dass die Hohlräume 78 sich oben auf den vorstehenden Finnen 124' und 224' befinden, die Hohlräume 78 auch der Kontur der vorstehenden Finnen 124' und 224' folgen und sich auf die Seitenwände der vorstehenden Finnen 124' und 224' erstrecken können.
  • 13C veranschaulicht den p-FinFET 176 und n-FinFET 276, die gemäß einigen Ausführungsformen der vorliegenden Offenbarung gebildet sind. Der Inhibitorfilm 52 wird nicht vollständig entfernt und Restabschnitte werden hinterlassen. Der Inhibitorfilm 52 weist daher Restabschnitte auf, die im p-FinFET 176 und/oder n-FinFET 276 verbleiben. Es versteht sich, dass, obwohl 13C veranschaulicht, dass sich die Restabschnitte des Inhibitorfilms 52 oben auf den vorstehenden Finnen 124' und 224' befinden, die Restabschnitte auch der Kontur der vorstehenden Finnen 124' und 224' folgen und sich auf die Seitenwände der vorstehenden Finnen 124' und 224' erstrecken können.
  • 13D veranschaulicht den p-FinFET 176 und n-FinFET 276, die gemäß einigen Ausführungsformen der vorliegenden Offenbarung gebildet sind. Gemäß diesen Ausführungsformen erstrecken sich die Schichten 60 und/oder 62 niedriger als die oberen Flächen des High-k-Gatedielektrikums 56 und füllen teilweise die Lücken zwischen den Gateabstandselementen 138/238 und den Schichten 54 und 56. Die Regionen 80 können Hohlräume (Luftspalte oder Vakuum) sein oder sie können die Restabschnitte des Inhibitorfilms 52 sein. Es versteht sich, dass die teilweise gefüllten Regionen und die Regionen 80 auch der Kontur der vorstehenden Finnen 124' und 224' folgen können und sich auf die Seitenwände der vorstehenden Finnen 124' und 224' erstrecken können.
  • Außerdem können die in den 13A, 13B, 13C und 13D gezeigten Strukturen auf dem gleichen Chip und dem gleichen Wafer in jeder Kombination existieren. Beispielsweise können einige Transistoren die Schichten 54 und 56 aufweisen, welche die Gateabstandselemente 138 und/oder 238 wie gezeigt in 13A kontaktieren, während einige andere Transistoren auf dem gleichen Chip Hohlräume 78 in 13B, den Restinhibitorfilm 52 in 13C oder die Struktur in 13D aufweisen können.
  • 14 veranschaulicht die Querschnittansicht der FinFETs 176 und 276. Die Querschnittansicht kann von der Ebene erlangt sein, welche die Linie 14-14 in der Vorrichtungsregion 100 (siehe beispielsweise 13A) enthält, oder von der Ebene, welche die Linie 14-14 in der Vorrichtungsregion 200 enthält. Die Regionen 82 in 14 können Hohlräume (Luftspalte oder Vakuum), Inhibitorfilmreste sein oder teilweise mit gestapelten Schichten 60/62 gefüllt sein. Beispielsweise können die Regionen 82 die Abschnitte 82A und 82B umfassen, wobei die Regionen 82A Hohlräume sein können und die Regionen 82B aufgrund des unvollständigen Entfernens des Inhibitorfilms 52 Reste des Inhibitorfilms 52 darin umfassen können.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Indem ein Inhibitorfilm selektiv gebildet wird, werden High-k-Gatedielektrika auf vorstehenden Finnen selektiv gebildet und umfassen keine Seitenwandabschnitte auf den Seitenwänden der Gateabstandselemente. Die Seitenwandabschnitte der High-k-Gatedielektrika würden, wenn sie gebildet werden, aufgrund des High k-Werts der High-k-Gatedielektrika den nachteiligen Anstieg in der Parasitärkapazität zwischen angrenzenden Gates und angrenzenden Finnen bewirken. Daher resultiert das selektive Bilden der High-k-Gatedielektrika in der wünschenswerten Reduzierung der Parasitärkapazität. Indem die Seitenwandabschnitte der High-k-Gatedielektrika nicht gebildet werden, werden die Räume, die sonst durch die Seitenwandabschnitte der High-k-Gatedielektrika eingenommen werden, jetzt außerdem für die Bildung von Austauschgateelektroden bereitgestellt. Dies ist vorteilhaft, da mit der Reduzierung der Größen der Gateelektroden das Spaltenfüllen von mehreren Schichten zum Bilden der Austauschgateelektroden in zunehmendem Maße schwieriger geworden ist.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Entfernen eines Dummygatestapels, um eine Öffnung zwischen Gateabstandselementen zu bilden, das selektive Bilden eines Inhibitorfilms auf Seitenwänden der Gateabstandselemente, wobei die Seitenwände der Gateabstandselemente der Öffnung gegenüberstehen, und das selektive Bilden einer Dielektrikumschicht über einer Fläche einer Halbleiterregion. Der Inhibitorfilm hemmt das Wachstum der Dielektrikumschicht auf dem Inhibitorfilm. Das Verfahren umfasst ferner das Entfernen des Inhibitorfilms und das Bilden einer Austauschgateelektrode in einem verbleibenden Abschnitt der Öffnung. Bei einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Dielektrikumzwischenschicht auf freiliegenden Flächen der Halbleiterregion, wobei sich die Dielektrikumschicht über der Dielektrikumzwischenschicht befindet und diese kontaktiert. Bei einer Ausführungsform wird die Dielektrikumzwischenschicht gebildet, nachdem der Inhibitorfilm gebildet ist. Bei einer Ausführungsform umfasst das Entfernen des Inhibitorfilms eine Wärmebehandlung. Bei einer Ausführungsform wird der Inhibitorfilm unter Verwendung eines Si-Cl-basierten Vorläufers gebildet. Bei einer Ausführungsform wird der Inhibitorfilm unter Verwendung eines Si-N-basierten Vorläufers gebildet. Bei einer Ausführungsform umfasst das Bilden des Inhibitorfilms das thermische Behandeln eines entsprechenden Wafers, der die Gateabstandselemente und die Halbleiterregion umfasst, in einem Prozessgas. Bei einer Ausführungsform wird, nachdem der Inhibitorfilm entfernt ist, eine Spalte zwischen der Dielektrikumschicht und einem nahesten Rand der Gateabstandselemente gebildet, und nachdem die Austauschgateelektrode gebildet ist, verbleibt die Spalte. Bei einer Ausführungsform verbleibt, nachdem der Inhibitorfilm entfernt ist, ein Restabschnitt des Inhibitorfilms, und nachdem die Austauschgateelektrode gebildet ist, liegt der Restabschnitt unter der Austauschgateelektrode.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Entfernen eines Dummygatestapels, um eine Öffnung zwischen Gateabstandselementen zu bilden, wobei eine Fläche einer Halbleiterregion gegenüber der Öffnung freigelegt ist; das Bilden einer Dielektrikumzwischenschicht, welche die Fläche der Halbleiterregion kontaktiert; in einem Abscheidungsprozess, das selektive Abscheiden einer High-k-Dielektrikumschicht über der Dielektrikumzwischenschicht und diese kontaktierend, wobei die High-k-Dielektrikumschicht, wie abgeschieden, frei von Abschnitten auf Seitenwänden der Gateabstandselemente ist; und das Bilden einer Austauschgateelektrode in einem verbleibenden Abschnitt der Öffnung. Bei einer Ausführungsform umfasst das Verfahren ferner das Bilden eines Inhibitorfilms, der Seitenwände der Gateabstandselemente kontaktiert, wobei während des Bildens der High-k-Dielektrikumschicht der Inhibitorfilm das Wachstum der High-k-Dielektrikumschicht auf dem Inhibitorfilm hemmt. Bei einer Ausführungsform umfasst das Verfahren ferner das Entfernen des Inhibitorfilms, bevor die Austauschgateelektrode gebildet wird. Bei einer Ausführungsform wird die Austauschgateelektrode gebildet, um Seitenwände des Inhibitorfilms zu kontaktieren. Bei einer Ausführungsform umfasst das Bilden der Austauschgateelektrode das Abscheiden einer Austrittsarbeitsmetallschicht und zu einer Zeit, zu der die Austrittsarbeitsmetallschicht abgeschieden wird, wobei eine Gesamtheit der High-k-Dielektrikumschicht niedriger ist als obere Flächen der Gateabstandselemente.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung eine Halbleiterregion; ein Gateabstandselement über der Halbleiterregion und einen Gatestapel über der Halbleiterregion. Der Gatestapel umfasst eine Dielektrikumzwischenschicht über der Halbleiterregion; ein High-k-Gatedielektrikum, das einen horizontalen Abschnitt umfasst, der die Dielektrikumzwischenschicht überlappt, wobei das High-k-Gatedielektrikum frei von Abschnitten auf Seitenwänden des Gateabstandselements ist und der horizontale Abschnitt des High-k-Gatedielektrikums von dem Gateabstandselement beabstandet ist; und eine leitende Gateelektrode über dem High-k-Gatedielektrikum, wobei die leitende Gateelektrode das Gateabstandselement kontaktiert. Die leitende Gateelektrode weist eine Unterschicht auf, die einen unteren Abschnitt umfasst, und Seitenwandabschnitte, die mit gegenüberliegenden Enden des unteren Abschnitts verbunden sind, wobei die Seitenwandabschnitte höher sind als die unteren Abschnitte. Bei einer Ausführungsform ist das High-k-Gatedielektrikum von dem Gateabstandselement durch einen Luftspalt beabstandet. Bei einer Ausführungsform umfasst der Luftspalt einen Abschnitt, der sich zwischen der Dielektrikumzwischenschicht und dem Gateabstandselement und auf einem gleichen Niveau damit erstreckt. Bei einer Ausführungsform ist das High-k-Gatedielektrikum von dem Gateabstandselement durch einen Inhibitorfilm beabstandet und der Inhibitorfilm ist aus einem Material gebildet, das sich von den Materialien des Gateabstandselements, der Dielektrikumzwischenschicht und des High-k-Gatedielektrikums unterscheidet. Bei einer Ausführungsform weist der Inhibitorfilm einen ersten Rand auf, der eine Seitenwand des Gateabstandselements kontaktiert, und einen zweiten Rand, der einen Rand des High-k-Gatedielektrikums kontaktiert, und der erste Rand und der zweite Rand sind gegenüberliegende Ränder des Inhibitorfilms. Bei einer Ausführungsform umfasst der Inhibitorfilm Silizium und eine Funktionsgruppe auf, die das ausgewählt ist aus der Gruppe bestehend aus CH3, CH2 und CF2.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62586322 [0001]

Claims (20)

  1. Verfahren, umfassend: Entfernen eines Dummygatestapels, um eine Öffnung zwischen Gateabstandselementen zu bilden; selektiv Bilden eines Inhibitorfilms auf Seitenwänden der Gateabstandselemente, wobei die Seitenwände der Gateabstandselemente der Öffnung zugewandt sind; selektiv Bilden einer Dielektrikumschicht über einer Fläche einer Halbleiterregion, wobei der Inhibitorfilm das Wachstum der Dielektrikumschicht auf dem Inhibitorfilm hemmt; Entfernen des Inhibitorfilms; und Bilden einer Austauschgateelektrode in einem verbleibenden Abschnitt der Öffnung.
  2. Verfahren nach Anspruch 1, ferner umfassend: Bilden einer Dielektrikumzwischenschicht auf freiliegenden Flächen der Halbleiterregion, wobei sich die Dielektrikumschicht über der Dielektrikumzwischenschicht befindet und diese kontaktiert.
  3. Verfahren nach Anspruch 2, wobei die Dielektrikumzwischenschicht gebildet wird, nachdem der Inhibitorfilm gebildet ist.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei das Entfernen des Inhibitorfilms eine Wärmebehandlung umfasst.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei der Inhibitorfilm unter Verwendung eines Si-Cl-basierten Vorläufers gebildet wird.
  6. Verfahren nach einem der vorstehenden Ansprüche 1 bis 4, wobei der Inhibitorfilm unter Verwendung eines SiN-basierten Vorläufers gebildet wird.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden des Inhibitorfilms das thermische Behandeln eines entsprechenden Wafers, der die Gateabstandselemente und die Halbleiterregion umfasst, in einem Prozessgas bei einer Temperatur zwischen ungefähr 50 °C und ungefähr 200 °C umfasst.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei nachdem der Inhibitorfilm entfernt ist, eine Spalte zwischen der Dielektrikumschicht und einem nahesten Rand der Gateabstandselemente gebildet wird, und nachdem die Austauschgateelektrode gebildet ist, die Spalte verbleibt.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei nachdem der Inhibitorfilm entfernt ist, ein Restabschnitt des Inhibitorfilms verbleibt, und nachdem die Austauschgateelektrode gebildet ist, der Restabschnitt unter der Austauschgateelektrode liegt.
  10. Verfahren, umfassend: Entfernen eines Dummygatestapels, um eine Öffnung zwischen Gateabstandselementen zu bilden, wobei eine Fläche einer Halbleiterregion gegenüber einer Öffnung freigelegt wird; Bilden einer Dielektrikumzwischenschicht, welche die Fläche der Halbleiterregion kontaktiert; in einem Abscheidungsprozess, selektives Abscheiden einer High-k-Dielektrikumschicht über der Dielektrikumzwischenschicht und diese kontaktierend, wobei die High-k-Dielektrikumschicht, wie abgeschieden, frei von Abschnitten auf Seitenwänden der Gateabstandselemente ist; und Bilden einer Austauschgateelektrode in einem verbleibenden Abschnitt der Öffnung.
  11. Verfahren nach Anspruch 10, ferner umfassend: Bilden eines Inhibitorfilms, der Seitenwände der Gateabstandselemente kontaktiert, wobei während des Bildens der High-k-Dielektrikumschicht der Inhibitorfilm das Wachstum der High-k-Dielektrikumschicht auf dem Inhibitorfilm hemmt.
  12. Verfahren nach Anspruch 11, ferner umfassend das Entfernen des Inhibitorfilms, bevor die Austauschgateelektrode gebildet wird.
  13. Verfahren nach Anspruch 11 oder 12, wobei die Austauschgateelektrode gebildet wird, um Seitenwände des Inhibitorfilms zu kontaktieren.
  14. Verfahren nach einem der vorstehenden Ansprüche 10 bis 13, wobei das Bilden der Austauschgateelektrode das Abscheiden einer Austrittsarbeitsmetallschicht und zu einer Zeit, zu der die Austrittsarbeitsmetallschicht abgeschieden wird, umfasst, wobei eine Gesamtheit der High-k-Dielektrikumschicht niedriger ist als obere Flächen der Gateabstandselemente.
  15. Vorrichtung, umfassend: eine Halbleiterregion; ein Gateabstandselement über der Halbleiterregion; und einen Gatestapel über der Halbleiterregion, wobei der Gatestapel umfasst: eine Dielektrikumzwischenschicht über der Halbleiterregion; ein High-k-Gatedielektrikum, das einen horizontalen Abschnitt umfasst, der die Dielektrikumzwischenschicht überlappt, wobei das High-k-Gatedielektrikum frei von Abschnitten auf Seitenwänden des Gateabstandselements ist und der horizontale Abschnitt des High-k-Gatedielektrikums von dem Gateabstandselement beabstandet ist; und eine leitende Gateelektrode über dem High-k-Gatedielektrikum, wobei die leitende Gateelektrode das Gateabstandselement kontaktiert und die leitende Gateelektrode eine Unterschicht, die einen unteren Abschnitt umfasst, und Seitenwandabschnitte, die mit gegenüberliegenden Enden des unteren Abschnitts verbunden sind, umfasst, wobei die Seitenwandabschnitte höher sind als die unteren Abschnitte.
  16. Vorrichtung nach Anspruch 15, wobei das High-k-Gatedielektrikum von dem Gateabstandselement durch einen Luftspalt beabstandet ist.
  17. Vorrichtung nach Anspruch 16, wobei der Luftspalt einen Abschnitt umfasst, der sich zwischen der Dielektrikumzwischenschicht und dem Gateabstandselement und auf einem gleichen Niveau damit erstreckt.
  18. Vorrichtung nach Anspruch 15 oder 16, wobei das High-k-Gatedielektrikum von dem Gateabstandselement durch einen Inhibitorfilm beabstandet ist und der Inhibitorfilm aus einem Material gebildet ist, das sich von den Materialien des Gateabstandselements, der Dielektrikumzwischenschicht und des High-k-Gatedielektrikums unterscheidet.
  19. Vorrichtung nach Anspruch 18, wobei der Inhibitorfilm einen ersten Rand aufweist, der eine Seitenwand des Gateabstandselements kontaktiert, und einen zweiten Rand, der einen Rand des High-k-Gatedielektrikums kontaktiert, und der erste Rand und der zweite Rand gegenüberliegende Ränder des Inhibitorfilms sind.
  20. Vorrichtung nach Anspruch 18 oder 19, wobei der Inhibitorfilm Silizium und eine Funktionsgruppe umfasst, die ausgewählt ist aus der Gruppe bestehend aus CH3, CH2 und CF2.
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