KR20140112355A - 반도체 디바이스 및 반도체 디바이스를 제조하는 방법 - Google Patents
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Abstract
반도체 디바이스는 기판, 게이트 스택으로서, 상기 게이트 스택 아래의 기판 내 영역으로 향하는 적어도 하나의 게이트 꼭짓점을 갖는 것인 게이트 스택을 포함한다. 반도체 디바이스는 또한 기판 내 영역 쪽으로 향하는 적어도 하나의 꼭짓점을 갖는 소스 구조물 및 기판 내 영역 쪽으로 향하는 적어도 하나의 꼭짓점을 갖는 드레인 구조물을 포함한다.
Description
본 발명은 반도체 디바이스에 관한 것이다.
본 발명은 2013년 3월 13일자 출원된 미국 특허 제61/778,693호의 우선권을 주장하며, 상기 출원의 내용은 참조에 의해 본 명세서에 통합된다.
반도체 집적 회로(IC) 산업은 지난 수십 년간 급속한 성장을 이루었다. 반도체 물질 및 설계에서 기술적인 발전은 점점 더 작고 더욱 복잡한 회로를 생산했다. 처리 및 제조에 관련된 기술들이 또한 기술적 발전을 겪었기 때문에 이러한 물질 및 설계의 발전이 가능하게 되었다. 가장 작은 컴포넌트의 크기가 감소됨에 따라, 다양한 도전 과제들이 증가했다. 예를 들어, 핀 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET)와 같은 3차원 트랜지스터가 도입되었다. 기존의 디바이스 및 디바이스를 제조하는 방법은 일반적으로 자신의 의도된 목적에는 적절하지만, 모든 면에서 완전히 만족스러운 것은 아니다. 예를 들어, 유효 게이트 길이의 제한은 FinFET를 이용하는 것을 포함하는, 반도체 디바이스 개발에 도전 과제들을 발생시킨다. 이 영역을 개선하는 것이 바람직하다.
본 발명의 목적은 반도체 디바이스 및 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
일 실시예에서, 반도체 디바이스는 기판, 게이트 스택으로서, 상기 게이트 스택 아래의 기판 내 영역으로 향하는 적어도 하나의 게이트 꼭짓점을 갖는 것인 게이트 스택을 포함한다. 반도체 디바이스는 또한 기판 내 영역 쪽으로 향하는 적어도 하나의 꼭짓점을 갖는 소스 구조물 및 기판 내 영역 쪽으로 향하는 적어도 하나의 꼭짓점을 갖는 드레인 구조물을 포함한다.
다른 실시예에서, 전계 효과 트랜지스터(FET)는 기판, 상기 기판 내로 확장되는 게이트 꼭짓점 및 게이트 폭을 갖는 하부 프로파일을 갖는 고유전율 유전체/금속 게이트(high-k/metal gate; HK/MG) 스택을 포함한다. FET는 또한 HK/MG 스택의 양측에 배치된 에피택셜 소스 구조물 및 에피택셜 드레인 구조물을 포함한다. 에피택셜 소스 및 드레인 구조물은 각각 서로를 향해 확장되는 꼭짓점을 포함한다. 소스 꼭짓점과 드레인 꼭짓점 사이의 제 1 거리는 게이트 폭보다 작고, 게이트 꼭짓점으로부터 소스 꼭짓점과 드레인 꼭짓점을 연결하는 라인까지의 제 2 거리는 제 1 거리보다 짧다.
또 다른 실시예에서, 반도체 디바이스를 제조하기 위한 방법은, 기판을 제공하는 단계, 기판 위에 제 1 게이트 스택을 형성하는 단계, 게이트 구조물이 소스 리세스와 드레인 리세스에 개재되도록 소스 리세스 및 드레인 리세스를 형성하기 위해 기판의 일부분을 에칭하는 단계를 포함한다. 소스 리세스 및 드레인 리세스는 제 1 게이트 스택을 향하는 적어도 하나의 소스/드레인 꼭짓점을 갖는 프로파일을 포함한다. 제 1 거리는 소스 꼭짓점과 드레인 꼭짓점을 분리시킨다. 방법은 또한 리세스들 위에 소스 구조물 및 드레인 구조물을 형성하는 단계, 게이트 트렌치를 형성하기 위해 제 1 게이트 스택을 제거하는 단계를 포함한다. 게이트 트렌치는 소스 꼭짓점/드레인 꼭짓점 쪽으로 향하는 적어도 하나의 게이트 꼭짓점을 갖는다. 방법은 또한 게이트 트렌치 위에 제 2 게이트 스택을 형성하는 단계를 포함한다.
본 발명에 따라, 반도체 디바이스 및 반도체 디바이스를 제조하는 방법을 제공하는 것이 가능하다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태들에 따라 반도체 디바이스를 제조하는 예시적인 방법의 흐름도이다.
도 2 내지 도 6은 도 1의 방법에 따라 구성된 제조 단계들에서의 예시적인 반도체 디바이스의 횡단면도를 나타낸다.
도 1은 본 발명개시의 다양한 양태들에 따라 반도체 디바이스를 제조하는 예시적인 방법의 흐름도이다.
도 2 내지 도 6은 도 1의 방법에 따라 구성된 제조 단계들에서의 예시적인 반도체 디바이스의 횡단면도를 나타낸다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
본 발명의 하나 이상의 실시예들로부터 이익을 얻을 수 있는 디바이스의 예는 반도체 디바이스이다. 반도체 디바이스는, 예를 들어, P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) 디바이스, 또는 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) 디바이스를 포함하는 상보성 금속 산화물 반도체(CMOS) 디바이스일 수 있다. 다음 설명은 본 발명의 다양한 실시예들을 나타내기 위해 반도체 디바이스 예로 계속 이어질 것이다. 그러나, 본 발명은 특별하게 특허청구되는 것을 제외하고, 특정한 유형의 디바이스로 제한되어서는 안 된다는 것을 이해한다.
도 1은 본 발명개시의 다양한 양태들에 따라 하나 이상의 반도체 디바이스들을 제조하는 방법(100)의 일 실시예의 흐름도이다. 방법(100)은 예시를 목적으로 도 2 내지 도 6에 도시된 집적 회로(IC) 디바이스(200)를 참조하여, 이하에 상세하게 논의된다.
도 1 및 도 2를 참조하면, 방법(100)은 기판(210)을 제공함으로써 단계(102)에서 시작한다. 기판(210)은 벌크 실리콘 기판일 수 있다. 대안적으로, 기판(210)은 결정 구조의 실리콘 또는 게르마늄과 같은 기본(elementary) 반도체; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소 및/또는 안티몬화 인듐과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 가능하게, 기판(210)은 또한 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판을 포함한다. SOI 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적합한 방법을 이용하여 제조된다.
기판(210)은 당해 기술에 공지된 설계 요건에 따라 다양한 도핑된 영역을 포함할 수 있다. 도핑된 영역은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 또는 이들의 조합으로 도핑될 수 있다. 도핑된 영역은 P웰 구조물로, N웰 구조물로, 듀얼웰 구조물로 기판(210) 상에 직접 형성되거나, 또는 상승된 구조물을 이용하여 형성될 수 있다. 기판(210)은 N형 금속 산화물 반도체 트랜지스터 디바이스를 위해 구성된 영역 및 P형 금속 산화물 반도체 트랜지스터 디바이스를 위해 구성된 영역과 같은, 다양한 활성 영역들을 더욱 포함할 수 있다.
FinFET의 경우, 기판(210)은 다양한 퇴적 공정, 포토리소그래피 공정, 및/또는 에칭 공정을 포함하는 임의의 적합한 공정들에 의해 형성된 복수의 핀들을 포함할 수 있다. 예를 들어, 핀들은 기판(210)을 패턴화하고 에칭함으로써 형성된다.
기판(210)은 기판(210)의 활성 영역들을 분리시키기 위해 분리 영역(212)을 포함할 수 있다. 분리 영역(212)은 쉘로우 트렌치 분리(shallow trench isolation; STI)와 같은 종래의 분리 기술을 이용하여 형성되어 다양한 영역들을 정의하고 전기적으로 분리시킬 수 있다. 분리 영역(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 에어 캡, 다른 적합한 물질, 또는 이들의 조합을 포함한다. 분리 영역(212)은 임의의 적합한 공정에 의해 형성된다. 일례로, STI의 형성은 포토리소그래피 공정, 기판에서 트렌치를 에칭하기 위한 에칭 공정(예를 들어, 건식 에칭 및/또는 습식 에칭을 이용함), 및 하나 이상의 유전 물질로 트렌치 내를 충진하기 위한 퇴적 공정(예를 들어, 화학적 기상 증착 공정을 이용함)을 포함한다. 트렌치는 본 실시예에서처럼, 부분적으로 충진될 수 있고, 이 경우 트렌치 사이에 남아 있는 기판은 핀 구조물을 형성한다. 일부 예에서, 충진된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충진된 열 산화 라이너 층과 같은 다층 구조물을 가질 수 있다.
도 1 및 도 2를 다시 참조하면, 방법(100)은 FinFET에서 핀들의 부분 위(랩핑)를 포함하는, 기판(210) 위에 제 1 게이트 스택(220)을 형성하고, 제 1 게이트 스택(220)의 측벽을 따라 게이트 스페이서(225)를 형성함으로써 단계(104)로 진행한다. 제 1 게이트 스택(220)은 유전층 및 게이트 전극층을 포함할 수 있다. 제1 게이트 스택(220)은 퇴적 공정, 포토리소그래피 패턴화 공정 및 에칭 공정을 포함하는 절차에 의해 형성될 수 있다. 퇴적 공정들은 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 또는 다른 적합한 공정들을 포함할 수 있다. 포토리소그래피 패턴화 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 포스트 노출 베이킹, 포토레지스트 현상, 세정, 건조(예컨대, 하드 베이킹), 다른 적합한 공정, 및/또는 이들의 조합을 포함할 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법을 포함한다.
본 실시예에서, 제 1 게이트 스택(220)은 더미 게이트 스택이고, 제 2 게이트 스택에 의해 나중에 교체된다. 더미 게이트 스택(220)은 유전층 및 폴리실리콘층을 포함할 수 있다.
게이트 스페이서(225)는 실리콘 산화물과 같은 유전 물질을 포함한다. 대안적으로, 게이트 스페이서(225)는 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 이들의 조합을 포함할 수 있다. 게이트 스페이서(225)는 제 1 게이트 스택(220) 위에 유전 물질을 퇴적하고, 그리고 나서 그 유전 물질을 이방성 에치백 함으로써 형성될 수 있다.
도 1 및 도 3을 참조하면, 방법(100)은 리세스(230A 및 230B)[총괄하여 리세스(230)로 언급됨]를 형성하기 위해 제 1 게이트 스택(220)의 양측에서, 핀의 일부분을 포함하는, 기판(210)의 일부분을 제거함으로써 단계(106)로 진행한다. 도시된 실시예에서, 리세스(230)는 소스 영역 및 드레인 영역에 형성되어, 제 1 게이트 스택(220)이 리세스(230)에 개재(interpose)되도록 한다. 이들은 소스 리세스(230A) 및 드레인 리세스(230B)로서 언급된다. 리세스 공정은 습식 에칭 공정, 건식 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 리세스 공정은 또한 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 습식 에칭 용액은 테트라 암모늄 하이드록시드(tetramethylammonium hydroxide; TMAH), HF/HNO3/CH3COOH 용액, 또는 다른 적합한 용액을 포함한다. 건식 에칭 공정은 풀루오린 함유 기체(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 기체(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브로민 함유 기체(예컨대, HBr 및/또는 CHBR3), 아이오딘 함유 기체, 다른 적합한 기체, 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 에칭 공정은 에칭 선택성, 유연성 및 원하는 에칭 프로파일을 얻기 위해서 다단계 에칭을 포함할 수 있다.
에칭 공정은 리세스들(230A 및 230B)의 원하는 프로파일을 얻기 위해 제어된다. 본 실시예에서, 리세스들(230A 및 230B)의 프로파일은 도 3에 도시된 바와 같이, 제 1 게이트 스택(220) 쪽으로 향하는 면들의 적어도 하나의 꼭짓점(232A 및 232B)을 각각 갖도록 형성된다. 예로서, 꼭짓점(232A)은 (111) 결정 방향을 갖는 2개의 Si 면에 의해 형성된다. 제 1 거리(d1)는 2개의 가장 가까운 소스 꼭짓점과 드레인 꼭짓점(232A 및 232B) 사이의 거리로 정의된다. 본 실시예에서, 측벽 스페이서(225)를 갖는 게이트 스택(220)은 30 nm보다 큰 폭을 갖고, 제 1 거리(d1)는 30 nm보다 작거나 같다. 도면에서 점으로 도시되었지만, 일부 실시예들에서, 소스 꼭짓점 및 드레인 꼭짓점(232A 및 232B)은 둥글게 될 수 있고, 3 nm보다 작거나 같은 폭을 갖는다.
도 1 및 도 4를 참조하면, 방법(100)은 리세스들(230A 및 230B)에 에피택셜 구조물들(240A 및 240B)[총괄하여 에피택셜 구조물(240)으로 언급됨]을 각각 형성함으로써 단계(108)로 진행한다. 본 실시예에서, 에피택셜 구조물(240)은 소스/드레인 구조물을 포함한다. 소스/드레인 에피택셜 구조물(240)은 리세스(230)에 반도체 물질(242)을 에피택셜 성장시킴으로써 형성된다. 그 결과, 소스/드레인 에피택셜 구조물(240)의 적어도 일부분이 리세스(230)와 같은 프로파일을 갖는다.
반도체 물질(242)은 게르마늄(Ge) 또는 실리콘(Si)과 같은 단일 기본 반도체 물질; 또는 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlGaAs)와 같은 화합물 반도체 물질; 또는 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP)과 같은 반도체 합금을 포함한다. 일 실시예에서, 반도체 물질(242)은 기판(210)의 물질과는 상이하다. 소스/드레인 에피택셜 구조물(240)은 적합한 결정 방향[예컨대, (100), (110), 또는 (111) 결정 방향]을 갖는다. 예에서, NFET 디바이스가 요구되는 경우, 소스/드레인 에피택셜 구조물(240)은 에피택셜하게 성장하는 실리콘(epi Si)(242)을 포함할 수 있다. 다른 예에서, PFET 디바이스가 요구되는 경우, 소스/드레인 에피택셜 구조물(240)은 에피택셜하게 성장하는 실리콘 게르마늄(SiGe)(242)을 포함할 수 있다. 소스/드레인 에피택셜 구조물(240)은 하나 이상의 에피택시 또는 에피택셜(epi) 공정들에 의해 형성될 수 있다. 에피택셜 공정은 CVD 증착 기술[예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(UHV-CVD)], 분자 빔 에피택시, 및/또는 다른 적합한 공정을 포함할 수 있다.
소스/드레인 에피택셜 구조물(240)은 epi 공정 동안에 인시츄(in-situ) 도핑되거나 도핑되지 않을 수 있다. 예를 들어, 에피택셜 성장된 SiGe 소스/드레인 피처(240)는 붕소로 도핑될 수 있고, 에피택셜 성장된 epi Si 소스/드레인 피처는 탄소, 인, 또는 양자 모두로 도핑될 수 있다. 소스/드레인 에피택셜 구조물(240)이 인시츄 도핑되지 않으면, 제 2 주입 공정(예컨대, 접합 주입 공정)이 수행되어 소스/드레인 에피택셜 구조물(240)을 도핑한다. 하나 이상의 어닐링 공정들이 수행되어 에피택셜 구조물에서 소스/드레인 도펀트를 활성화시킬 수 있다. 어닐링 공정은 급속 써멀 어닐(rapid thermal anneal; RTA) 및/또는 레이저 어닐링 공정을 포함할 수 있다.
도 1 내지 도 5a를 참조하면, 방법(100)은 제 1 게이트 스택(220)을 제거하고, 게이트 트렌치(250)를 형성하기 위해 핀을 포함하는 기판(210)을 더욱 에칭함으로써 단계(110)로 진행한다. 에칭 공정들은 게이트 스페이서(225)에 대하여 충분한 에칭 선택성을 갖도록 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 에칭 공정들은 도 3과 관련하여 앞서 논의된 것과 여러 면에서 유사할 수 있다. 본 실시예에서, 게이트 트렌치(250)는 적어도 하나의 게이트 꼭짓점(255)를 갖는 프로파일로 형성된다. 일 실시예에서, 게이트 꼭짓점(255)은 Si 기판(210)의 2개의 (111) 면들에 의해 게이트 트렌치(250)의 하부에 형성된다. 본 실시예에서, 게이트 꼭짓점(255)과 소스 및 드레인 꼭짓점(232A 및 232B)을 연결하는 수평 라인(A-A) 사이의 제 2 수직 거리(d2)는 20 nm보다 작거나 같다. 도면에서 점으로 도시되었지만, 일부 실시예들에서, 게이트 꼭짓점(255)은 둥글게 될 수 있고, 3 nm보다 작거나 같은 폭을 갖는다.
다른 실시예에서, 게이트 트렌치(250)를 형성한 이후에, 이온 주입이 수행되어 기판(210)에 타겟 영역(256)을 도핑하고, 이는 도 5b에 도시된 바와 같이, 게이트 꼭짓점(255), 소스 꼭짓점(232A) 및 드레인 꼭짓점(232B) 사이에 위치한다.
도 1 및 도 6을 참조하면, 방법(100)은 게이트 트렌치(250)에 제 2 게이트 스택(260)을 형성함으로써 단계(112)로 진행한다. 제 2 게이트 스택(260)은 유전층(262) 및 게이트 전극층(264)을 포함할 수 있다. 게이트 스택은 계면층, 캡핑층, 확산/장벽층, 유전층, 전도층, 다른 적합한 층, 및/또는 이들의 조합과 같은 추가의 층들을 포함할 수 있다는 것을 이해한다. 예를 들어, 유전층(262)은 계면층(interfacial layer; IL) 및 게이트 유전층을 포함할 수 있다. 예시적인 IL은 실리콘 산화물(예컨대, 열 산화물 또는 화학적 산화물) 및/또는 실리콘 산화질화물(SiON)을 포함한다. 게이트 유전층은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 고유전율(high-k) 유전 물질, 다른 적합한 유전 물질, 및/또는 이들의 조합과 같은 유전 물질을 포함할 수 있다. 고유전율 유전 물질의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 산화지르코늄, 산화알루미늄, 하프늄 다이옥사이드-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고유전율 유전 물질, 및 이들의 조합을 포함한다.
게이트 전극층(264)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 물질, 및/또는 이들의 조합과 같은 임의의 적합한 물질을 포함한다.
게이트 유전층(262)과 게이트 전극층(264)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 다른 적합한 방법, 및/또는 이들의 조합에 의해 퇴적될 수 있다.
유전층(270)이 소스/드레인 에피택셜 구조물(240) 및 제 2 게이트 스택(250) 위를 비롯한, 기판(210) 위에 퇴적된다. 유전층(270)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 산화질화물, 또는 다른 적합한 물질을 포함한다. 유전층(270)은 ALD, CVD, PVD, 열 산화, 또는 이들의 조합과 같은 적합한 기술에 의해 퇴적된다. 추가적으로, CMP 공정이 수행되어, 제 2 게이트 스택(260) 및 유전층(270)의 상부 표면을 평탄화한다.
부가적인 단계들이 상기 방법(100) 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 기술된 단계들의 일부는 상기 방법(100)의 추가적인 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. IC 디바이스(200)는 후속 처리에 의해 형성될 수 있는 추가적인 피처들을 포함할 수 있다. 예를 들어, 다양한 콘택/비아/라인 및 다층 상호접속 피처(예컨대, 금속 층, 층간 절연체)가 기판 위에 형성되고, IC 디바이스(200)의 다양한 피처 또는 구조물을 접속하도록 구성될 수 있다. 예를 들어, 다층 상호접속은 종래의 비아 또는 콘택과 같은 수직 상호접속 및 금속 라인과 같은 수평 상호접속을 포함한다. 다양한 상호접속 피처들은 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 전도성 물질을 구현할 수 있다.
앞의 내용에 기초하여, 본 발명개시는 반도체 디바이스 및 이의 제조를 나타낸다. 반도체 디바이스는 게이트 스택, 소스 구조물 및 드레인 구조물 각각에 대해 꼭짓점 구조물을 이용한다. 게이트의 꼭짓점, 소스의 꼭짓점 및 드레인의 꼭짓점은 서로 매우 작은 거리로 떨어지도록 형성된다. 반도체 디바이스는 또한 게이트 스택의 꼭짓점, 소스의 꼭짓점 및 드레인의 꼭짓점 사이에 위치하는 도핑된 영역을 갖는 옵션을 갖는다. 따라서, 반도체 디바이스는 터널링 디바이스, 단전자 트랜지스터(single electron transistor; SET)로 작동할 수 있고, 작은 게이트 길이, 낮은 Vt, 낮은 전력 소모의 발전을 증명할 수 있다.
본 발명개시는 종래 기술에 비해 하나 이상의 개선을 제공하는 반도체 디바이스의 여러 상이한 실시예들을 제공한다. 일 실시예에서, 반도체 디바이스는 기판, 게이트 스택으로서, 상기 게이트 스택 아래의 기판 내 영역으로 향하는 적어도 하나의 게이트 꼭짓점을 갖는 것인 게이트 스택을 포함한다. 반도체 디바이스는 또한 기판 내 영역 쪽으로 향하는 적어도 하나의 꼭짓점을 갖는 소스 구조물 및 기판 내 영역 쪽으로 향하는 적어도 하나의 꼭짓점을 갖는 드레인 구조물을 포함한다.
다른 실시예에서, 전계 효과 트랜지스터(FET)는 기판, 상기 기판 내로 확장되는 게이트 꼭짓점 및 게이트 폭을 갖는 하부 프로파일을 갖는 고유전율 유전체/금속 게이트(high-k/metal gate; HK/MG) 스택을 포함한다. FET는 또한 HK/MG 스택의 양측에 배치된 에피택셜 소스 구조물 및 에피택셜 드레인 구조물을 포함한다. 에피택셜 소스 및 드레인 구조물은 각각 서로를 향해 확장되는 꼭짓점을 포함한다. 소스 꼭짓점과 드레인 꼭짓점 사이의 제 1 거리는 게이트 폭보다 작고, 게이트 꼭짓점으로부터 소스 꼭짓점과 드레인 꼭짓점을 연결하는 라인까지의 제 2 거리는 제 1 거리보다 짧다.
또 다른 실시예에서, 반도체 디바이스를 제조하기 위한 방법은, 기판을 제공하는 단계, 기판 위에 제 1 게이트 스택을 형성하는 단계, 게이트 구조물이 소스 리세스와 드레인 리세스에 개재되도록 소스 리세스 및 드레인 리세스를 형성하기 위해 기판의 일부분을 에칭하는 단계를 포함한다. 소스 리세스 및 드레인 리세스는 제 1 게이트 스택을 향하는 적어도 하나의 소스/드레인 꼭짓점을 갖는 프로파일을 포함한다. 제 1 거리는 소스 꼭짓점과 드레인 꼭짓점을 분리시킨다. 방법은 또한 리세스들 위에 소스 구조물 및 드레인 구조물을 형성하는 단계, 게이트 트렌치를 형성하기 위해 제 1 게이트 스택을 제거하는 단계를 포함한다. 게이트 트렌치는 소스 꼭짓점/드레인 꼭짓점 쪽으로 향하는 적어도 하나의 게이트 꼭짓점을 갖는다. 방법은 또한 게이트 트렌치 위에 제 2 게이트 스택을 형성하는 단계를 포함한다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
Claims (10)
- 반도체 디바이스에 있어서,
기판;
게이트 스택으로서, 상기 게이트 스택 아래의 상기 기판 내 영역으로 향하는 적어도 하나의 게이트 꼭짓점을 갖는 것인 게이트 스택;
상기 기판 내 영역 쪽으로 향하는 적어도 하나의 꼭짓점을 갖는 소스 구조물; 및
상기 기판 내 영역 쪽으로 향하는 적어도 하나의 꼭짓점을 갖는 드레인 구조물
을 포함하는 것인 반도체 디바이스. - 제 1 항에 있어서, 상기 소스 꼭짓점은 제 1 거리 만큼 상기 드레인 꼭짓점으로부터 떨어져 있고, 상기 제 1 거리는 30 nm보다 작거나 같고,
상기 게이트 꼭짓점은 제 2 거리 만큼 상기 소스 꼭짓점과 상기 드레인 꼭짓점 사이의 라인으로부터 떨어져 있고, 상기 제 2 거리는 20 nm보다 작거나 같은 것인 반도체 디바이스. - 제 1 항에 있어서, 상기 게이트 꼭짓점은 3 nm보다 작거나 같은 최소 치수를 갖는 것인 반도체 디바이스.
- 제 1 항에 있어서, 상기 소스 구조물/드레인 구조물은 상기 기판과 상이한 물질을 갖는 것인 반도체 디바이스.
- 제 1 항에 있어서, 상기 게이트 꼭짓점은 실리콘 (111) 결정 방향을 갖는 2개의 면을 갖는 것인 반도체 디바이스.
- 제 1 항에 있어서, 상기 소스 꼭짓점/드레인 꼭짓점은 실리콘 (111) 결정 방향을 갖는 2개의 면을 갖는 것인 반도체 디바이스.
- 제 1 항에 있어서,
상기 게이트 꼭짓점, 상기 소스 꼭짓점 및 상기 드레인 꼭짓점 사이에 위치하는 도핑된 영역을 더 포함하는 것인 반도체 디바이스. - 전계 효과 트랜지스터(field-effect transistor; FET)에 있어서,
기판;
상기 기판 내로 확장되는 게이트 꼭짓점 및 게이트 폭을 갖는 하부 프로파일을 갖는 고유전율 유전체/금속 게이트(high-k/metal gate; HK/MG) 스택; 및
상기 HK/MG 스택의 양측에 배치된 에피택셜 소스 구조물 및 에피택셜 드레인 구조물로서, 상기 에피택셜 소스 및 에피택셜 드레인 구조물은 각각 서로를 향해 확장되는 꼭짓점을 포함하는 것인 에피택셜 소스 구조물 및 에피택셜 드레인 구조물을 포함하고,
상기 소스 꼭짓점과 상기 드레인 꼭짓점 사이의 제 1 거리는 상기 게이트 폭보다 작고,
상기 게이트 꼭짓점으로부터 상기 소스 꼭짓점과 상기 드레인 꼭짓점을 연결하는 라인까지의 제 2 거리는 상기 제 1 거리보다 짧은 것인 전계 효과 트랜지스터(FET). - 기판을 제공하는 단계;
상기 기판 위에 제 1 게이트 스택을 형성하는 단계;
게이트 구조물이 소스 리세스와 드레인 리세스에 개재되도록 소스 리세스 및 드레인 리세스를 형성하기 위해 상기 기판의 일부분을 에칭하는 단계로서, 상기 소스 리세스 및 상기 드레인 리세스는 상기 제 1 게이트 스택을 향하는 적어도 하나의 소스 꼭짓점/드레인 꼭짓점을 갖는 프로파일과 상기 소스 꼭짓점과 상기 드레인 꼭짓점을 분리하는 제 1 거리를 포함하는 것인 에칭하는 단계;
상기 리세스들 위에 소스 구조물 및 드레인 구조물을 형성하는 단계;
게이트 트렌치를 형성하기 위해 상기 제 1 게이트 스택을 제거하는 단계로서, 상기 게이트 트렌치는 상기 소스 꼭짓점/드레인 꼭짓점 쪽으로 향하는 적어도 하나의 게이트 꼭짓점을 갖는 것인 제거하는 단계; 및
상기 게이트 트렌치 위에 제 2 게이트 스택을 형성하는 단계
를 포함하는 것인 방법. - 제 9 항에 있어서,
상기 제 2 게이트 스택을 형성하는 단계 전에, 상기 게이트 트렌치를 통해 이온 주입을 적용하는 단계를 더 포함하는 방법.
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