KR20180127333A - 열 성능 부스트를 갖는 트랜지스터 - Google Patents

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Abstract

강화된 열 성능을 갖는 트랜지스터를 형성하기 위한 기법들이 개시된다. 이 강화된 열 성능은 트랜지스터에 인접한 열 부스트 재료의 포함으로부터 도출될 수 있는데, 그 재료는 형성되는 트랜지스터 타입에 기초하여 선택될 수 있다. PMOS 디바이스들의 경우에, 인접한 열 부스트 재료는 높은 양의 선형 열 팽창 계수(CTE)(예를 들어, 약 20℃에서 5ppm/℃보다 큼)를 갖고 따라서 동작 온도가 증가함에 따라 팽창할 수 있고, 그에 의해 인접한 트랜지스터의 채널 영역에 압축 변형을 유도하고 캐리어(예를 들어, 정공) 이동도를 증가시킬 수 있다. NMOS 디바이스들의 경우에, 인접한 열 부스트 재료는 음의 선형 CTE(예를 들어, 약 20℃에서 0ppm/℃보다 작음)를 갖고 따라서 동작 온도가 증가함에 따라 수축할 수 있고, 그에 의해 인접한 트랜지스터의 채널 영역에 인장 변형을 유도하고 캐리어(예를 들어, 전자) 이동도를 증가시킬 수 있다.

Description

열 성능 부스트를 갖는 트랜지스터
반도체 디바이스는, 몇 가지 예를 들자면, 실리콘(Si), 게르마늄(Ge), 및 갈륨 비화물(GaAs)과 같은 반도체 재료의 전자 속성을 이용하는 전자 컴포넌트이다. 전계-효과 트랜지스터(FET)는 3개의 단자: 게이트, 소스, 및 드레인을 포함하는 반도체 디바이스이다. FET는 전하 캐리어(예를 들어, 전자 또는 정공)가 소스로부터 드레인으로 흐르는 통로인 채널의 전기 도전률을 제어하기 위해 게이트에 의해 인가된 전기장을 사용한다. 일부 FET는 트랜지스터를 바이어싱하는 데 사용할 수 있는, 바디 또는 기판이라고 지칭되는 제4 단자를 가지고 있다. 금속-산화물-반도체 FET(MOSFET)는 트랜지스터의 게이트와 바디 사이에 절연체를 갖도록 구성되고, MOSFET는 전자 신호를 증폭하거나 스위칭하는 데 일반적으로 사용된다. 일부 경우들에서, MOSFET는 채널 길이를 결정하는 데 도움을 줄 수 있고, 예를 들어, 대체 게이트 프로세스를 도울 수 있는 측벽 또는 소위 게이트 스페이서를 게이트의 양 측에 포함한다. 상보형 MOS(CMOS) 구조는 전형적으로 로직 게이트 및 기타 디지털 회로를 구현하기 위해 p-타입 MOSFET(p-MOS)와 n-타입 MOSFET(n-MOS)의 조합을 사용한다.
finFET는 (일반적으로 핀(fin)이라고 지칭되는) 얇은 스트립의 반도체 재료 주변에 구축된 트랜지스터이다. 이 트랜지스터는 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는 표준 FET 노드들을 포함한다. 이 디바이스의 전도성 채널은 게이트 유전체에 인접한 핀의 외측 부분들 상에 존재한다. 구체적으로, 전류는 핀의 양자 모두의 측벽들(기판 표면에 수직인 사이드들)을 따라/그 내에서 흐를 뿐만 아니라 핀의 상단(기판 표면에 평행한 사이드)을 따라 흐른다. 그러한 구성들의 전도성 채널은 본질적으로 핀의 3개의 상이한 외측의 평면 영역들을 따라 존재하기 때문에, 그러한 finFET 설계는 때때로 트라이-게이트(tri-gate) 트랜지스터라고 지칭된다. 트라이-게이트 트랜지스터는 비-평면 트랜지스터 구성의 일 예이고, 전도성 채널이 주로 핀의 2개의 측벽을 따라서만 존재하는(핀의 상단을 따라서는 존재하지 않는), 소위 더블-게이트 트랜지스터 구성과 같은, 다른 타입의 비-평면 구성도 이용가능하다. 다른 비-평면 트랜지스터 구성은 게이트-올-어라운드 구성인데, 이는 핀-기반 트랜지스터와 유사하게 구성되지만, 게이트가 3개의 부분 상에 있는(따라서 3개의 유효 게이트가 있는) 핀형 채널 영역 대신에, 하나 이상의 나노와이어(또는 나노리본)가 사용되고 게이트 재료는 일반적으로 각각의 나노와이어를 둘러싼다.
도 1a 내지 도 1f는 본 개시내용의 일부 실시예들에 따라, 강화된 열 성능을 포함하는 트랜지스터들을 형성하도록 구성된 방법의 결과로 얻어지는 예시적인 집적 회로 구조를 예시한다.
도 2a 내지 도 2f는 본 개시내용의 일부 실시예들에 따라, 도 1f의 예시적인 집적 회로 구조의 대략 우측 절반에 만들어진 다수의 구조적 변동을 예시한다.
도 3은 일부 실시예들에 따라, 본 명세서에 개시된 기법들을 사용하여 형성된 집적 회로 구조들 또는 디바이스들로 구현된 컴퓨팅 시스템을 예시한다.
본 실시예들의 이들 및 다른 피처들은 본 명세서에서 설명되는 도면들과 함께 취해지는 다음 상세한 설명을 읽음으로써 더 잘 이해될 것이다. 도면들에서는, 다양한 도들에서 예시되는 각각의 동일한 또는 거의 동일한 컴포넌트는 같은 숫자로 표현될 수 있다. 명확성을 위해, 모든 도면에서 모든 컴포넌트가 라벨링되지는 않을 수 있다. 또한, 인식될 것인 바와 같이, 도면들은 반드시 일정한 비율로 그려지거나, 설명된 실시예들을 도시된 특정 구성들로 제한하려고 의도된 것은 아니다. 예를 들어, 일부 도면들은 일반적으로 직선들, 직각들, 및 스무스한 표면들을 나타내지만, 개시된 기법들의 실제 구현은 완벽하지는 않은 직선들, 직각들 등을 가질 수 있으며, 일부 피처들은, 제조 프로세스들의 실제 제한들이 주어지는 경우에, 표면 토포그래피를 가지거나 또는 달리 비-스무스(non-smooth)할 수 있다. 요컨대, 도면들은 단지 예시적인 구조들을 보여주기 위해 제공된다.
강화된 열 성능을 갖는 트랜지스터를 형성하기 위한 기법들이 개시된다. 이 강화된 열 성능은 트랜지스터에 인접한 열 부스트 재료의 포함으로부터 도출될 수 있는데, 그 재료는 형성되는 트랜지스터 타입에 기초하여 선택된다. 예를 들어, 열 부스트 재료는 집적 회로의 동작 온도가 증가함에 따라 그의 팽창 또는 수축의 결과로서 그의 열 강화 속성을 도출할 수 있다. 그러한 팽창 또는 수축은 동작 온도가 증가함에 따라 인근의 트랜지스터의 채널 영역에 변형을 야기하여, 결과적으로 그 채널 영역에서 캐리어 이동도를 증가시키는 경향이 있다. p-타입 MOSFET(PMOS) 디바이스들의 경우에, 동작 온도가 증가함에 따라 인접한 트랜지스터의 채널 영역에 압축 변형을 유도하기 위해 예컨대 약 20℃에서 5ppm/℃보다 큰, 비교적 높은 양의 선형 열 팽창 계수(CTE)를 갖는 열 부스트 재료가 사용될 수 있다. n-타입 MOSFET(NMOS) 디바이스들의 경우에, 동작 온도가 증가함에 따라 인접한 트랜지스터의 채널 영역에 인장 변형을 유도하기 위해 예컨대 약 20℃에서 0ppm/℃보다 작은, 음의 선형 CTE를 갖는 열 부스트 재료가 사용될 수 있다. 따라서, 본 명세서에 개시된 기법들은, 예컨대 30℃보다 큰, 또는 40℃보다 큰, 또는 50℃보다 큰(또는 더 일반적 의미에서, 25℃보다 높은), 비교적 높은 동작 온도에서 트랜지스터 및 회로 성능을 개선하는 데 사용될 수 있으며, 온도에 의해 유도된 이동도 열화를 적어도 부분적으로 보상할 수 있다. 본 개시내용에 비추어 다수의 변동들 및 구성들이 명백할 것이다.
일반 개관
특히 산업계가 무어의 법칙과 보조를 맞추려고 시도할 때, 반도체 트랜지스터를 제조하는 데 있어 다수의 사소하지 않은 난제가 존재한다. 예를 들어, 트랜지스터 채널에서의 캐리어(예를 들어, 전자 또는 정공)의 이동도는, 예를 들어, 격자 산란 이벤트로 인해 온도가 증가함에 따라 열화된다. 그 결과, 비교적 높은 온도(예를 들어, 트랜지스터 디바이스에 의해 손실되는 전력뿐만 아니라 트랜지스터 디바이스가 동작하는 환경의 온도와 같은 팩터들에 따라, 일부 경우들에서는 30℃보다 큰, 또는 또 다른 경우들에서는 40℃ 또는 심지어 50℃보다 큰)에서 동작하는 그러한 트랜지스터 디바이스들은 열화된 성능을 갖는다. 높은 동작 온도에서 고성능 집적 회로 디바이스를 갖는 것은, 예를 들어, 오일 리그(oil rigs) 또는 서버에서의 모니터링 디바이스와 같은, 일부 애플리케이션에서 중요할 수 있다. 넓은 범위의 온도에서 고성능 집적 회로를 유지하는 것은 또한, 예를 들어, 군사 및 우주 탐사 애플리케이션과 같은 일부 애플리케이션에 대해 중요할 수 있다.
따라서, 그리고 본 개시내용의 하나 이상의 실시예에 따르면, 강화된 열 성능을 갖는 트랜지스터를 형성하기 위한 기법들이 제공된다. 일부 실시예들에서, 강화된 열 성능은 형성되는 트랜지스터 타입에 기초하여 선택된 열 속성을 갖는 트랜지스터에 인접한 열 부스트 재료의 포함으로부터 도출된다. 예를 들어, 열 부스트 재료는 집적 회로의 동작 온도가 증가함에 따라 그의 팽창 또는 수축의 결과로서 그의 열 강화 속성을 도출할 수 있다. 그러한 팽창 또는 수축은 동작 온도가 증가함에 따라 인근의 트랜지스터의 채널 영역에 변형을 야기하여, 결과적으로 그 채널 영역에서 캐리어 이동도를 증가시키는 경향이 있다. 일부 경우들에서, 열 부스트 재료는 동작 온도가 증가함에 따라 트랜지스터 채널에서 야기되는 온도에 의해 유도된 이동도 열화를 적어도 부분적으로 보상할 수 있다. 일부 실시예들에서, 열 부스트 재료와 타겟 트랜지스터 사이의 인접한 관계는, 예를 들어, 열 부스트 재료가 트랜지스터 피처와 접촉하고 그를 터치하도록(예를 들어, 소스 및/또는 드레인 재료와 직접 접촉하도록) 직접 인접하는 것을 포함한다는 점에 유의한다. 다른 실시예들에서, 인접은 열 부스트 재료와 가장 가까운 트랜지스터 피처(예를 들어, 소스 또는 드레인 영역) 사이에 위치한 일부 개재 재료를 포함하도록 의도되고, 따라서 부스트 재료의 열 팽창/수축에 의해 유도된 변형이 개재 재료에 의해 트랜지스터 피처에 전달된다. 개재 재료는, 일부 예를 들자면, 예를 들어, 기판 재료, 핀 재료, 스페이서 재료, 층-간 유전체(ILD) 재료, 및/또는 변형을 전달하는 그의 능력을 위해 특정하게 선택된 재료를 포함할 수 있다. 달리 말하면, 본 명세서에서 사용된 인접은 바로 인접하고 직접 물리적 접촉하는 것을 포함할 수 있거나, 또는 인접은 열에 의해 유도된 변형을 전달하는 하나 이상의 개재 층에 의해 간접적으로 물리적 접촉하는 것을 포함할 수 있다.
일부 실시예들에서, 본 명세서에 설명된 열 부스트 재료는 온도가 증가함에 따라 팽창하도록 높은 양의 선형 열 팽창 계수(CTE)를 갖도록 선택될 수 있다. 일부 그러한 실시예들에서, 팽창은 인근의 p-타입 트랜지스터 채널에 압축 변형을 유도하고(예를 들어, PMOS 디바이스의 경우) 그에 의해 캐리어 이동도(예를 들어, 정공 이동도)를 개선할 수 있다. 일부 실시예들에서, 높은 양의 선형 CTE는 최종 용도 또는 타겟 애플리케이션에 따라, 4, 5, 6, 7, 8, 9, 10, 15, 또는 20ppm/℃(예를 들어, 약 20℃에서, 여기서 약 20℃는 20℃에서 플러스 또는 마이너스 10℃ 즉 10-30℃를 포함함)보다 큰 선형 CTE 값들, 또는 어떤 다른 적합한 임계 CTE 값을 포함할 수 있다. 예를 들어, 높은 양의 선형 CTE를 갖는 적합한 재료들은 일부 예를 들자면, 알루미늄 산화물(또는 알루미나), 알루미늄 질화물, 다공성 산화물, 사파이어, 및/또는 베릴륨 산화물(또는 베릴리아)을 포함할 수 있다. 일부 실시예들에서, 높은 양의 선형 CTE 재료는 약 20℃에서 5ppm/℃보다 큰 선형 CTE 값을 갖는 산화물 재료일 수 있다. ppm/℃의 CTE의 단위들은, 예를 들어, ppm/K, 10E-6/℃10E-6/K, (μm/m)/℃, 또는 (μm/m)/K와 같은, 다른 적합한 방식으로 표현될 수 있다는 점에 유의한다.
일부 실시예들에서, 높은 양의 선형 CTE 열 부스트 재료들은 동일한 칩 또는 집적 회로 상에 형성된 다른 트랜지스터들에 대한 채널 방향에서(예를 들어, finFET 구성에서 핀을 따라) 격리를 위해 사용되는 표준 재료들보다 높은 선형 CTE를 갖도록 선택될 수 있다. 격리를 위해 사용되는 그러한 표준 재료들은, 예를 들어, 약 2-4ppm/℃의 선형 CTE를 갖는 실리콘 질화물 및 실리콘 탄화물을 포함한다. 따라서, 일부 실시예들에서, 높은 선형 CTE 열 부스트 재료들은 동일한 칩 또는 집적 회로 상의 다른 곳에서 사용된 표준 격리 재료보다 적어도 1, 1.5, 2, 2.5, 3, 3.5, 4, 4.5 또는 5ppm/℃(예를 들어, 약 20℃에서) 더 높은 비교적 선형 CTE 값을 갖도록 선택될 수 있다. 예시적인 실시예에서, 높은 선형 CTE 열 부스트 재료는 알루미나(약 20℃에서 적어도 대략 6ppm/℃의 CTE) 또는 베릴리아(약 20℃에서 적어도 대략 6.5ppm/℃의 CTE)일 수 있고, 표준 격리 재료는 실리콘 탄화물(약 20℃에서 대략 3ppm/℃의 CTE)일 수 있고, 따라서 열 부스트 재료는 동일한 칩 상의 다른 트랜지스터들의 (채널 방향 또는 소스-드레인 간 방향에서) 격리를 위해 사용된 표준 격리 재료보다 약 20℃에서 적어도 3ppm/℃ 더 높다. 실리콘 질화물 및 실리콘 탄화물과 같은 표준 격리 재료는 동작 온도가 증가함에 따라 팽창할 수 있지만, 그러한 팽창은 동일한 높은 동작 온도에서 본 명세서에 설명된 높은 양의 선형 CTE 열 부스트 재료의 팽창보다 작다는 점에 유의한다. 따라서, 동작 온도가 증가함에 따라 표준 격리 재료가 인근의 트랜지스터들의 채널 영역에 압축 변형을 전달하는 정도까지, 그러한 변형은 본 명세서에 설명된 높은 양의 선형 CTE 열 부스트 재료에 의해 야기된 것보다 작다. 달리 말하면, 본 명세서에 설명된 인접한 높은 양의 선형 CTE 열 부스트 재료에 의해 야기된 타겟 트랜지스터들 상의 증가된 압축 변형으로부터 도출된 채널 캐리어 이동도 이점들은 표준 격리 재료들에만 인접한 트랜지스터들에 의해 실현되지 않을 것이다.
일부 실시예들에서, 열 부스트 재료는 동작 온도가 증가함에 따라 수축하도록 음의 선형 CTE를 갖도록 선택될 수 있다. 일부 그러한 실시예들에서, 수축은 인근의 n-타입 트랜지스터 채널에 인장 변형을 유도하고(예를 들어, NMOS 디바이스의 경우) 그에 의해 캐리어 이동도(예를 들어, 전자 이동도)를 개선할 수 있다. 일부 그러한 실시예들에서, 음의 선형 CTE는 최종 용도 또는 타겟 애플리케이션에 따라, 0ppm/℃(예를 들어, 약 20℃에서, 여기서 약 20℃는 20℃에서 플러스 또는 마이너스 5℃ 즉 15-25℃를 포함함)보다 작은 선형 CTE 값들을 포함할 수 있다. 예를 들어, 음의 선형 CTE를 갖는 적합한 재료들은, 일부 예를 들자면, 하프늄 텅스텐산염, 하프늄 몰리브덴산염, 지르코늄 텅스텐산염(또는 입방 지르코늄 텅스텐산염), 지르코늄 몰리브덴산염, 및/또는 지르코늄 바나듐산염을 포함할 수 있다. 일부 실시예들에서, 음의 선형 CTE 열 부스트 재료들은 동일한 칩 또는 집적 회로 상에 형성된 다른 트랜지스터들에 대한 채널 방향에서(예를 들어, finFET 구성에서 핀을 따라) 격리를 위해 사용되는 표준 재료들보다 낮은 선형 CTE를 갖도록 선택될 수 있다. 이전에 설명된 바와 같이, 격리를 위해 사용되는 그러한 표준 재료들은, 예를 들어, 약 2-4ppm/℃의 선형 CTE를 갖는 실리콘 질화물 및 실리콘 탄화물을 포함한다. 따라서, 일부 실시예들에서, 음의 선형 CTE 열 부스트 재료들은 동일한 칩 또는 집적 회로 상의 다른 곳에서 사용된 표준 격리 재료보다 적어도 1, 2, 3, 4, 또는 5ppm/℃(예를 들어, 약 20℃에서) 더 낮은 비교적 선형 CTE 값을 갖도록 선택될 수 있다. 일부 실시예들에서, 본 명세서에 설명된 기법들은 CMOS 디바이스에 포함된 PMOS 및 NMOS 디바이스들 중 하나 또는 양자 모두의 열 성능을 강화하는 데 사용될 수 있다.
본 명세서에 설명된 기법들의 다수의 이점은 본 개시내용에 비추어 명백할 것이다. 예를 들어, 이전에 설명된 바와 같이, 일부 실시예들에서, 열 부스트 재료는 동작 온도가 증가함에 따라 팽창 또는 수축하여 트랜지스터 채널 영역에 변형을 유도하고 캐리어 이동도를 변화시키고, 그에 의해 트랜지스터 및 회로 성능을 개선하도록 선택될 수 있다. 일부 실시예들에서, 이 기법들은 최종 용도 또는 타겟 애플리케이션에 따라, 높은 동작 온도들에서, 예컨대 40, 50, 60, 70, 80, 90, 100, 125, 150, 175, 또는 200℃보다 큰 온도들에서, 또는 어떤 다른 적합한 값 위에서 트랜지스터 및 회로 성능을 개선하는 데 사용될 수 있다. 예를 들어, 높은 동작 온도에서 고성능 회로를 갖는 것은, 일부 예를 들자면, 오일 리그 또는 서버에서의 모니터링 디바이스, 군사 애플리케이션, 및 우주 탐사 애플리케이션과 같은 애플리케이션들에서 중요할 수 있다. 더 일반적 의미에서, 본 명세서에 제공된 기법들은 회로 동작 온도 및 회로가 동작하는 환경의 주변 온도 중 적어도 하나가 부스트 재료로 하여금 채널 영역에서 증가된 변형을 가하게 하기에 충분한 주어진 온도 임계값을 초과하는 임의의 애플리케이션에 대해 트랜지스터-기반 집적 회로를 구현하는 데 사용될 수 있다. 회로 동작 온도는, 예를 들어, 전체 다이 온도, 또는 다이의 국부적인 핫 스폿에 관한 것일 수 있다는 점에 유의한다. 환경의 주변 온도는 전체 동작 시간 동안 취해진 평균 환경 또는 다른 통계적으로 관련된 온도, 또는 그 전체 동작 시간 동안 특정 시간 기간 동안(예를 들어, 환경 온도 사이클의 비교적 뜨거운 부분 동안) 취해진 그러한 온도 측정을 지칭할 수 있다는 점에 추가로 유의한다. 일부 실시예들에서, 및 추가로 인식될 것인 바와 같이, 이 기법들은 최종 용도 또는 타겟 애플리케이션에 따라, 높은 동작 게이트 전압들에서, 예컨대 1.5, 1.8, 2.5, 3.3, 또는 5V보다 큰 전압들에서, 또는 어떤 다른 적합한 값 위에서 트랜지스터 및 회로 성능을 개선하는 데 사용될 수 있다.
본 명세서에서 제공된 기법들 및 구조들의 사용은: 몇 가지 적합한 예시적인 분석 툴들을 들자면, 주사/투과 전자 현미경(SEM/TEM), 주사 투과 전자 현미경(STEM), 및 반사 전자 현미경(REM)을 포함하는 전자 현미경; 조성 매핑; X-선 결정학 또는 회절(XRD); 2차 이온 질량 분광측정(SIMS); 비행 시간 SIMS(ToF-SIMS); 원자 프로브 이미징 또는 단층촬영; 로컬 전극 원자 프로브(LEAP) 기법들; 3D 단층촬영; 또는 고해상도 물리적 또는 화학적 분석과 같은 툴들을 사용하여 검출가능할 수 있다. 특히, 일부 실시예들에서, 그러한 툴들은 본 명세서에 설명된 바와 같이 트랜지스터에 직접 또는 간접적으로 인접하는 열 부스트 재료로 구성된 구조 또는 디바이스를 나타낼 수 있다. 일부 그러한 실시예들에서, 조성 매핑 또는 다른 적합한 기법들은 문제의 구조의 재료들을 식별하는 데 사용될 수 있고,(예를 들어, 식별된 재료들의 속성을 조사함으로써 결정된) 그들 재료의 알려진 선형 CTE 값들은 본 명세서에 설명된 바와 같은 열 부스트 재료들이 존재하는지 여부를 결정하는 데 사용될 수 있다. 본 명세서에 설명된 열 부스트 재료는 다른 표준 격리 재료들과 분별가능하다는 점에 유의한다. 일부 경우들에서, 이 기법들은 본 명세서에 설명된 바와 같은 트랜지스터 및 인접한 열 부스트 재료를 식별하기 위해 집적 회로 구조의 단면을 취함으로써 식별될 수 있는데, 여기서 단면은 게이트 스택에 수직인 트랜지스터 채널 영역에서 취해진다. 달리 말하면, 핀형 트랜지스터 구성의 경우에, 단면도는 단일 핀을 따라 취해질 수 있다. 일부 그러한 실시예들에서, 열 부스트 재료는 높은 양의 값(예를 들어, 약 20℃에서 4, 5, 6, 또는 7ppm/℃보다 큰) 또는 음의 값(예를 들어, 약 20℃에서 0ppm/℃보다 작은)인 선형 CTE 값을 포함할 수 있다. 일부 실시예들에서, 열 부스트 재료는 트랜지스터의 소스/드레인(S/D) 영역들 중 하나 또는 양자 모두에 인접할 수 있으며, 여기서 인접은 직접 인접(예를 들어, 물리적 접촉)하는 것 또는 열 부스트 재료와 인접한 S/D 영역 재료 사이에 하나 이상의 다른 재료(예를 들어, 1-3개의 재료)가 위치할 수 있도록 인근에 있는 것을 포함한다. 일부 그러한 실시예들에서, 인접한 S/D 영역은 열 부스트 재료와 트랜지스터 채널 영역 사이에 위치할 수 있다. 일부 실시예들에서, 본 명세서에 설명된 기법들은, 예를 들어, 높은 동작 온도들에서 획득된 트랜지스터 또는 회로 성능 개선과 같은, 달성된 이점들을 측정함으로써 검출될 수 있다. 본 개시내용에 비추어 다수의 구성들 및 변동들이 명백할 것이다.
아키텍처 및 방법론
도 1a 내지 도 1f는 본 개시내용의 일부 실시예들에 따라, 강화된 열 성능을 포함하는 트랜지스터들을 형성하도록 구성된 방법의 결과로 얻어지는 예시적인 집적 회로 구조를 예시한다. 도 1a 내지 도 1f에 제공된 예시들은 하나 이상의 트랜지스터를 형성하는 데 사용되는 핀 구조에 직교하는 것으로 도시되어 있다. 본 개시내용에 기초하여 이해될 수 있는 바와 같이, 도 1a 내지 도 1f는 하나 이상의 트랜지스터를 형성하는 데 사용되는 게이트 스택들의 단면들을 예시한다. 그러한 단면도들은, 예를 들어, SEM, TEM, 또는 STEM을 사용하여 달성될 수 있다. 비록 집적 회로 구조가 비-평면 핀형 구성(예를 들어, finFET 또는 트라이-게이트)을 갖는 트랜지스터를 형성하는 컨텍스트에서 주로 묘사되었지만, 본 개시내용은 그렇게 제한되도록 의도되어 있지 않다는 점에 유의한다. 예를 들어, 일부 실시예들에서, 본 명세서에 설명된 기법들은 평면 구성 또는 듀얼-게이트 구성 또는 게이트-올-어라운드 구성(예를 들어, 하나 이상의 나노와이어 또는 나노리본을 포함함)과 같은 다른 비-평면 구성들을 갖는 트랜지스터들을 포함하는 집적 회로들을 형성하는 데 사용될 수 있다. 또한, 일부 실시예들에서, 이 기법들은, 일부 예를 들자면, p-타입 MOSFET(PMOS), n-타입 MOSFET(NMOS), p-타입 터널 FET(PTFET), 및/또는 n-타입 TFET(NTFET)와 같은, p-타입 및/또는 n-타입 트랜지스터 디바이스들을 포함하는 집적 회로들을 형성하는 데 사용될 수 있다. 게다가 또한, 일부 실시예들에서, 이 기법들은, 예를 들어, 상보형 MOS(CMOS) 또는 상보형 TFET(CTFET) 디바이스들에 포함된 p-타입 및 n-타입 트랜지스터 중 어느 하나 또는 양자 모두에 이익을 주기 위해 사용될 수 있다. 게다가 또한, 일부 실시예들에서, 이 기법들은 마이크로미터 범위 또는 나노미터 범위의 임계 치수를 갖는 트랜지스터 디바이스들(예를 들어, 32, 22, 14, 10, 7 또는 5nm 프로세스 노드들, 또는 그 너머에서 형성된 트랜지스터들)과 같은 변화하는 스케일들의 디바이스들에 이익을 주기 위해 사용될 수 있다.
도 1a는 핀형 트랜지스터에 대한 처리가 수행된 후의 예시적인 집적 회로 구조를 예시하는 것으로, 그 처리는 기판 상의 핀 형성, 더미 게이트 형성, 스페이서 형성, 및 소스/드레인(S/D) 형성을 포함하였다. 도시된 바와 같이, 예시적인 구조는 기판(110), 얕은 트렌치 격리(STI) 재료(111), 핀(112), 더미 게이트 스택들(120), 각각의 더미 게이트 스택(120)의 양 측의 스페이서들(130), S/D 영역들(140), 및 층간 유전체 재료(150)를 포함한다. 이 예시적인 실시예에서, 도 1a의 예시적인 구조를 형성하는 데 사용된 처리는 핀(112) 및 STI 재료(111)의 형성을 포함하였는데, 이는 STI 트렌치들 및 하나 이상의 핀(핀 높이 Fh를 갖는 핀(112)을 포함함)을 형성하기 위해 에칭하는 것, STI 트렌치들에 STI 재료(111)를 퇴적시키는 것, 선택적으로 STI 재료(111)를 평탄화 및/또는 연마하는 것, 및 STI 재료(111)를 리세싱하여 핀(112)의 일부분이 노출되고 STI 재료(111) 위로 돌출되게 하는 것(그 부분은 활성 핀 높이 AFh를 가짐)을 포함할 수 있다. 도 1a의 예시적인 구조에 도시된 STI 재료(111)는 핀(112)의 단부에 있지만, 이해될 수 있는 바와 같이, STI 재료는 또한 이 예시적인 실시예에서 핀(112)의 양 측에도 있을 것이다(예를 들어, 페이지 안으로 들어가서 핀(112)의 뒤에 그리고 페이지 밖으로 나와서 핀(112)의 앞에). 다른 실시예들에서, 핀(112)을 형성하기 위해 다른 적합한 처리가 사용될 수 있다. 도 1a의 예시적인 구조를 형성하는 데 사용되는 퇴적 또는 성장 프로세스는 화학 기상 퇴적(CVD), 원자 층 퇴적(ALD), 물리적 기상 퇴적(PVD), 및/또는 임의의 다른 적합한 프로세스와 같은 임의의 적합한 기법들을 포함할 수 있다.
도 1a의 예시적인 실시예에서, 핀(112)은 기판(110)에 대해 네이티브(native)이다; 그러나, 그럴 필요는 없다. 예를 들어, 일부 실시예들에서, 핀(112)은 기판(110) 상에 형성되고, 예를 들어, 종횡비 트래핑(aspect ratio trapping, ART) 처리와 같은 임의의 적합한 대체 핀 처리를 사용하여 기판(110)과 상이한 재료로 형성될 수 있다. 비록 도 1a의 예시적인 구조에는 하나의 핀(112)만이 도시되어 있지만, 최종 용도 또는 타겟 애플리케이션에 따라, 2개, 3개, 4개, 5개, 10개, 50개, 수백 개, 수천 개, 수백만 개 등과 같은, 임의의 수의 핀이 기판(110) 상에 그리고/또는 그 기판으로부터 형성되었을 수 있다. 일부 실시예들에서, 핀(112)을 포함하여, 형성된 핀들은 변화하는 높이들 Fh 및 폭들(도 1a에 도시된 단면도 안으로 들어가고 밖으로 나오는 핀의 치수)를 가질 수 있다. 예를 들어, ART 처리를 이용하는 실시예들에서, 핀들은 이들이 이후 제거되거나 리세싱되면, 형성된 결과적인 트렌치들이, (대체 핀들을 위해) 퇴적된 대체 재료 내의 결함들이, 비-결정질/유전체 측벽들과 같이, 재료가 수직으로 성장할 때 측부 표면 상에서 종단되게 하도록 특정 높이 대 폭의 비율들을 갖도록 형성될 수 있으며, 여기서 측벽들은 결함들의 전부는 아니더라도 대부분을 트래핑하도록 성장 영역의 크기에 비해 충분히 높다. 그러한 예시적인 경우에서, 핀들의 높이 대 폭의 비율(h:w)은 1보다 클 수 있는데, 예컨대, 1.5, 2, 또는 3보다 크거나, 임의의 다른 적합한 최소 비율일 수 있다. 또한, 활성 핀 높이(AFh)라고 지칭되는 STI 재료(111) 위로 돌출하는 핀의 부분은, 최종 용도 또는 타겟 애플리케이션에 따라, 임의의 적합한 높이일 수 있다. STI 재료(111)의 상단 아래에 있는 핀(112)의 핀 높이 Fh의 부분은, 예를 들어, 서브-핀 부분이라고 지칭될 수 있다는 점에 유의한다.
일부 실시예들에서, 기판(110)은: 실리콘(Si), 게르마늄 Ge, SiGe 또는, 실리콘 탄화물(SiC)과 같은 IV족 재료, 및/또는 적어도 하나의 III-V족 재료 및/또는 사파이어 및/또는 최종 용도 또는 타겟 애플리케이션에 따라 임의의 다른 적합한 재료(들)를 포함하는 벌크 기판; X 온 절연체(X on insulator, XOI) 구조 - 여기서 X는 전술한 재료들(예를 들어, IV족 및/또는 III-V족 및/또는 사파이어) 중 하나이고 이 절연체 재료는 산화물 재료 또는 유전체 재료 또는 어떤 다른 전기 절연 재료임 -; 또는 어떤 다른 적합한 다층 구조 - 여기서 상부 층은 전술한 재료들(예를 들어, IV족 및/또는 III-V족 및/또는 사파이어) 중 하나를 포함함 - 를 포함할 수 있다. 본 명세서에서 사용되는 IV족 재료는, 일부 예를 들자면 Si, Ge, SiGe, 또는 SiC와 같은 적어도 하나의 IV족 원소(예를 들어, 탄소, 실리콘, 게르마늄, 주석, 납)를 포함한다는 점에 유의한다. 본 명세서에서 사용되는 III-V족 재료는, 일부 예를 들자면 적어도 하나의 III족 원소(예를 들어, 알루미늄, 갈륨, 인듐, 붕소, 탈륨)와 적어도 하나의 V족 원소(예를 들어, 질소, 인, 비소, 안티몬, 비스무트), 예컨대 갈륨 질화물(GaN), 갈륨 비화물(GaAs), 인듐 갈륨 질화물(InGaN), 및 인듐 갈륨 비화물(InGaAs)을 포함한다는 점에 유의한다. 비록 이 예시적인 실시예에서, 기판(110)은 예시의 용이함을 위해 다른 피처들과 유사한 두께(수직 치수)를 갖는 것으로 도시되어 있지만, 일부 경우들에서, 기판(110)은 다른 피처들보다 훨씬 더 두꺼울 수 있는데, 예를 들어, 50 내지 950 마이크론 범위의 두께를 가질 수 있다. 일부 실시예들에서, 기판(110)은 최종 용도 또는 타겟 애플리케이션에 따라, 다양한 다이오드들(예를 들어, 발광 다이오드(LED)들 또는 레이저 다이오드들), 다양한 트랜지스터들(예를 들어, MOSFET들 또는 TFET들), 다양한 커패시터들(예를 들어, MOSCAP들), 다양한 마이크로전자기계 시스템들(MEMS), 다양한 나노전자기계 시스템들(NEMS), 다양한 센서들, 또는 임의의 다른 적합한 반도체 또는 IC 디바이스들과 같은 하나 이상의 다른 집적 회로(IC) 디바이스들을 위해 사용될 수 있다. 따라서, 일부 실시예들에서, 본 명세서에 설명된 트랜지스터 구조들은, 본 개시내용에 비추어 명백할 것인 바와 같이, 시스템-온-칩(SoC) 애플리케이션에 포함될 수 있다.
이 예시적인 실시예에서, 더미 게이트 스택들(120)의 형성은, 예를 들어, 더미 게이트 산화물 퇴적(도시되지 않음), 및 더미 게이트 전극(122) 퇴적(예를 들어, 더미 폴리-Si 퇴적)을 포함하였다. 게이트 더미 게이트 산화물은, 이 예시적인 실시예에서, 더미 게이트 전극 재료(122) 아래에 위치한다는 점에 유의한다. 이 예시적인 실시예에서, 하드마스크 재료(124)도 더미 게이트 전극 재료(122) 상에 퇴적되었다. 그러한 퇴적 프로세스들은 형성되는 더미 게이트에 따라, 화학 기상 퇴적(CVD), 원자 층 퇴적(ALD), 물리적 기상 퇴적(PVD), 및/또는 임의의 다른 적합한 프로세스와 같은 임의의 적합한 퇴적 기법들을 포함할 수 있다. 추가적인 처리는, 예를 들어, 도시된 형상을 형성하기 위해 더미 게이트 및 하드마스크 재료를 패터닝한 다음, 각각의 더미 게이트 스택(120)의 양 측에 스페이서들(130)을 형성하는 것을 포함할 수 있다. 스페이서(130) 형성은 임의의 적합한 기법들을 사용하여 수행될 수 있다. 일부 실시예들에서, 스페이서들(130)의 재료는 유전체 재료, 산화물(예를 들어, 실리콘 산화물 재료) 및/또는 질화물(예를 들어, 실리콘 질화물 재료)과 같은 임의의 적합한 재료를 포함할 수 있다. 본 개시내용에 기초하여 이해될 수 있는 바와 같이, 하나 이상의 더미 게이트 스택(120)(하드마스크 재료(124)를 포함함)이 희생 구조들로서 사용될 수 있으며, 이는 다른 컴포넌트들의 형성을 허용할 수 있다. 또한 이해될 수 있는 바와 같이, 더미 게이트 스택 재료는 후속 처리 동안, 예컨대 본 명세서에 설명된 에칭된 영역들(160)을 형성하기 위한 하나 이상의 더미 게이트 스택의 후속 제거 동안 또는 본 명세서에 설명된 바와 같이 최종 게이트 스택(180)으로 대체될 하나 이상의 더미 게이트 스택의 후속 제거 동안 채널 영역(예를 들어, 게이트 스택들 아래의 표면)을 보호할 수 있다. 더미 게이트 재료(예를 들어, 더미 산화물)는 더미 게이트 재료(122)를 제거할 때 밑에 있는 핀 또는 채널 영역 재료를 보호하는 데 도움을 줄 수 있다는 점에 유의한다. 또한, 비록 이 예시적인 실시예에서의 기법들은 주로 게이트 최종 프로세스 흐름의 컨텍스트에서 본 명세서에 예시되고 설명되지만, 일부 실시예들에서, 이 기법들은 게이트 제1 프로세스 흐름에서 수행될 수 있어, 열 부스트 재료는, 예를 들어, S/D(140) 처리 전에, 또는 트랜지스터 제조 프로세스 흐름의 임의의 다른 적합한 스테이지에서 퇴적된다는 점에 유의한다.
이 예시적인 실시예에서 알 수 있는 바와 같이, S/D 영역들(140)은 기판(110)의 일부분을 에칭하고, 예를 들어, 일부 예시적인 프로세스를 들자면, CVD, 금속-유기 화학 기상 퇴적(MOCVD), 또는 분자-빔 에피택시(MBE)와 같은 에피택셜 퇴적 프로세스를 사용하여, S/D 영역(140) 재료를 퇴적(또는 성장 또는 재성장)시키는 것에 의해 형성되었을 수 있다. 일부 실시예들에서, 소스/드레인 에피택셜 영역들은 에치-언더-컷(EUC) 프로세스를 수행한 후에 성장될 수 있다. 일부 그러한 실시예들에서, S/D 영역들(140)은 스페이서들(130) 아래 및/또는 더미 게이트 스택들(120) 아래로 연장될 수 있으며, 그러한 연장된 부분들은, 예를 들어, S/D 팁들 또는 확장들이라고 지칭될 수 있다. 일부 실시예들에서, S/D 영역들은 완전히 기판 내에 있을 수 있거나, 기판의 일부분일 수 있거나(예를 들어, 도핑 또는 다른 적합한 변경을 포함함), 기판 위에 있을 수 있거나, 또는 이들의 임의의 조합일 수 있다. 예를 들어, 일부 실시예들에서, S/D 영역(140) 재료는 기판(110)에 대해 네이티브일 수 있고 도핑을 포함하거나 포함하지 않을 수 있고(예를 들어, 임플란트를 통해), 또는 S/D 영역(140) 재료는 대체 재료를 사용하여 형성될 수 있는데, 이는 대체 S/D 영역들(140)의 퇴적/성장을 위한 S/D 트렌치들을 형성하기 위해 기판의 일부분을 제거하는 것을 포함하거나 포함하지 않을 수 있다. 본 명세서에 설명된 기법들은 달리 언급되지 않는 한 임의의 특정 S/D 구성에 제한되도록 의도되지 않는다.
일부 실시예들에서, S/D 영역들(140)은 최종 용도 또는 타겟 애플리케이션에 따라, 임의의 적합한 재료들 및 적합한 도펀트들을 포함할 수 있다. 예를 들어, 기판(110)이 실리콘을 포함하고 트랜지스터 디바이스가 PMOS가 되도록 구성되는 일 실시예에서, S/D 영역들(140)은 양자 모두 p-타입 도핑된 실리콘을 포함할 수 있다(예를 들어, 붕소가 p-타입 도펀트인 경우). 기판(110)이 실리콘을 포함하고 트랜지스터 디바이스가 NMOS가 되도록 구성되는 다른 예시적인 실시예에서, S/D 영역들(140)은 양자 모두 n-타입 도핑된 실리콘을 포함할 수 있다(예를 들어, 인이 n-타입 도펀트인 경우). 일부 실시예들에서, 최종 용도 또는 타겟 애플리케이션에 따라, 임의의 적합한 S/D(140) 재료 및 선택적인 도핑 스킴들이 사용될 수 있다. 예를 들어, TFET 구성들에서, 소스 및 드레인 영역들(140)은 반대 타입으로 도핑될 수 있고(예를 들어, 소스가 p-타입 도핑되고 드레인이 n-타입 도핑되거나, 또는 그 반대), 채널 영역은 최소로 도핑되거나 도핑되지 않는다(또는 진성/i-타입). 일부 실시예들에서, S/D 영역들(140)은 2개 이상의 재료 층의 다층 구조를 포함할 수 있다. 일부 실시예들에서, S/D 영역들(140)은 영역들(140)의 적어도 일부분에서 하나 이상의 재료의 함유량을 그레이딩(예를 들어, 증가 및/또는 감소)하는 것을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 최종 용도 또는 타겟 애플리케이션에 따라, 예를 들어, S/D 재료와 기판 재료 사이의 계면의 품질을 보조하기 위해 1차 S/D 재료의 퇴적 전에 패시베이션 재료가 퇴적될 수 있다. 또한, 일부 실시예들에서, 최종 용도 또는 타겟 애플리케이션에 따라, 예를 들어, S/D 콘택들(142)(아래 설명됨)에 접촉하는 것을 보조하기 위해 S/D 영역 재료의 상부에 접촉-개선 재료가 형성될 수 있다. 도 1a의 예시적인 구조에서는, 후속 처리 동안 S/D 영역들(140)을 보호하는 데 도움을 주기 위해 S/D 영역들(140) 위에 ILD 재료(150)(예를 들어, 실리콘 이산화물 또는 로우 k 유전체 재료)가 퇴적되었고 구조가 평탄화되었다.
도 1b는 일 실시예에 따라, 도 1a의 구조로부터 더미 게이트 스택들(120) 중 일부를 에칭하여 그들을 제거하고 또한 그들 더미 게이트 스택들(120) 아래의 핀(112)의 일부분을 에칭하여 에칭된 영역들(160)을 형성한 후의 예시적인 구조를 예시한다. 달리 말하면, 이 예시적인 실시예에서, 에칭은, 엔드-투-엔드 영역들이 제거된 다음 핀 방향으로 디바이스들을 격리하도록 핀(112)이 커팅되도록 더미 게이트 재료들(이 예시적인 경우에는, 더미 게이트 유전체/산화물, 더미 게이트 재료(122) 및 하드마스크 재료(124)를 포함함)에 대해 수행된다. 이 예시적인 실시예에서는, 4개의 에칭된 영역(160)이 형성되었고, 그러한 영역들은 핀 트렌치 격리(FTI) 영역이라고도 지칭될 수 있다. 이 예시적인 실시예에서, 에칭된 또는 FTI 영역들(160)은 임의의 적합한 습식 및/또는 건식 에칭 프로세스들, 또는 임의의 다른 적합한 기법들을 사용하여 형성되었을 수 있다. 이 예시적인 실시예에서, 에칭된 영역들(160)은 핀(112) 내로 그리고 S/D 영역들(140)의 베이스와 균등한 레벨까지 아래로 연장된다; 그러나, 그럴 필요는 없다는 점에 유의한다. 예를 들어, 일부 실시예들에서, 수행된 에칭 프로세스(들)는 S/D 영역들(140)의 베이스 위 또는 아래인 레벨까지 연장되는 에칭된 영역들(160)을 형성할 수 있다. 일부 실시예들에서, 예를 들어, 후속하여 퇴적된 열 부스트 재료가 적어도 채널 영역들(예를 들어, 도 1f의 영역들(192 및 194))의 높이의 전체에 인접하는 것을 보장하는 데 도움을 주기 위해 에칭된 영역들(160)을 S/D 영역들(140)의 베이스 레벨 아래로 연장되도록 형성하는 것이 요구될 수 있다. 또한, 일부 실시예들에서, 원하는 것이든 실제 제조의 결과로서이든 관계없이, 처리는 일관된 에칭된 영역들(160)을 형성하지 않을 수 있고, 따라서 일부 에칭된 영역들(160)이 다른 것들보다 더 깊을 수 있다. 또한, 이 예시적인 실시예에서, 각각의 에칭된 영역(160)의 바닥은 평평하다; 그러나, 그럴 필요는 없다는 점에 유의한다. 예를 들어, 일부 실시예들에서, 에칭된 영역들(160)의 바닥은 {111} 패시팅과 같은 패시팅을 포함할 수 있는데, 이 패시팅은 형상이 일반적으로 삼각형이거나, 또는 에칭된 영역의 바닥에서, 예를 들어, 만곡된 패시팅과 같은, 어떤 다른 적합한 형상이다.
도 1c는 일 실시예에 따라, 도 1b의 구조의 에칭된 영역들(160)에 희생 재료(162)를 퇴적시키고 평탄화한 후의 예시적인 구조를 예시한다. 희생 재료(162)는 본 명세서에 설명될 것인 바와 같이, 그것을 열 부스트 재료로 대체하고, 일부 경우들에서, 격리 재료들로 대체할 때 용이한 제거를 위해 사용될 수 있다. 일부 실시예들에서, 희생 재료(162)는, 예를 들어, 탄소 하드마스크(CHM) 재료와 같은 임의의 적합한 재료일 수 있다. 일부 실시예들에서, 희생 재료(162)는 ILD 재료(150)에 기초하여 선택될 수 있으며, 따라서 희생 재료(162)는, 예를 들어, 그 ILD 재료(150)에 대해 선택적으로 에칭될 수 있다. 희생 재료(162)를 선택적 에칭하거나 제거하는 것은 임의의 적합한 습식 및/또는 건식 에칭 프로세스들을 포함할 수 있다. 도 1c의 구조에서 알 수 있는 바와 같이, (후속하여 제거되고 대체될) 희생 재료(162)를 함유하는 이전에 에칭된 영역들(160)은 2개의 나머지 더미 게이트 스택(120)의 양 측에 있다. 본 개시내용에 비추어 명백할 것인 바와 같이, 나머지 더미 게이트 스택들(120)은, 본 명세서에 설명될 것인 바와 같이, 2개의 트랜지스터를 형성하는 데 사용될 것이다.
도 1d는 일 실시예에 따라, 도 1c의 구조에서 우측 더미 게이트 스택(120)에 인접한 희생 재료(162)가 제거되고 열 부스트 재료(172)로 대체된 후의 예시적인 구조를 예시한다. 도 1e는 일 실시예에 따라, 도 1d의 구조에서 좌측 더미 게이트 스택(120)에 인접한 희생 재료(162)가 제거되고 재료(174)로 대체된 후의 예시적인 구조를 예시한다. 이 예시적인 실시예에서, 희생 재료(162)를 제거하고 재료(172 또는 174)로 대체하는 처리는 제거되지 않을 영역들에서 희생 재료(162) 상에 하드마스크를 선택적으로 패터닝하는 것, 제거되도록 의도된 영역들로부터 희생 재료(162)를 제거하기 위해 습식 및/또는 건식 에칭 프로세스들을 수행하는 것, 대체 재료를 퇴적시키는 것, 및 선택적으로 평탄화 및/또는 연마하는 것, 및 그 후 예를 들어, 원하는 만큼 많은 대체 재료를 퇴적시키기 위해 원하는 만큼 여러 번 그 프로세스를 반복하는 것을 포함할 수 있다. 일부 실시예들에서는, 본 명세서에 다양하게 설명된 재료(172 및/또는 174)가 도 1b의 구조의 에칭된 영역들(160)에 퇴적될 수 있도록, 희생 재료(162)가 사용될 필요가 없다. 예를 들어, 일부 그러한 실시예들에서, 더미 게이트 스택들(120)이 제거되고 희생 재료(162)를 대체하기 위해 사용되는 유사한 처리를 사용하여, 재료(172 및/또는 174)로 대체될 수 있다. 그러나, 일부 실시예들에서, 희생 재료(162)의 사용은 제거 및 대체 재료 처리를 보조할 수 있는데, 특히 2개 이상의 대체 재료가 동일한 집적 회로 구조 상에서 사용되는 경우에 그러하다. 재료들(172 및 174)은 아래에서 더 상세히 설명될 것이다.
도 1f는 일 실시예에 따라, 도 1e의 구조에서 더미 게이트 스택들(120)이 제거되고 게이트 유전체 재료(182) 및 게이트 전극 재료(184)를 포함하는 게이트 스택들(180)로 대체된 후의 예시적인 구조를 예시한다. 이 처리는 또한 채널 영역들(192 및 194)의 양 측의 S/D 영역들(140) 위의 ILD 재료(150)를 제거하는 것, 및 ILD 재료(150)를 S/D 콘택 재료(142)로 대체하는 것을 포함하였다. 일부 실시예들에서, ILD 재료(150)는, 예를 들어, 임의의 적합한 습식 및/또는 건식 에칭 프로세스들을 포함하는 임의의 적합한 기법들을 사용하여 제거될 수 있다. 일부 실시예들에서, S/D 콘택들(142)은 임의의 적합한 기법들을 사용하여, 예컨대 임의의 적합한 퇴적 프로세스들(예를 들어, CVD, ALD, 또는 PVD)을 사용하여 형성될 수 있다. 일부 실시예들에서, S/D 콘택들(142)은 전도성 금속 또는 합금(예를 들어, 알루미늄, 텅스텐, 은, 니켈-백금, 또는 니켈-알루미늄)과 같은 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, S/D 콘택들(142)은 최종 용도 또는 타겟 애플리케이션에 따라, 저항 감소 금속 및 콘택 플러그 금속, 또는 단지 콘택 플러그를 포함할 수 있다. 예시적인 콘택 저항 감소 금속들은 은, 니켈, 알루미늄, 티타늄, 금, 금-게르마늄, 니켈-백금, 또는 니켈-알루미늄, 및/또는 다른 그러한 저항 감소 금속들 또는 합금들을 포함한다. 콘택 플러그 금속은, 예를 들어, 알루미늄, 은, 니켈, 백금, 티타늄, 또는 텅스텐, 또는 이들의 합금들을 포함할 수 있지만, 최종 용도 또는 타겟 애플리케이션에 따라, 임의의 적합하게 전도성인 콘택 금속 또는 합금이 사용될 수 있다. 일부 실시예들에서, 원한다면, 접착 층들(예를 들어, 티타늄 질화물) 및/또는 라이너 또는 장벽 층들(예를 들어, 탄탈 질화물)과 같은, 추가적인 층들이 S/D 콘택 영역(142)에 존재할 수 있다. 일부 실시예들에서, 예를 들어, 실리사이드화 또는 게르마나이드화 프로세스(예를 들어, 일반적으로 콘택 금속의 퇴적에 이어서 어닐링)를 사용하여 S/D 콘택들(142)의 금속화가 수행될 수 있다. 일부 실시예에서, 게이트 스택들(180)은 S/D 콘택들(142)의 형성 전에 형성될 수 있는 반면, 다른 실시예들에서, 게이트 스택들(180)은, 예를 들어, S/D 콘택들(142)의 형성 후에 형성될 수 있다는 점에 유의한다. 예를 들어, 백-엔드-오브 라인 상호접속들을 수행하는 것과 같은, 추가적인 처리가 하나 이상의 트랜지스터 디바이스의 형성을 완료하기 위해 수행될 수 있다.
일부 실시예들에서, 예를 들어, 대체 금속 게이트(RMG) 처리를 사용하는 것과 같이, 임의의 적합한 기법들을 사용하여 게이트 유전체 재료(182) 및 게이트 전극 재료(184)(이 예시적인 실시예에서)를 포함하는 게이트 스택들(180)이 형성될 수 있다. 일부 실시예들에서, 게이트 유전체 재료(182)는, 도 1f의 구조에 도시된 것과는 반대로, 재료가 게이트 스택 영역(180)의 측벽들 상에 그리고 스페이서들(130) 상에 위치하도록 등각으로 퇴적될 수 있다. 일부 실시예들에서, 게이트 유전체 재료(182)는 최종 용도 또는 타겟 애플리케이션에 따라, 실리콘 이산화물 및/또는 하이-k 유전체 재료를 포함할 수 있다. 하이-k 게이트 유전체 재료들의 예들은, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오베이트를 포함한다. 일부 실시예들에서, 예를 들어, 하이-k 재료가 사용될 때 그 품질을 개선하기 위해 게이트 유전체 층(182)에 대해 어닐링 프로세스가 수행될 수 있다. 일부 실시예들에서, 추가적인 처리는 게이트 전극(184)과 접촉하는 게이트 콘택들의 형성을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(184) 또는 게이트 콘택들(존재하는 경우)의 재료는, 예를 들어, 폴리실리콘, 실리콘 질화물, 실리콘 탄화물, 또는 다양한 적합한 금속들 또는 금속 합금들, 예컨대 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 구리(Cu), 티타늄 질화물(TiN), 또는 탄탈 질화물(TaN)과 같은 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, 예를 들어, 게이트 유전체(182)와 게이트(184) 사이의 계면 품질을 증가시키기 위해 그리고/또는 게이트 유전체(182)와 게이트(184) 사이의 전기적 속성을 개선하기 위해 게이트 유전체(182)와 게이트(184) 사이에 하나 이상의 재료 층이 형성될 수 있다. 그러한 개재 층들은, 예를 들어, 하나 이상의 일-함수 재료 층을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 층(182) 및/또는 게이트(184)는 2개 이상의 재료 층의 다층 구조를 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 층(182) 및/또는 게이트(184)는 층의 적어도 일부분에서 하나 이상의 재료의 함유량을 그레이딩(예를 들어, 증가 및/또는 감소)하는 것을 포함할 수 있다. 이 예시적인 실시예에서, 트랜지스터 채널 영역들(192 및 194)은 그들의 대응하는 게이트 스택들(180)에 의해 정의될 수 있고 그리고/또는 채널 영역들(192 및 194)은, 예를 들어, 그들의 인접한 대응하는 S/D 영역들(140)에 의해 정의될 수 있다는 점에 유의한다.
일부 실시예들에서, 열 부스트 재료(172)는 최종 용도 또는 타겟 애플리케이션에 따라, 높은 양의 선형 열 팽창 계수(CTE) 또는 음의 선형 CTE를 갖는 재료들을 포함하도록 선택될 수 있다. 열 부스트 재료(172)가 높은 양의 선형 CTE 값을 갖는 재료를 포함하는 실시예들에서, 그러한 높은 양의 선형 CTE 값들은 최종 용도 또는 타겟 애플리케이션에 따라, 4, 5, 6, 7, 8, 9, 10, 15, 또는 20ppm/℃(예를 들어, 약 20℃에서, 여기서 약 20℃는 20℃에서 플러스 또는 마이너스 5℃ 즉 15-25℃를 포함함)보다 클 수 있거나, 또는 어떤 다른 적합한 플로어 값일 수 있다. 예를 들어, 일부 그러한 적합한 재료들은, 일부 예를 들자면, 알루미늄 산화물(또는 알루미나), 알루미늄 질화물, 다공성 산화물, 사파이어, 및/또는 베릴륨 산화물(또는 베릴리아)을 포함할 수 있다. 일부 실시예들에서, 높은 양의 선형 CTE를 포함하는 열 부스트 재료(172)가 높은 동작 온도들(예를 들어, 40, 50, 60, 70, 80, 90, 100, 125, 150, 175, 또는 200℃보다 큰 온도들)에서 그리고/또는 높은 동작 게이트 전압들(예를 들어, 1.5, 1.8, 2.5, 3.3, 또는 5V보다 큰 전압들)에서 디바이스의 성능을 개선하기 위해 PMOS 디바이스에서 사용될 수 있다. 그러한 실시예들에서, 성능 개선은 동작 온도가 증가함에 따라 높은 양의 선형 CTE를 갖는 재료가 팽창할 때 채널 영역(192)에 유도된 압축 변형으로부터 도출될 수 있다. 따라서, 일부 실시예들에서, 열 부스트 재료는 캐리어 이동도(예를 들어, PMOS의 경우에, 정공 이동도)를 개선하고, 예를 들어, 온도에 의해 유도된 이동도 열화를 보상할 수 있다. 일부 실시예들에서, 높은 양의 선형 CTE 재료는, 예컨대, S/D 영역들(140) 중 하나 또는 양자 모두에 대해 변형을 야기하여, 예를 들어, 터널링이 발생하는 대역 다이어그램을 수정함으로써, TFET 성능을 개선할 수 있다.
일부 실시예들에서, 열 부스트 재료(172)는 0ppm/℃(예를 들어, 약 20℃에서)보다 작은 선형 CTE 값으로 표현될 수도 있는, 음의 선형 CTE 값을 갖는 재료들을 포함하도록 선택될 수 있다. 예를 들어, 일부 그러한 적합한 재료들은, 일부 예를 들자면, 하프늄 텅스텐산염, 하프늄 몰리브덴산염, 지르코늄 텅스텐산염(또는 입방 지르코늄 텅스텐산염), 지르코늄 몰리브덴산염, 및/또는 지르코늄 바나듐산염을 포함할 수 있다. 일부 실시예들에서, 음의 선형 CTE를 포함하는 열 부스트 재료(172)가 높은 동작 온도들(예를 들어, 40, 50, 60, 70, 80, 90, 100, 125, 150, 175, 또는 200℃보다 큰 온도들)에서 그리고/또는 높은 동작 게이트 전압들(예를 들어, 1.5, 1.8, 2.5, 3.3, 또는 5V보다 큰 전압들)에서 디바이스의 성능을 개선하기 위해 NMOS 디바이스에서 사용될 수 있다. 그러한 실시예들에서, 성능 개선은 동작 온도가 증가함에 따라 음의 선형 CTE를 갖는 재료가 수축할 때 채널 영역(192)에 유도된 인장 변형으로부터 도출될 수 있다. 따라서, 일부 실시예들에서, 열 부스트 재료는 캐리어 이동도(예를 들어, NMOS의 경우에, 전자들)를 개선하고, 예를 들어, 온도에 의해 유도된 이동도 열화를 보상할 수 있다. 일부 실시예들에서, 음의 선형 CTE 재료는, 예컨대, S/D 영역들(140) 중 하나 또는 양자 모두에 대해 변형을 야기하여, 예를 들어, 터널링이 발생하는 대역 다이어그램을 수정하는 것과 같이, TFET 성능을 개선할 수 있다. 달리 말하면, 본 명세서에 설명된 열 부스트 재료는, (동작 온도가 증가함에 따라 야기되는) 그의 팽창 또는 수축이, 예컨대 열 부스트 재료 팽창 또는 수축에 의해 야기된 변형으로 인해 인접 트랜지스터의 채널 영역에서 캐리어 이동도를 증가시킴으로써, 인접한 트랜지스터에 긍정적으로 영향을 미치도록, 그것이 인접하는 타겟 트랜지스터 구성의 결과로서 그의 열 부스트 속성을 도출할 수 있다.
일부 실시예들에서, 트랜지스터 디바이스에 인접한 열 부스트 재료(172)는 주변의 집적 회로 디바이스들로부터 트랜지스터 디바이스를 격리시킬 수 있다. 예를 들어, 더미 게이트 스택들을 제거하고 핀 재료(또는 집적 회로 구성에 따라, 대체 핀 재료 또는 기판 재료) 내로 에칭하는 것으로부터 형성된 트렌치들 내에 위치하는 열 부스트 재료(172)는 핀 방향을 따라 또는 채널 캐리어 이동의 방향을 따라(예를 들어, 소스에서 드레인 방향을 따라) 전기적 격리를 제공할 수 있다. 예를 들어, 도 1f에서, 재료(172)는 채널 영역(192)의 좌측의 S/D 영역(140)과 채널 영역(194)의 우측의 S/D 영역(140) 사이 등의 전기적 격리를 제공할 수 있다. 도 1f의 예시적인 구조에서, 채널 영역(192)은, 도시된 바와 같이, 그 채널 영역(192)의 양 측의 S/D 영역들(140)에 인접한 열 부스트 재료(172)를 포함한다. 또한, 도 1f의 예시적인 구조는 채널 영역(194)을 또한 포함하는데, 이는 해당 채널 영역(194)의 양 측의 S/D 영역들(140)에 인접한 재료(174)를 포함한다. 일부 실시예들에서, 재료(174)는 열 부스트 재료(172)에 관련하여 위에 설명된 임의의 적합한 재료를 포함하는 열 부스트 재료를 포함할 수 있다. 예를 들어, 우측 게이트 스택(180) 및 대응하는 채널 영역(192)이 PMOS 디바이스에서 사용되도록 의도되면, 재료(172)는 높은 양의 선형 CTE(예를 들어, 약 20℃에서 5ppm/℃보다 큰 CTE 값)를 갖는 열 부스트 재료를 포함할 수 있고, 좌측 게이트 스택(180) 및 대응하는 채널 영역(194)이 NMOS 디바이스에서 사용되도록 의도되면, 재료(174)는 음의 선형 CTE(예를 들어, 약 20℃에서 0ppm/℃보다 작은 CTE 값)를 갖는 열 부스트 재료를 포함할 수 있다. 또한, 그러한 예시적인 실시예에서, PMOS 및 NMOS 디바이스는 CMOS 디바이스에서 사용될 수 있으며, 여기서 PMOS 및 NMOS 컴포넌트들 중 하나 또는 양자 모두가 본 명세서에 설명된 열 부스트 기법들로부터 이익을 얻는다.
일부 실시예들에서, 재료(174)는 실리콘 질화물 또는 실리콘 탄화물과 같은, 0 내지 4ppm/℃(예를 들어, 약 20℃에서)의 선형 CTE 값을 갖는 격리 재료를 포함하는 표준 격리 재료일 수 있다. 따라서, 일부 실시예들에서, 본 명세서에 설명된 바와 같은 인접한 열 부스트 재료(예를 들어, 재료(172))을 포함하는 트랜지스터들이, 최종 용도 또는 타겟 애플리케이션에 따라, 표준 격리 재료인 인접한 재료를 포함하는 트랜지스터들과 함께 사용될 수 있다. 비록 도 1f의 구조의 게이트 스택들(180) 사이에 2개의 대체 스택(예를 들어, 우측에서 좌측으로, 재료(172) 및 재료(174)의 스택)이 있지만, 일부 실시예들에서, 트랜지스터 디바이스들 사이에, 1, 3, 4, 또는(5), 또는 임의의 다른 적합한 수와 같은, 임의의 수의 재료 스택이 위치할 수 있다는 점에 유의한다. 일부 실시예들에서, 재료(172 및 174)는 각각 채널 영역들(192, 194)의 양 측의 S/D 영역들(140)에 인접한다. 이전에 설명된 바와 같이, 일부 실시예들에서, 재료 영역들(172 또는 174)과 이들의 대응하는 인접한 S/D 영역(140) 사이에 하나 이상의 피처 또는 재료가 위치할 수 있다. 예를 들어, 도 1f의 구조에서, 핀 재료(112)는 하부 부분에서 재료(172/174)와 각자의 S/D 영역 재료(140) 사이에 위치하고, 스페이서 재료(130)는 상부 부분에서 재료(172/174)와 각자의 S/D 영역 재료(140) 사이에 위치한다.
일부 실시예들에서, 열 부스트 재료(또는 격리 재료)(172 또는 174)의 위치는 트랜지스터 피처로부터의 상대적인 거리에 의해 정의될 수 있다. 예를 들어, 도 1f에 예시된 바와 같이, 도시된 거리 d는 재료(172/174)와 각자의 채널 영역(192/194) 사이의 거리이다. 일부 실시예들에서, 거리 d는 최종 용도 또는 타겟 애플리케이션에 따라, 10, 20, 50, 100, 150, 200, 250, 300, 400, 또는 500nm보다 작거나, 또는 어떤 다른 적합한 최대 거리일 수 있다. 일부 실시예들에서, 재료(172 또는 174)를 정의하는 데 사용되는 상대적인 거리는 그 재료와 인접한 S/D 영역 재료(140) 사이의 거리일 수 있다. 일부 그러한 실시예들에서, 그러한 거리는 최종 용도 또는 타겟 애플리케이션에 따라, 5, 10, 20, 50, 100, 150, 200, 250, 또는 300nm보다 작거나, 또는 어떤 다른 적합한 최대 거리일 수 있다. 일부 실시예들에서, 트랜지스터 및 그의 피처들에 상대적인 열 부스트 재료의 거리(및/또는 열 부스트 재료의 선형 CTE 값)은 열 부스트 재료를 사용하는 것의 원하는 효과에 기초하여 선택될 수 있다. 달리 말하면, 사용된 열 부스트 재료를 포함하는 집적 회로 구성은 최종 용도 또는 타겟 애플리케이션에 맞추어 조정될 수 있다. 예를 들어, 일부 실시예들에서, 본 명세서에 설명된 열 부스트 재료는 높은 동작 온도들(예를 들어, 50℃보다 큰 동작 온도들)에서 획득되는 열 강화를 증가시키기 위해 영향을 미칠 인접한 트랜지스터에 더 가까이 형성될 수 있다. 일부 실시예들에서, 재료(172 또는 174)의 위치는 가장 가까운 S/D 영역(140)이 그 재료(172 또는 174)와 트랜지스터 채널 영역(192 또는 194) 사이에 있음을 표명함으로써 정의될 수 있다. 예를 들어, 도 1f의 구조를 보면, 최우측의 S/D 영역(140)은 최우측의 열 부스트 재료(172)와 채널 영역(192) 사이에 위치한다는 것을 알 수 있다.
일부 실시예들에서, 열 부스트 재료 피처(172)의 폭 W1은 최종 용도 또는 타겟 애플리케이션에 따라, 10nm 내지 1 마이크론의 범위(예를 들어, 50-500nm의 범위), 또는 어떤 다른 적합한 크기일 수 있다. 일부 실시예들에서, 열 부스트 재료 피처(172)의 폭 W1은, 예를 들어, 인접한 S/D 영역(140)의 폭 W2 또는 인접한 채널 영역(192)의 폭 W3에 상대적으로 정의될 수 있다. 예를 들어, 일부 실시예들에서, (트랜지스터에 인접한) 열 부스트 재료 피처의 폭 W1 대 해당 트랜지스터의 인접한 S/D 영역의 폭 W2의 비율은: 대략 1:1; 적어도 1:2, 1:3, 1:4 또는 1:5; 적어도 2:1, 3:1, 4:1, 또는 5:1; 또는 본 개시내용에 비추어 명백할 것인 바와 같이, 어떤 다른 적합한 비율의 비율들(W1:W2)을 포함할 수 있다. 일부 실시예들에서, (트랜지스터에 인접한) 열 부스트 재료 피처의 폭 W1 대 인접한 트랜지스터 채널 영역의 폭 W3의 비율은: 대략 1:1, 적어도 1:2, 1:3, 1:4, 또는 1:5; 적어도 2:1, 3:1, 4:1, 또는 5:1; 또는 본 개시내용에 비추어 명백할 것인 바와 같이, 어떤 다른 적합한 비율의 비율들(W1:W2)을 포함할 수 있다.
이전에 설명된 바와 같이, 비록 도 1a 내지 도 1f를 참조하여 설명된 기법들은 핀형 구성(예를 들어, finFET 또는 트라이-게이트 구성들)을 갖는 트랜지스터들을 포함하는 집적 회로의 컨텍스트에서 주로 설명되고 묘사되었지만, 이 기법들은 평면 구성을 갖는 트랜지스터들 또는 듀얼-게이트 구성 또는 게이트-올-어라운드(GAA) 구성(예를 들어, 하나 이상의 나노와이어 또는 나노리본을 포함함)과 같은 다른 비-평면 구성들을 갖는 트랜지스터들을 포함하는 집적 회로들에 적용될 수 있다. 또한, 이 기법들은, 일부 예를 들자면, IV족 재료(예를 들어, Si, Ge, SiGe, SiC) 및/또는 III-V족 재료(예를 들어, GaAs, InGaAs, GaN, InGaN)와 같은 다양한 반도체 재료를 포함하는 채널 영역들을 갖는 트랜지스터들에 이익을 주기 위해 적용될 수 있다. 게다가 또한, 트랜지스터 채널 재료는 기판 재료에 대해 네이티브일 수 있고, 트랜지스터 채널은 대체 재료를 포함할 수 있거나(예를 들어, 대체 재료로 만들어진 대체 핀들 또는 나노와이어들의 경우에), 또는 트랜지스터 채널은 네이티브 및 대체 재료의 일부 조합을 포함할 수 있다(예를 들어, 활성 핀의 베이스 부분은 네이티브 기판 재료를 포함하는 반면 상부 부분은 대체 재료를 포함한다). 트랜지스터 채널이 기판 재료에 대해 네이티브인 재료를 포함하는지 여부에 관계없이, 그것은 최종 용도 또는 타겟 애플리케이션에 따라, 하나 이상의 도펀트 재료를 포함하거나 포함하지 않을 수도 있다는 점에 유의한다. 예를 들어, MOSFET 구성의 경우에, n-타입 도핑된 S/D 재료 및 p-타입 도핑된 채널 재료를 포함하는 NMOS 구성, 또는 p-타입 도핑된 S/D 재료 및 n-타입 도핑된 채널 재료를 포함하는 PMOS 구성과 같이, 채널 영역은 인접한 S/D 영역들과 반대의 타입으로 도핑될 수 있다. TFET 구성의 경우에, S/D 영역들은 반대 타입으로 도핑될 수 있고(하나는 n-타입 도핑되고 다른 하나는 p-타입 도핑됨) 채널 재료는 최소로 도핑되거나 또는 도핑되지 않은/진성일 수 있다. 따라서, 본 명세서에 설명된 기법들은 달리 언급되지 않는 한 임의의 특정 트랜지스터 구성에 제한되도록 의도되지 않는다. 또한, 비록 도 1f의 집적 회로 구조는 예시의 용이함을 위해 이웃하는 디바이스들로서 2개의 트랜지스터(하나의 트랜지스터는 채널 영역(192)을 갖고 다른 하나는 채널 영역(194)을 가짐)를 보여주지만, 그럴 필요는 없다는 점에 유의한다. 예를 들어, 일부 실시예들에서, 그러한 트랜지스터들은 단일 칩 또는 다이 상의 어디든 위치할 수 있으며, 따라서 그 2개의 트랜지스터는 동일한 기판 또는 집적 회로 상에 임의의 거리만큼 떨어져 위치할 수 있다. 본 개시내용에 비추어 다수의 변동들 및 구성들이 명백할 것이며, 일부 그러한 변동들이 아래 도 2a 내지 도 2f를 참조하여 본 명세서에 설명될 것이다.
도 2a 내지 도 2f는 일부 실시예들에 따라, 도 1f의 예시적인 집적 회로 구조의 대략 우측 절반에 만들어진 다수의 구조적 변동을 예시한다. 도 1f의 구조의 중간에 있는 S/D 영역(140)은, 예시의 용이함을 위해, 도 2a 내지 도 2f의 구조에서 생략되었다는 점에 유의한다. 더욱이, 도 1f의 구조로부터의 중간 S/D 영역(140)은 트랜지스터 디바이스에서 사용되지 않는다. 도 2a 내지 도 2f에서 유사한 도 1f의 피처들에 관한 이전의 관련 논의는, 예를 들어, 기판(110), STI(111), 핀(112), 스페이서(130), S/D 영역들(140), S/D 콘택들(142), 및 채널 영역(192)에 관한 이전의 관련 논의와 같이, 그들 피처에 동등하게 적용된다. 도 2a 내지 도 2f에서, 구조는 열 부스트 재료 피처들의 내부에 화살표들을 포함하는데, 이들은 동작 온도 T가 증가함에 따라 팽창(재료 피처의 중심으로부터 멀어지는 방향을 향하는 화살표들) 또는 수축(재료 피처의 중심 쪽으로 향하는 화살표들)을 표시하는 데 사용되고, 온도가 증가하는 것은 도 2a 내지 도 2f의 구조들 외부의 온도 T 위에 위쪽으로 향하는 화살표들을 통해 표시된다는 점에 유의한다. 그러한 화살표 표시들은 예시적인 목적으로 제공되며 형성된 실제 구조들의 일부인 것으로 의도되지 않는다. 일반적으로, 도 2a 내지 도 2f를 참조하면, 열 부스트 재료(272)가 사용되고 있을 때, 그것은 높은 양의 선형 CTE(예를 들어, 약 20℃에서 5ppm/℃보다 큰 CTE 값)를 갖는 재료이고, 열 부스트 재료(372)가 사용되고 있을 때, 그것은 음의 선형 CTE(예를 들어, 약 20℃에서 0ppm/℃보다 작은 CTE)를 갖는 재료이다. 재료 피처들에 대한 272 및 372의 표시자들은 이들이 도 1d 내지 도 1f의 일반적인 열 부스트 재료(172)에 대응하기 때문에 사용된다.
도 2a 및 도 2b는 일부 실시예들에서, 열 부스트 재료(272 또는 372)에 더하여 하나 이상의 재료가 도 1b에서 형성된 에칭된 영역들(160)에 포함될 수 있음을 예시하기 위해 제공된다. 예를 들어, 도 2a 및 도 2b에서, (핀(112)에 대해 수직 방향으로 연장되는) 핀 트렌치 격리 영역 내의 열 부스트 재료(272 및 372) 위에 추가적인 재료(250)가 있다. 또한, 도 2b에서, 열 부스트 재료(372) 아래에 추가적인 재료(250')가 있으며, 여기서 추가적인 재료(250')는 재료(250)와 동일하거나 상이할 수 있다. 일부 실시예들에서, 재료(250/250')는, 일부 예를 들자면, 스핀-온 카본(spin-on carbon, SOC), 티타늄 산화물, 텅스텐 산화물, 또는 지르코늄 산화물과 같은, 후속 처리 동안 열 부스트 재료(272)를 보호할 수 있는 하드마스크 재료를 포함할 수 있다. 일부 실시예들에서, 재료(250/250')는, 높은 견고성 속성을 포함하는 다양한 세라믹 재료와 같은, 열 부스트 재료(272 또는 372)의 팽창 또는 수축의 방향성을 제어하는 데 도움을 주기 위해 더 강성인 재료로 선택될 수 있다. 이러한 방식으로, 열 부스트 재료는 채널 영역(192)과 실질적으로 평행한 방향으로 팽창 또는 수축하고 그에 의해 채널 영역(192)에 더 큰 변형 효과를 야기할 가능성이 더 많을 수 있다. 열 부스트 재료(272 및 372)는 S/D 영역들(140) 양자 모두에 인접해 있다(따라서 채널 영역(192)은 열 부스트 재료 사이에 있다)는 점에 유의한다. 또한, 열 부스트 재료 피처들은 도 2a 및 도 2b의 예시적인 구조들에서 인접한 S/D 영역(140)의 높이와 동일하고 정렬된 높이를 갖는다; 그러나, 본 개시내용은 그렇게 제한되도록 의도되어 있지 않다는 점에 유의한다.
도 2c는 일부 실시예들에서, 열 부스트 재료가 트랜지스터의 하나의 측부에만 인접할 수 있음을 예시하기 위해 제공된다. 예를 들어, 알 수 있는 바와 같이, 도 2c의 구조는, 채널 영역(192)을 포함하는 트랜지스터의 좌측만이 열 부스트 재료(구체적으로, 이 예시적인 경우에 재료(272))를 포함한다는 점을 제외하고는, 도 2a의 구조와 동일하다. 이 예시적인 실시예에서 또한 알 수 있는 바와 같이, 우측의 핀 트렌치 격리 영역은 재료들(272 및 250) 대신에 재료(274)를 포함한다. 일부 실시예들에서, 재료(274)는, 예를 들어, 실리콘 질화물 또는 실리콘 탄화물과 같은, 0 내지 4ppm/℃(예를 들어, 약 20℃에서)의 선형 CTE 값을 갖는 표준 격리 재료일 수 있다. 이 예시적인 구조에서, 채널 영역(192)에 야기되는 변형은, 예를 들어, 열 부스트 재료가 단지 트랜지스터의 하나의 측부에 인접함으로 인해 불균일할 수 있다는 점에 유의한다.
도 2d는 일부 실시예들에서, 열 부스트 재료 피처들이 인접한 트랜지스터들의 S/D 또는 채널 영역들에 정확히 정렬될 필요는 없음을 예시하기 위해 제공된다. 예를 들어, 도 2d에서 알 수 있는 바와 같이, 좌측의 열 부스트 재료 피처(372)는 인접한 S/D 영역(140) 및 채널 영역(192)의 위 및 아래로 연장된다. 일부 실시예들에서, 그러한 구성은 열 부스트 재료가, 예를 들어, 인접한 트랜지스터 S/D 영역 및/또는 채널 영역의 높이와 적어도 정렬되는 것을 보장하기 위해 요구될 수 있다. 일부 실시예들에서, 열 부스트 재료 피처는 인접한 S/D 영역(140) 및/또는 채널 영역(192)의 위 또는 아래 중 하나로만 연장될 수 있다. 도 2d에서 또한 알 수 있는 바와 같이, 우측의 열 부스트 재료 피처(372)는 인접한 S/D 영역(140) 및 채널 영역(192)보다 작다. 도 2d는 또한 일부 실시예들에서, 채널 영역(192)의 좌측에 있는 열 부스트 재료 피처(372)에 비해 채널 영역(192)의 우측에 있는 수평적으로 더 넓은 열 부스트 재료 피처(372)와 같이, 열 부스트 재료 피처들이 변화하는 폭들을 가질 수 있음을 예시하기 위해 제공된다. 도 2d에서, 채널 영역(192)을 포함하는 트랜지스터의 양 측의 열 부스트 재료 피처들에서의 임의의 및/또는 모든 변동들은 동작 온도가 증가함에 따라 열 부스트 재료에 의해 그 영역에서 야기된 변형에 영향을 미칠 수 있다. 예를 들어, 우측의 열 부스트 재료 피처(372)는 좌측의 열 부스트 재료 피처(372)만큼 많은 변형을 채널 영역(192)에 야기하지 않을 수 있다(예를 들어, 우측 피처가 수직으로 더 짧고/짧거나 수평적으로 더 넓음으로 인해).
도 2e는 일부 실시예들에서, 트랜지스터의 양 측에 인접한 열 부스트 재료가 동일한 재료가 아닐 수 있음을 예시하기 위해 제공된다. 예를 들어, 알 수 있는 바와 같이, 구조의 좌측은 채널 영역(192)의 좌측의 S/D 영역(140)에 인접한 열 부스트 재료(272)를 갖는, 도 2a의 구조의 것과 동일하다. 또한 알 수 있는 바와 같이, 구조의 우측은, 이 예시적인 실시예에서, 여전히 양의 선형 CTE를 갖지만, 열 부스트 재료(272)보다 낮은 양의 선형 CTE 값(더 작은 그리고 더 적은 화살표로 표시됨)을 갖는 상이한 열 부스트 재료(273)를 포함한다. 예를 들어, 일부 실시예들에서, 2개의 열 부스트 재료의 절대 값의 차이는 최종 용도 또는 타겟 애플리케이션에 따라, 적어도 1, 2, 3, 4 또는 5ppm/℃(예를 들어, 약 20℃에서), 또는 어떤 다른 최소 값일 수 있다. 일부 실시예들에서, 높은 양의 선형 CTE(예를 들어, 약 20℃에서 5ppm/℃보다 큰 CTE 값)를 갖는 재료가 트랜지스터의 하나의 측부에 인접할 수 있는 반면, 음의 선형 CTE(예를 들어, 약 20℃에서 0ppm/℃보다 작은 CTE 값)을 갖는 재료가 트랜지스터의 다른 측부에 인접할 수 있다. 임의의 그러한 예시적인 구조들에서, 트랜지스터의 양 측에서 사용되는 열 부스트 재료의 차이들은, 예를 들어, 트랜지스터 채널 영역(192)에서 불균일한 변형을 초래할 수 있다.
도 2f는 일부 실시예들에서, 하나보다 많은 열 부스트 재료가 트랜지스터의 하나의 측부 상에 그 트랜지스터에 인접하여 있을 수 있음을 예시하기 위해 제공된다. 도 2f에서 알 수 있는 바와 같이, 구조는 트랜지스터의 좌측에 인접한 2개의 상이한 열 부스트 재료(272 및 273)를 포함한다. 재료(273)에 관한 이전의 관련 논의는 여기서 동등하게 적용가능하다. 예를 들어, 이 예시적인 구조에서 알 수 있는 바와 같이, 273은 높은 양의 선형 CTE 값이지만, 재료(272)의 CTE 값보다는 작은 값(더 작은 그리고 더 적은 화살표로 표시됨)을 포함한다. 일부 실시예들에서, 열 부스트 재료 피처들은 본 명세서에 설명된 적어도 하나의 열 부스트 재료를 포함하는 다층 피처들일 수 있다. 일부 실시예들에서, 열 부스트 재료 피처들은 피처 전체에 걸쳐 하나 이상의 재료의 함유량을 그레이딩(예를 들어, 감소 및/또는 증가)하는 것을 포함할 수 있다. 도 2f의 예시적인 실시예에서, 트랜지스터 채널 영역(192)의 좌측의 재료 층들(272 및 273)은 2개의 상이한 층을 포함하는 하나의 열 부스트 재료 피처이거나 또는 2개의 개별 열 부스트 재료 피처로 고려될 수 있다. 임의의 그러한 경우에, 채널 영역은 그러한 변동들의 결과로서 불균일한 변형을 포함할 수 있다. 예를 들어, 이 예시적인 실시예에서, 재료(272)가 재료(273)보다 높은 선형 CTE 값을 가짐으로 인해, 변형은 (도시된 바와 같이 게이트 유전체(182)에 가장 가까이 위치하는) 채널 영역(192)의 상부에서 더 클 수 있다. 이해할 수 있는 바와 같이, 음의 선형 CTE 값들을 갖는 재료들의 경우에는 그 반대가 사실일 것이며, 따라서 예를 들어, 더 음의 값이 더 큰 영향을 미칠 수 있다. 도 2f는 또한 도 1f의 것과 유사한 구조의 우측을 보여주는데, 열 부스트 재료(272)는 도 1b에서 형성된 에칭된 영역(160)의 전체를 차지한다. 도 2f는 또한 이 예시적인 실시예에서, 핀(212)이 기판(110)의 재료에 대해 네이티브가 아닌 대체 재료로 형성되었음을 보여준다. 따라서, 이 예시적인 실시예에서, 트랜지스터 채널 영역 재료(292)는 대체 핀(212)의 동일한 재료를 포함하고(그러한 영역(292)이 도핑되었는지 도핑되지 않았는지에 관계없이) 따라서 기판 재료(110)에 대해 네이티브가 아니다. 본 개시내용에 비추어 다수의 변동들 및 구성들이 명백할 것이다.
예시적인 시스템
도 3은 일부 실시예들에 따라, 본 명세서에 개시된 기법들을 사용하여 형성된 집적 회로 구조들 또는 디바이스들로 구현된 컴퓨팅 시스템(1000)을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만, 이들에 제한되지 않는 다수의 컴포넌트를 포함할 수 있으며, 이들 각각은 물리적으로 그리고 전기적으로 마더보드(1002)에 결합되거나, 그 내부에 달리 통합될 수 있다. 인식될 것인 바와 같이, 마더보드(1002)는, 예를 들어, 시스템(1000)의 메인 보드이든지, 메인 보드 상에 장착된 도터보드이든지, 또는 유일한 보드이든지 등 관계없이, 임의의 인쇄 회로 기판일 수 있다.
그 애플리케이션들에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 그리고 전기적으로 결합될 수 있는 또는 그렇지 않을 수 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함할 수 있지만, 이에 제한되는 것은 아니다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 것은 예시적인 실시예에 따라 개시된 기법들을 사용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스를 포함할 수 있다. 일부 실시예들에서, 다수의 기능이 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 그 프로세서에 달리 통합될 수 있다는 점에 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 그 용어는 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지 않지만, 일부 실시예들에서는 연관된 디바이스들이 어떠한 와이어도 포함하지 않을 수도 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션 LTE, Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물뿐만 아니라(3G, 4G), 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이들에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 더 짧은 거리의 무선 통신에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타와 같은 더 먼 거리의 무선 통신에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 본 명세서에서 다양하게 설명된 바와 같이, 개시된 기법들을 사용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스로 구현되는 온보드 회로를 포함한다. "프로세서"이라는 용어는, 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적인 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 다양하게 설명된 바와 같은 개시된 기법들을 사용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스를 포함한다. 본 개시내용에 비추어 인식될 것인 바와 같이, 다중-표준 무선 능력이 프로세서(1004)에 직접 통합될 수 있다(예를 들어, 임의의 칩들(1006)의 기능성이 개별 통신 칩들을 갖기보다는, 프로세서(1004)에 통합되는 경우)는 점에 유의한다. 또한, 프로세서(1004)가 그러한 무선 능력을 갖는 칩 셋일 수 있다는 점에 유의한다. 요컨대, 임의의 수의 프로세서(1004) 및/또는 통신 칩(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩 셋이 그것에 통합된 다수의 기능을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩톱, 넷북, 노트북, 스마트폰, 태블릿, 개인용 디지털 단말기(PDA), 울트라-모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하거나 본 명세서에서 다양하게 설명된 바와 같이, 개시된 기법들을 사용하여 형성된 하나 이상의 집적 회로 구조 및 디바이스를 이용하는 임의의 다른 전자 디바이스일 수 있다.
추가의 예시적인 실시예들
다음의 예들은 추가 실시예들에 관한 것이며, 이로부터 다수의 치환들 및 구성들이 명백할 것이다.
예 1은 집적 회로로서, 이는 채널 영역, 상기 채널 영역 위의 게이트 스택 및 상기 채널 영역에 인접한 소스 및 드레인(S/D) 영역들을 갖는 트랜지스터를 포함하고; 상기 S/D 영역들 중 하나에 인접한 제1 재료를 또한 포함하고, 상기 제1 재료에 인접한 상기 S/D 영역은 상기 제1 재료와 상기 채널 영역 사이에 있고, 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 것과 0ppm/℃보다 작은 것 중 하나인 선형 열 팽창 계수(CTE) 값을 갖는다.
예 2는 예 1의 주제를 포함하는데, 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 선형 CTE 값을 갖는다.
예 3은 예 1-2 중 어느 하나의 주제를 포함하는데, 상기 제1 재료는 알루미늄 산화물, 알루미늄 질화물, 베릴륨 산화물, 다공성 산화물, 및 사파이어 중 하나를 포함한다.
예 4는 예 1-3 중 어느 하나의 주제를 포함하는데, 상기 트랜지스터는 p-타입 금속-산화물-반도체 전계-효과 트랜지스터이다.
예 5는 예 1의 주제를 포함하는데, 상기 제1 재료는 약 20℃에서 0ppm/℃보다 작은 선형 CTE 값을 갖는다.
예 6은 예 1 또는 5 중 어느 하나의 주제를 포함하는데, 상기 제1 재료는 하프늄 텅스텐산염, 하프늄 몰리브덴산염, 지르코늄 텅스텐산염, 지르코늄 몰리브덴산염, 및 지르코늄 바나듐산염 중 하나를 포함한다.
예 7은 예 1 또는 5-6 중 어느 하나의 주제를 포함하는데, 상기 트랜지스터는 n-타입 금속-산화물-반도체 전계-효과 트랜지스터이다.
예 8은 예 1-7 중 어느 하나의 주제를 포함하는데, 상기 제1 재료는 상기 S/D 영역들 중 하나에 직접 인접하고, 따라서 상기 제1 재료는 그 S/D 영역과 접촉한다.
예 9는 예 1-7 중 어느 하나의 주제를 포함하는데, 상기 S/D 영역들 중 하나와 상기 제1 재료 사이에 다른 재료가 있고, 상기 다른 재료는 상기 제1 재료와 상이하다.
예 10은 예 1-9 중 어느 하나의 주제를 포함하는데, 상기 제1 재료는 상기 S/D 영역들 양자 모두에 인접하고, 따라서 상기 S/D 영역들 각각은 상기 제1 재료와 상기 채널 영역 사이에 있다.
예 11은 예 1-10 중 어느 하나의 주제를 포함하는데, 상기 제1 재료 상에 하드마스크 재료를 추가로 포함한다.
예 12는 예 1-11 중 어느 하나의 주제를 포함하는데, 제2 재료가 상기 S/D 영역들 중 다른 하나에 인접하고, 따라서 상기 S/D 영역들 중 다른 하나는 상기 제2 재료와 상기 채널 영역 사이에 있고, 상기 제2 재료는 상기 제1 재료의 선형 CTE 값과 상이한 선형 CTE 값을 갖는다.
예 13은 예 1-12 중 어느 하나의 주제를 포함하는데, 채널 영역, 상기 채널 영역 위의 게이트 스택, 및 상기 채널 영역에 인접한 S/D 영역들을 갖는 다른 트랜지스터를 추가로 포함하고; 상기 다른 트랜지스터의 S/D 영역들 중 하나에 인접한 제2 재료를 또한 포함하고, 상기 제2 재료에 인접한 상기 S/D 영역은 상기 다른 트랜지스터의 상기 채널 영역과 상기 제2 재료 사이에 있고, 상기 제2 재료는 약 20℃에서 0ppm/℃와 5ppm/℃ 사이에 있는 선형 CTE 값을 갖는다.
예 14는 예 13의 주제를 포함하는데, 상기 제2 재료는 실리콘 질화물과 실리콘 탄화물 중 하나이다.
예 15는 예 13-14 중 어느 하나의 주제를 포함하는데, 상기 제1 재료의 선형 CTE 값은 상기 제2 재료의 선형 CTE 값보다 약 20℃에서 적어도 2ppm/℃ 더 크다.
예 16은 예 1-15 중 어느 하나의 주제를 포함하는데, 상기 트랜지스터는 다음의 구성들: 평면, 비-평면, 듀얼-게이트, 핀형, 트라이-게이트, 핀형 전계-효과 트랜지스터(finFET), 나노와이어, 나노리본, 게이트-올-어라운드, 금속-산화물-반도체 FET(MOSFET), 및 터널 FET(TFET) 중 적어도 하나를 포함한다.
예 17은 예 1-16 중 어느 하나의 주제를 포함하는 컴퓨팅 시스템이다.
예 18은 집적 회로로서, 이는 채널 영역, 상기 채널 영역 위의 게이트 스택, 및 상기 채널 영역에 인접한 소스 및 드레인(S/D) 영역들을 갖는 트랜지스터 - 상기 S/D 영역들 각각은 대응하는 수직 높이를 가짐 - 를 포함하고; 상기 S/D 영역들 각각의 높이의 전체에 인접한 제1 재료를 또한 포함하고, 상기 S/D 영역들 각각은 상기 제1 재료와 상기 채널 영역 사이에 있고, 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 것과 0ppm/℃보다 작은 것 중 하나인 선형 열 팽창 계수(CTE) 값을 갖는다.
예 19는 예 18의 주제를 포함하는데, 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 선형 CTE 값을 갖는다.
예 20은 예 18-19 중 어느 하나의 주제를 포함하는데, 상기 제1 재료는 알루미늄 산화물, 알루미늄 질화물, 베릴륨 산화물, 다공성 산화물, 및 사파이어 중 하나를 포함한다.
예 21은 예 18-20 중 어느 하나의 주제를 포함하는데, 상기 트랜지스터는 p-타입 금속-산화물-반도체 전계-효과 트랜지스터이다.
예 22는 예 18의 주제를 포함하는데, 상기 제1 재료는 약 20℃에서 0ppm/℃보다 작은 선형 CTE 값을 갖는다.
예 23은 예 18 또는 22 중 어느 하나의 주제를 포함하는데, 상기 제1 재료는 하프늄 텅스텐산염, 하프늄 몰리브덴산염, 지르코늄 텅스텐산염, 지르코늄 몰리브덴산염, 및 지르코늄 바나듐산염 중 하나를 포함한다.
예 24는 예 18 또는 22-23 중 어느 하나의 주제를 포함하는데, 상기 트랜지스터는 n-타입 금속-산화물-반도체 전계-효과 트랜지스터이다.
예 25는 예 18-24 중 어느 하나의 주제를 포함하는데, 상기 제1 재료는 상기 S/D 영역들에 직접 인접하고, 따라서 상기 제1 재료는 각각의 S/D 영역과 접촉한다.
예 26은 예 18-24 중 어느 하나의 주제를 포함하는데, 상기 S/D 영역들과 상기 제1 재료 사이에 다른 재료가 있고, 상기 다른 재료는 상기 제1 재료와 상이하다.
예 27은 예 18-26 중 어느 하나의 주제를 포함하는데, 상기 제1 재료 상에 하드마스크 재료를 추가로 포함한다.
예 28은 예 18-27 중 어느 하나의 주제를 포함하는데, 상기 제1 재료는 대응하는 인접한 S/D 영역의 높이의 아래와 위 중 적어도 하나로 연장된다.
예 29는 예 18-28 중 어느 하나의 주제를 포함하는데, 채널 영역, 상기 채널 영역 위의 게이트 스택, 및 상기 채널 영역에 인접한 S/D 영역들을 갖는 다른 트랜지스터를 추가로 포함하고; 상기 다른 트랜지스터의 S/D 영역들 중 하나에 인접한 제2 재료를 또한 포함하고, 상기 제2 재료에 인접한 상기 S/D 영역은 상기 다른 트랜지스터의 상기 채널 영역과 상기 제2 재료 사이에 있고, 상기 제2 재료는 약 20℃에서 0ppm/℃와 5ppm/℃ 사이에 있는 선형 CTE 값을 갖는다.
예 30은 예 29의 주제를 포함하는데, 상기 제2 재료는 실리콘 질화물과 실리콘 탄화물 중 하나이다.
예 31은 예 29-30 중 어느 하나의 주제를 포함하는데, 상기 제1 재료의 선형 CTE 값은 상기 제2 재료의 선형 CTE 값보다 약 20℃에서 적어도 2ppm/℃ 더 크다.
예 32는 예 18-31 중 어느 하나의 주제를 포함하는데, 상기 트랜지스터는 다음의 구성들: 평면, 비-평면, 듀얼-게이트, 핀형, 트라이-게이트, 핀형 전계-효과 트랜지스터(finFET), 나노와이어, 나노리본, 게이트-올-어라운드, 금속-산화물-반도체 FET(MOSFET), 및 터널 FET(TFET) 중 적어도 하나를 포함한다.
예 33은 예 18-32 중 어느 하나의 집적 회로를 포함하는 컴퓨팅 시스템이다.
예 34는 집적 회로를 형성하는 방법으로서, 이 방법은: 기판 위에 복수의 더미 게이트 스택을 형성하는 단계 - 제1 더미 게이트 스택이 제2 더미 게이트 스택에 인접함 -; 상기 제1 더미 게이트 스택으로부터 더미 게이트 재료를 제거하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치의 적어도 일부분에 제1 재료를 퇴적시키는 단계 - 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 것과 0ppm/℃보다 작은 것 중 하나인 선형 열 팽창 계수(CTE) 값을 가짐 -; 상기 제2 더미 게이트 스택으로부터 더미 게이트 재료를 제거하여 제2 트렌치를 형성하는 단계; 상기 제2 트렌치에 게이트 유전체 및 게이트 전극 재료를 퇴적시키는 단계를 포함하고, 상기 게이트 유전체 및 게이트 전극 재료는 트랜지스터 채널 영역을 정의한다.
예 35는 예 34의 주제를 포함하는데, 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 선형 CTE 값을 갖는다.
예 36은 예 34-35 중 어느 하나의 주제를 포함하는데, 상기 제1 재료는 알루미늄 산화물, 알루미늄 질화물, 베릴륨 산화물, 다공성 산화물, 및 사파이어 중 하나를 포함한다.
예 37은 예 34-36 중 어느 하나의 주제를 포함하는데, 상기 트랜지스터는 p-타입 금속-산화물-반도체 전계-효과 트랜지스터이다.
예 38은 예 34의 주제를 포함하는데, 상기 제1 재료는 약 20℃에서 0ppm/℃보다 작은 선형 CTE 값을 갖는다.
예 39는 예 34 또는 38 중 어느 하나의 주제를 포함하는데, 상기 제1 재료는 하프늄 텅스텐산염, 하프늄 몰리브덴산염, 지르코늄 텅스텐산염, 지르코늄 몰리브덴산염, 및 지르코늄 바나듐산염 중 하나를 포함한다.
예 40은 예 34 또는 38-39 중 어느 하나의 주제를 포함하는데, 상기 트랜지스터는 n-타입 금속-산화물-반도체 전계-효과 트랜지스터이다.
예 41은 예 34-40 중 어느 하나의 주제를 포함하는데, 상기 제1 트렌치에 그리고 상기 제1 재료 위에 하드마스크 재료를 퇴적시키는 단계를 추가로 포함한다.
예 42는 예 34-41 중 어느 하나의 주제를 포함하는데, 상기 제1 트렌치에 희생 재료를 퇴적시키는 단계; 상기 제1 재료를 퇴적시키기 전에 상기 제1 트렌치로부터 상기 희생 재료를 제거하는 단계를 추가로 포함한다.
예 43은 예 42의 주제를 포함하는데, 상기 희생 재료는 탄소 하드마스크 재료이다.
예 44는 예 34-42 중 어느 하나의 주제를 포함하는데, 제3 더미 게이트 스택으로부터 더미 게이트 재료를 제거하여 제3 트렌치를 형성하는 단계; 및 상기 제3 트렌치의 적어도 일부분에 제2 재료를 퇴적시키는 단계를 추가로 포함하고, 상기 제2 재료는 약 20℃에서 0ppm/℃와 5ppm/℃ 사이에 있는 선형 CTE 값을 갖는다.
예 45는 예 44의 주제를 포함하는데, 상기 제2 재료는 실리콘 질화물과 실리콘 탄화물 중 하나이다.
예 46은 예 44-45 중 어느 하나의 주제를 포함하는데, 상기 제1 재료의 선형 CTE 값은 상기 제2 재료의 선형 CTE 값보다 약 20℃에서 적어도 2ppm/℃ 더 크다.
예시적인 실시예들의 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 빠짐없이 철저한 것이거나 본 개시내용을 개시된 정확한 형태들로 제한하도록 의도된 것이 아니다. 본 개시내용에 비추어 많은 수정들 및 변동들이 가능하다. 본 개시내용의 범위는 이러한 상세한 설명에 의해서가 아니라, 본 명세서에 첨부된 청구항들에 의해 제한된다고 의도된다. 본 출원의 우선권을 주장하는 미래에 출원되는 출원들이 상이한 방식으로 개시된 주제를 청구할 수 있고, 본 명세서에서 다양하게 개시되거나 달리 예증된 하나 이상의 제한 중 임의의 세트를 일반적으로 포함할 수 있다.

Claims (25)

  1. 집적 회로로서,
    채널 영역;
    상기 채널 영역 위의 게이트 스택; 및
    상기 채널 영역에 인접한 소스 및 드레인(S/D) 영역들
    을 포함하는 트랜지스터; 및
    상기 S/D 영역들 중 하나에 인접한 제1 재료를 포함하고, 상기 제1 재료에 인접한 상기 S/D 영역은 상기 제1 재료와 상기 채널 영역 사이에 있고, 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 것과 0ppm/℃보다 작은 것 중 하나인 선형 열 팽창 계수(CTE) 값을 갖는, 집적 회로.
  2. 제1항에 있어서, 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 선형 CTE 값을 갖는, 집적 회로.
  3. 제2항에 있어서, 상기 제1 재료는 알루미늄 산화물, 알루미늄 질화물, 베릴륨 산화물, 다공성 산화물, 및 사파이어 중 하나를 포함하는, 집적 회로.
  4. 제2항에 있어서, 상기 트랜지스터는 p-타입 금속-산화물-반도체 전계-효과 트랜지스터인, 집적 회로.
  5. 제1항에 있어서, 상기 제1 재료는 약 20℃에서 0ppm/℃보다 작은 선형 CTE 값을 갖는, 집적 회로.
  6. 제5항에 있어서, 상기 제1 재료는 하프늄 텅스텐산염, 하프늄 몰리브덴산염, 지르코늄 텅스텐산염, 지르코늄 몰리브덴산염, 및 지르코늄 바나듐산염 중 하나를 포함하는, 집적 회로.
  7. 제5항에 있어서, 상기 트랜지스터는 n-타입 금속-산화물-반도체 전계-효과 트랜지스터인, 집적 회로.
  8. 제1항에 있어서, 상기 제1 재료는 상기 S/D 영역들 중 하나에 직접 인접하고, 따라서 상기 제1 재료는 그 S/D 영역과 접촉하는, 집적 회로.
  9. 제1항에 있어서, 상기 S/D 영역들 중 하나와 상기 제1 재료 사이에 다른 재료가 있고, 상기 다른 재료는 상기 제1 재료와 상이한, 집적 회로.
  10. 제1항에 있어서, 상기 제1 재료는 상기 S/D 영역들 양자 모두에 인접하고, 따라서 상기 S/D 영역들 각각은 상기 제1 재료와 상기 채널 영역 사이에 있는, 집적 회로.
  11. 제1항에 있어서, 상기 제1 재료 상에 하드마스크 재료를 추가로 포함하는, 집적 회로.
  12. 제1항에 있어서, 제2 재료가 상기 S/D 영역들 중 다른 하나에 인접하고, 따라서 상기 S/D 영역들 중 다른 하나는 상기 제2 재료와 상기 채널 영역 사이에 있고, 상기 제2 재료는 상기 제1 재료의 선형 CTE 값과 상이한 선형 CTE 값을 갖는, 집적 회로.
  13. 제1항에 있어서,
    채널 영역;
    상기 채널 영역 위의 게이트 스택; 및
    상기 채널 영역에 인접한 S/D 영역들
    을 포함하는 다른 트랜지스터; 및
    상기 다른 트랜지스터의 S/D 영역들 중 하나에 인접한 제2 재료를 추가로 포함하고, 상기 제2 재료에 인접한 상기 S/D 영역은 상기 다른 트랜지스터의 상기 채널 영역과 상기 제2 재료 사이에 있고, 상기 제2 재료는 약 20℃에서 0ppm/℃와 5ppm/℃ 사이에 있는 선형 CTE 값을 갖는, 집적 회로.
  14. 제13항에 있어서, 상기 제2 재료는 실리콘 질화물과 실리콘 탄화물 중 하나인, 집적 회로.
  15. 제13항에 있어서, 상기 제1 재료의 선형 CTE 값은 상기 제2 재료의 선형 CTE 값보다 약 20℃에서 적어도 2ppm/℃ 더 큰, 집적 회로.
  16. 제1항에 있어서, 상기 트랜지스터는 다음의 구성들: 평면, 비-평면, 듀얼-게이트, 핀형, 트라이-게이트, 핀형 전계-효과 트랜지스터(finFET), 나노와이어, 나노리본, 게이트-올-어라운드, 금속-산화물-반도체 FET(MOSFET), 및 터널 FET(TFET) 중 적어도 하나를 포함하는, 집적 회로.
  17. 제1항 내지 제16항 중 어느 한 항의 집적 회로를 포함하는 컴퓨팅 시스템.
  18. 집적 회로로서,
    채널 영역;
    상기 채널 영역 위의 게이트 스택; 및
    상기 채널 영역에 인접한 소스 및 드레인(S/D) 영역들 - 상기 S/D 영역들 각각은 대응하는 수직 높이를 가짐 -
    을 포함하는 트랜지스터; 및
    상기 S/D 영역들 각각의 높이의 전체에 인접한 제1 재료를 포함하고, 상기 S/D 영역들 각각은 상기 제1 재료와 상기 채널 영역 사이에 있고, 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 것과 0ppm/℃보다 작은 것 중 하나인 선형 열 팽창 계수(CTE) 값을 갖는, 집적 회로.
  19. 제18항에 있어서, 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 선형 CTE 값을 갖는, 집적 회로.
  20. 제18항에 있어서, 상기 제1 재료는 약 20℃에서 0ppm/℃보다 작은 선형 CTE 값을 갖는, 집적 회로.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서, 상기 제1 재료는 대응하는 인접한 S/D 영역의 높이의 아래와 위 중 적어도 하나로 연장되는, 집적 회로.
  22. 집적 회로를 형성하는 방법으로서, 상기 방법은:
    기판 위에 복수의 더미 게이트 스택을 형성하는 단계 - 제1 더미 게이트 스택이 제2 더미 게이트 스택에 인접함 -;
    상기 제1 더미 게이트 스택으로부터 더미 게이트 재료를 제거하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 적어도 일부분에 제1 재료를 퇴적시키는 단계 - 상기 제1 재료는 약 20℃에서 5ppm/℃보다 큰 것과 0ppm/℃보다 작은 것 중 하나인 선형 열 팽창 계수(CTE) 값을 가짐 -;
    상기 제2 더미 게이트 스택으로부터 더미 게이트 재료를 제거하여 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치에 게이트 유전체 및 게이트 전극 재료를 퇴적시키는 단계를 포함하고, 상기 게이트 유전체 및 게이트 전극 재료는 트랜지스터 채널 영역을 정의하는, 방법.
  23. 제22항에 있어서, 상기 제1 트렌치에 그리고 상기 제1 재료 위에 하드마스크 재료를 퇴적시키는 단계를 추가로 포함하는, 방법.
  24. 제22항에 있어서,
    상기 제1 트렌치에 희생 재료를 퇴적시키는 단계; 및
    상기 제1 재료를 퇴적시키기 전에 상기 제1 트렌치로부터 상기 희생 재료를 제거하는 단계를 추가로 포함하는, 방법.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서,
    제3 더미 게이트 스택으로부터 더미 게이트 재료를 제거하여 제3 트렌치를 형성하는 단계; 및
    상기 제3 트렌치의 적어도 일부분에 제2 재료를 퇴적시키는 단계를 추가로 포함하고, 상기 제2 재료는 약 20℃에서 0ppm/℃와 5ppm/℃ 사이에 있는 선형 CTE 값을 갖는, 방법.
KR1020187025294A 2016-04-01 2016-04-01 열 성능 부스트를 갖는 트랜지스터 KR102578004B1 (ko)

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