CN113496897A - 具有用于接触插塞的大着陆面积的外延区域 - Google Patents

具有用于接触插塞的大着陆面积的外延区域 Download PDF

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郭紫微
杨宗熺
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李启弘
杨育佳
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游明华
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Abstract

本公开涉及具有用于接触插塞的大着陆面积的外延区域。一种方法包括在半导体鳍的第一部分上形成栅极堆叠，去除半导体鳍的第二部分以形成凹槽，以及从凹槽开始形成源极/漏极区域。形成源极/漏极区域包括执行第一外延工艺以生长第一半导体层，其中，第一半导体层包括笔直且垂直边缘，以及执行第二外延工艺以在第一半导体层上生长第二半导体层。第一半导体层和第二半导体层为相同的导电类型。

Description

具有用于接触插塞的大着陆面积的外延区域
技术领域
本公开一般地涉及具有用于接触插塞的大着陆面积的外延区域。
背景技术
集成电路(IC)材料和设计方面的技术进步已经产生了几代IC，其中每代具有比前几代更小且更复杂的电路。在IC演变的过程中，功能密度(例如，每芯片面积的互连器件的数量)通常增加，而几何尺寸减小。这种按比例缩小工艺通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造方面的类似发展。例如，已经引入了鳍式场效应晶体管(FinFET)来代替平面型晶体管。正在开发FinFET的结构和制造FinFET的方法。
FinFET的形成通常包括形成半导体鳍，注入半导体鳍以形成阱区域，在半导体鳍上形成虚设栅极电极，蚀刻半导体鳍的某些部分，以及执行外延以重新生长源极/漏极区域。
发明内容
根据本公开的一个实施例，提供了一种用于形成半导体器件的方法，包括：在半导体鳍的第一部分上形成栅极堆叠；去除所述半导体鳍的第二部分以形成凹槽；以及从所述凹槽开始形成源极/漏极区域，其中，形成所述源极/漏极区域包括：执行第一外延工艺以生长第一半导体层，其中，所述第一半导体层包括笔直且垂直边缘；以及执行第二外延工艺以在所述第一半导体层上生长第二半导体层，其中，所述第一半导体层和所述第二半导体层为相同的导电类型。
根据本公开的另一实施例，提供了一种半导体器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；突出半导体鳍，突出高于所述隔离区域的顶表面；栅极堆叠，在所述突出半导体鳍的顶表面和侧壁上；以及源极/漏极区域，在所述栅极堆叠的侧面，所述源极/漏极区域包括：第一半导体层，包括彼此平行的第一垂直边缘和第二垂直边缘；以及第二半导体层，在所述第一半导体层上，其中，所述第二半导体层从所述第一半导体层在横向和垂直方向上都延伸。
根据本公开的又一实施例，提供了一种半导体器件，包括：多个隔离区域，包括第一部分和第二部分；半导体条带，在所述第一部分和所述第二部分之间并与所述第一部分和所述第二部分接触；源极/漏极区域，与所述半导体条带重叠，所述源极/漏极区域包括：第一半导体层，包括：第一垂直边缘和第二垂直边缘，在所述第一半导体层的(110)平面上；以及第一倾斜的顶表面和第二倾斜的顶表面，所述第一倾斜的顶表面和所述第二倾斜的顶表面彼此接合以形成三角形，其中，所述第一倾斜的顶表面和所述第二倾斜的顶表面分别连接至所述第一垂直边缘和所述第二垂直边缘；以及第二半导体层，在所述第一半导体层上。
附图说明
当结合附图进行阅读时，从以下详细描述可以最佳地理解本公开的各个方面。值得注意的是，根据行业中的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可以被任意地增大或缩小了。
图1-图11和图17-图20示出了根据一些实施例的形成n型鳍式场效应晶体管(FinFET)的中间阶段的透视图、截面图和俯视图。
图12-图16和图21示出了根据一些实施例的形成p型鳍式场效应晶体管(FinFET)的中间阶段的透视图和截面图。
图22示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。除了图中所示的方向之外，空间相关术语还旨在涵盖正在使用或操作的器件的不同方向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
根据一些示例实施例提供了鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。讨论了实施例的变型。根据一些实施例，执行外延工艺以形成用于FinFET的源极/漏极区域。外延工艺包括执行第一外延工艺以生长具有笔直且垂直边缘的半导体条带，其中半导体条带的高度显著大于其宽度。执行第二外延工艺以在垂直和水平方向两者上生长源极/漏极区域，使得所得源极/漏极区域具有相对平坦的顶表面，该相对平坦的顶表面具有大面积。结果，在不将源极/漏极区域的横向尺寸增加很多的情况下，增加了源极/漏极接触插塞的着陆面积(landing area)。外延工艺的均匀性也得到改善。贯穿各种视图和说明性实施例，相同的附图标记用于表示相同的元件。
图1-图11和图17-图20示出了根据一些实施例的形成n型鳍式场效应晶体管(FinFET)的中间阶段的透视图、截面图和俯视图。图1-图11和图17-图20中所示的工艺也示意性地示出在如图22所示的工艺流程200中。
在图1中，提供了衬底20。衬底20可以是半导体衬底，例如，体(bulk)半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，使用p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10(例如，硅晶圆)的一部分。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。将绝缘体层设置在衬底(通常是硅衬底或玻璃衬底)上。也可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可以包括硅；锗；化合物半导体，包括碳掺杂的硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或前述的组合。
进一步参考图1，在衬底20中形成阱区域22。相应工艺被示出为图22中所示的工艺流程200中的工艺202。根据本公开的一些实施例，阱区域22是通过将p型杂质(其可以是硼、铟等)注入到衬底20中而形成的p型阱区域。根据本公开的其他实施例，阱区域22是通过将n型杂质(其可以是磷、砷、锑等)注入到衬底20中而形成的n型阱区域。所得阱区域22可以延伸到衬底20的顶表面。n型或p型杂质浓度可以等于或小于1018cm-3，例如，在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区域24被形成为从衬底20的顶表面延伸到衬底20中。在下文中，隔离区域24被替代性地称为浅沟槽隔离(STI)区域。相应工艺被示出为图22中所示的工艺流程200中的工艺204。衬底20的位于相邻STI区域24之间的部分被称为半导体条带26。为了形成STI区域24，在半导体衬底20上形成衬垫氧化物层28和硬掩模层30，并且然后对衬垫氧化物层28和硬掩模层30进行图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本公开的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中，半导体衬底20的顶表面层被氧化。衬垫氧化物层28用作半导体衬底20和硬掩模层30之间的粘附层。衬垫氧化物层28还可以用作蚀刻硬掩模层30的蚀刻停止层。根据本公开的一些实施例，硬掩模层30是例如使用低压化学气相沉积(LPCVD)由氮化硅形成的。根据本公开的其他实施例，通过对硅进行热氮化或等离子体增强化学气相沉积(PECVD)来形成硬掩模层30。在硬掩模层30上形成光致抗蚀剂(未示出)，并且然后对该光致抗蚀剂进行图案化。然后使用经图案化的光致抗蚀剂作为蚀刻掩模来对硬掩模层30进行图案化，以形成如图2所示的硬掩模30。
接下来，将经图案化的硬掩模层30用作蚀刻掩模来蚀刻衬垫氧化物层28和衬底20，随后用(一种或多种)电介质材料来填充衬底20中的所得沟槽。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺，以去除电介质材料的多余部分，并且(一种或多种)电介质材料的剩余部分为STI区域24。STI区域24可以包括衬里电介质(未示出)，该衬里电介质可以是通过对衬底20的表面层进行热氧化而形成的热氧化物。该衬里电介质也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)而形成的经沉积的氧化硅层、氮化硅层等。STI区域24还可以包括在衬里氧化物之上的电介质材料，其中，该电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂等形成。根据一些实施例，在衬里电介质之上的电介质材料可以包括氧化硅。
硬掩模30的顶表面和STI区域24的顶表面可以基本上彼此齐平。半导体条带26在相邻STI区域24之间。根据本公开的一些实施例，半导体条带26是原始衬底20的部分，并且因此半导体条带26的材料与衬底20的材料相同。根据本公开的可选实施例，半导体条带26是通过以下方式而形成的替换条带：蚀刻衬底20的位于STI区域24之间的部分以形成凹槽，以及执行外延以在凹槽中再生长另一种半导体材料。因此，半导体条带26是由与衬底20的半导体材料不同的半导体材料形成的。根据一些实施例，半导体条带26由硅锗、硅碳或III-V族化合物半导体材料形成。
参考图3，STI区域24被凹陷，使得半导体条带26的顶部部分突出高于STI区域24的剩余部分的顶表面24A，以形成突出鳍36。相应工艺被示出为图22中所示的工艺流程200中的工艺206。可以使用干法蚀刻工艺来执行蚀刻，其中，NF3和NH3例如被用作蚀刻气体。在蚀刻工艺中，可以生成等离子体。也可以包括氩。根据本公开的替代实施例，使用湿法蚀刻工艺来执行STI区域24的凹陷。例如，蚀刻化学品可以包括HF。
在上述实施例中，鳍可以通过任何合适的方法被图案化。例如，鳍可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)被图案化。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿着经图案化的牺牲层来形成间隔件。然后去除牺牲层，并且然后可以使用剩余间隔件或心轴(mandrel)来对鳍进行图案化。
参考图4，虚设栅极堆叠38被形成为在(突出)鳍36的顶表面和侧壁上延伸。相应工艺被示出为图22中所示的工艺流程200中的工艺208。虚设栅极堆叠38可以包括虚设栅极电介质(未示出)和在虚设栅极电介质之上的虚设栅极电极42。可以例如使用多晶硅来形成虚设栅极电极42，并且也可以使用其他材料。每个虚设栅极堆叠38还可以包括在虚设栅极电极42之上的一个(或多个)硬掩模层44。硬掩模层44可以是由氮化硅、氧化硅、碳氮化硅、或其多层而形成的。虚设栅极堆叠38可以跨越在单个或多个突出鳍36和/或STI区域24之上。虚设栅极堆叠38还具有与突出鳍36的长度方向垂直的长度方向。
接下来，在虚设栅极堆叠38的侧壁上形成栅极间隔件46。相应工艺还被示出为图22中所示的工艺流程200中的工艺208。根据本公开的一些实施例，栅极间隔件46由(一种或多种)电介质材料(例如，氮化硅、碳氮化硅等)形成，并且可以具有单层结构或包括多个电介质层的多层结构。
然后执行蚀刻工艺以蚀刻突出鳍36的未被虚设栅极堆叠38和栅极间隔件46覆盖的部分，以产生图5中所示的结构。相应工艺被示出为图22中所示的工艺流程200中的工艺210。凹陷可以是各向异性的，并且因此鳍36的位于虚设栅极堆叠38和栅极间隔件46正下方的部分被保护，并且未被蚀刻。根据一些实施例，经凹陷的半导体条带26的顶表面可以低于STI区域24的顶表面24A。相应地形成凹槽50。凹槽50包括位于虚设栅极堆叠38的相对侧上的一些部分以及在突出鳍36的剩余部分之间的一些部分。
接下来，如图6所示，通过在凹槽50内和外选择性地生长(通过外延)(一种或多种)半导体材料来形成n型外延区域(源极/漏极区域)54N。根据这些实施例的阱区域22是p型阱区域。根据一些实施例，外延区域54N包括多个外延层，每个外延层可以由以下项形成或包括以下项：SiAs、SiP、SiCP、SiC等。气隙56可以直接形成在源极/漏极区域54N的包括从两个相邻的凹槽50生长的经合并的外延材料的部分的下面。在整个说明书中，将FinFET的沟道宽度方向表示为方向CW(如图6所示)，并且将沟道长度方向(源极-漏极方向)表示为方向CL，这些方向也在随后的图中示出。
根据一些实施例，每个外延区域54N包括外延层54N-1、外延层54N-2、外延层54N-3和外延层54N-4，这些外延层可以使用不同的工艺条件形成，和/或具有不同的成分。在整个说明书中，当两层被称为具有相同的组成时，这意味着两层具有相同类型的元素，并且两层中的元素的百分比彼此相同。相反，当两层被称为具有不同的组成时，两层中的一层具有至少一种元素而另一层中不具有该至少一种元素，或者两层具有相同的元素，但是两层中的元素的原子百分比彼此不同。
图7示出了图6中的参考截面7-7的截面视图。所示的示例包括两个源极/漏极区域54N，其中左侧的源极/漏极区域54N包括从两个半导体条带26-1和26-2开始生长的外延半导体材料。右侧的源极/漏极区域54N包括从单个半导体条带26-3开始生长的外延半导体材料。图8示出了图6中的参考截面8A-8A或参考截面8B-8B的截面图。
根据一些实施例，执行第一外延工艺以生长第一外延层54N-1。根据替代实施例，跳过外延层54N-1的外延，并且外延层54N-2被直接形成在半导体条带26的顶表面上。第一外延层54N-1可以包括SiAs、SiP、SiCP、SiC等。前体可以包括诸如硅烷、乙硅烷、二氯硅烷等之类的含硅气体，并且可以包括或可以不包括诸如PH3、AsH3等之类的含n型掺杂剂的气体。根据一些实施例，第一外延层54N-1的外延在可以选择的第一温度temp1下执行，使得所得第一外延层54N-1是共形的。例如，温度temp1可以在约600℃至约800℃之间的范围内。外延层54N-1的厚度T1(图7)可以在约5nm至约10nm之间的范围内。外延层54N-1的n型掺杂剂(例如，如果被掺杂，则为磷)的浓度可以在约5x1020/cm3至约1x1022/cm3之间的范围内。外延层54N-1也可以包括碳，其中碳的浓度在约1x1021/cm3至约1x1022/cm3之间的范围内。可以理解的是，也可以使用砷来代替磷，并且关于外延层54N-1、54N-2、54N-3和54N-4中磷的浓度的讨论也可能适用于砷。外延层54N-1的沉积方法可以包括化学气相沉积(CVD)、分子束外延(MBE)、物理气相沉积(PVD)、ALD等。
然后外延生长外延层54N-2。相应工艺被示出为图22中所示的工艺流程200中的工艺212。根据一些实施例，外延层54N-2可以包括SiAs、SiP、SiCP等。前体可以包括诸如硅烷、乙硅烷、二氯硅烷等之类的含硅气体，以及诸如PH3、AsH3等之类的含n型掺杂剂的气体。根据一些实施例，在第二温度temp2下执行外延层54N-2的外延，第二温度temp2可以等于或高于第一温度temp1。所得外延层54N-2可以具有在约1x1021/cm3至约1x1022/cm3之间的n型掺杂剂(例如，磷)浓度。形成方法可以包括CVD、分子束外延(MBE)、PVD、ALD等，并且该方法可以与用于形成外延层54N-1的方法相同或不同。
应当理解，第二温度temp2影响边缘54NE是否垂直且笔直，并且因此被控制在选定范围内，例如在约600℃至约900℃之间的范围内。垂直且笔直边缘可以在外延材料的(110)表面平面上。根据一些实施例，一旦形成垂直且笔直边缘54NE，外延工艺的延长导致垂直且笔直边缘54NE向上而不是水平地生长。因此，外延层54N-2随时间向上生长，而厚度T2不随着外延的进行而增加。根据其他实施例，一旦形成垂直且笔直边缘54NE，则连续的外延工艺导致外延层54N-2在垂直和水平方向都生长。然而，垂直增长率VGR-N显著大于水平增长率HGR-N，例如，其中比率VGR-N/HGR-N大于5或大于约10。外延层54N-2可以具有三角形的顶表面，每个顶表面由两个倾斜且笔直的顶表面形成。
根据一些实施例，外延层54N-2的厚度T2(图7)可以在约30nm至约40nm之间的范围内。外延层54N-2的垂直且笔直边缘54NE具有高度H1，高度H1可以大于约30nm。高度H1也可以在约30nm至约150nm之间的范围内，并且可以在约60nm至约200nm之间的范围内。H1/T2之比可以大于约2或约5，并且可以在约5至约10之间的范围内。此外，如图8所示，外延层54N-2的顶表面可以与突出鳍36的顶表面齐平或略低于突出鳍36的顶表面，例如，其中高度差ΔH(图8)小于约10nm。
然后生长外延层54N-3。相应工艺被示出为图22中所示的工艺流程200中的工艺214。根据一些实施例，外延层54N-3可以包括SiAs、SiP、SiCP等。外延层54N-3的组成可以与各个下面的外延层54N-2的组成相同或不同。例如，外延层54N-3中的n型掺杂剂浓度可以等于或大于外延层54N-2中的n型掺杂剂浓度。前体可以包括诸如硅烷、乙硅烷、二氯硅烷等之类的含硅气体，以及诸如PH3、AsH3等之类的含n型掺杂剂的气体。根据一些实施例，外延层54N-3的外延在低于第二温度temp2的第三温度temp3下执行。进一步选择温度temp3，使得当外延层54N-3被垂直生长时，也存在显著的横向生长(与外延层54N-2不同)。根据一些实施例，温度temp3比温度temp2低了差异(temp2-temp3)，该差异大于约25℃，并且可以在约25℃至约100℃之间的范围内。例如，温度temp3可以在约500℃至约800℃之间的范围内。根据一些实施例，外延层54N-3的生长是共形的，其中不同部分具有相同的厚度T3，该厚度T3可以在约30nm至约40nm之间的范围内。由于共形生长，边缘54NE’的一些部分是垂直且笔直的，并且在生长的半导体材料的(110)表面平面上。所得外延层54N-3可以具有在约1x1021/cm3至约1x1022/cm3之间的范围内的n型掺杂剂浓度。形成方法可以包括CVD、分子束外延(MBE)、物理气相沉积(PVD)等，并且该方法可以与用于形成外延层54N-1和54N-2中的每一个的方法相同或不同。
执行外延层54N-3的生长，直到从单独的外延层54N-2生长的部分彼此合并为止。此外，可以执行生长直到合并点55与外延层54N-2的顶部尖端53齐平或高于外延层54N-2的顶部尖端53。
然后外延生长第四外延层54N-4。根据一些实施例，外延层54N-4可以包括SiAs、SiP、SiCP等。前体可以选自用于形成外延层54N-1、54N-2和54N-3的前体的相同候选组。根据一些实施例，在温度temp4下执行外延层54N-4的外延，该温度temp4可以在约600℃至约800℃之间的范围内。温度temp4可以等于或高于温度temp3。进一步选择温度temp4，使得外延层54N-4是共形的，或者在外延层54N-3的顶部上的顶部部分的生长速率高于在外延层54N-3的侧壁上的侧壁部分的生长速率。外延层54N-4的磷浓度可以在约1x1020/cm3至约1x1022/cm3之间。外延层54N-4的n型掺杂剂浓度也可以等于或低于外延层54N-3的n型掺杂剂浓度。形成方法可以包括CVD、分子束外延(MBE)、物理气相沉积(PVD)等，并且该方法可以与用于形成外延层54N-3的方法相同或不同。外延层54N-4的厚度T4可以在约2nm至约10nm之间的范围内。
根据一些实施例，外延层54N-1、54N-2、54-N3和54N-4中的温度和所得n型掺杂剂可以是如上所述的任何值。根据一些实施例，通过降低温度来实现从外延层54N-2的生长到外延层54N-3的生长的转变，而无需改变所有其他工艺条件，包括但不限于前体的类型、流速(flow rate)、分压等。从外延层54N-1的生长到外延层54N-2的生长的转变可以或可以不伴随着引入或增加含n型掺杂剂的前体的流速的增加以及温度的增加。从外延层54N-3的生长到外延层54N-4的生长的转变可以或可以不伴随着引入或增加含n型掺杂剂的前体的流速的增加以及温度的增加。
在外延步骤之后，外延区域54N可以进一步注入有p型或n型杂质，以形成源极区域和漏极区域，其也使用附图标记54N表示。根据本公开的替代实施例，当外延区域54N在外延期间原位掺杂有p型或n型杂质时，跳过注入步骤。
图9示出了截面图，其中两个外延区域54N被生长，并且在外延工艺完成之后彼此分离。图10示出了外延区域54N的俯视图。在突出鳍36的顶表面和底表面之间的水平(例如，图4中的水平9-9)处获得顶视图，使得虚设栅极堆叠38和突出鳍36两者都在所示的平面中。示出了外延层54N-1、54N-2、54N-3和54N-4中的每一个的位置。从突出鳍36的侧壁生长外延层54N-1，并且在外延层54N-1的相对部分之间生长外延层54N-2。外延层54N-3和54N-4还包括在外延层54N-2的相反侧上的部分。图11示出了根据一些实施例的虚设栅极堆叠38、栅极间隔件46、STI区域22和外延区域54N的透视图。
图17示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。相应工艺被示出为图22中所示的工艺流程200中的工艺216。CESL 58可以由以下项形成或者包括以下项：氧化硅、氮化硅、碳氮化硅等，并且可以使用CVD、ALD等形成。ILD 60可以包括使用例如FCVD、旋涂、CVD、或另一种沉积方法形成的电介质材料。ILD60可以由含氧的电介质材料形成，该含氧的电介质材料可以是基于氧化硅的材料，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼的磷硅玻璃(BPSG)、低k电介质材料等。可以执行平坦化工艺(例如，CMP工艺或机械研磨工艺)以使ILD 60、虚设栅极堆叠38和栅极间隔件46的顶表面彼此齐平。
接下来，蚀刻包括硬掩模层44、虚设栅极电极42和虚设栅极电介质的虚设栅极堆叠38，从而在栅极间隔件46之间形成沟槽。相应工艺被示出为图22中所示的工艺流程200中的工艺218。突出鳍36的顶表面和侧壁暴露于沟槽。接下来，如图18所示，在沟槽中形成替换栅极堆叠72。相应工艺被示出为图22中所示的工艺流程200中的工艺220。替换栅极堆叠72包括栅极电介质68和相应栅极电极70。
根据本公开的一些实施例，栅极电介质68包括界面层(IL)作为其下部。IL形成在突出鳍36的暴露的顶表面和侧壁表面上。IL可以包括诸如氧化硅层之类的氧化层，该氧化层是通过突出鳍36的表面层的热氧化或化学氧化或通过沉积工艺而形成的。栅极电介质68还可以包括形成在IL之上的高k电介质层。高k电介质层包括高k电介质材料，例如，氧化铪、氧化镧、氧化铝、氧化锆等、或其复合层。高k电介质材料的电介质常数(k值)高于3.9，并且可以高于约7.0。高k电介质层被形成为共形层，并且在突出鳍36的顶表面和侧壁以及栅极间隔件46的顶表面和侧壁上延伸。
进一步参考图18，在栅极电介质68上形成栅极电极70。栅极电极70可以包括多个堆叠层(它们可以形成为共形层)以及填充金属区域(其填充未被多个堆叠层填充的剩余沟槽)。堆叠层可以包括阻挡层、在该阻挡层之上的一个或多个功函数层、以及可能的在(一个或多个)功函数层之上的粘合层。根据一些实施例，高k电介质层和堆叠层被逐层沉积为共形层，随后沉积填充金属区域以完全填充沟槽。执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺，以去除沉积的材料的多余部分，产生如图18所示的结构。根据一些实施例，形成栅极隔离区域79以将每个长栅极堆叠72切割成两部分，其中一部分充当晶体管76N-1的栅极堆叠(图20)，而另一部分充当晶体管76N-2的栅极堆叠(图20)。
图19示出了根据一些实施例的硬掩模80的形成。相应工艺被示出为图22中所示的工艺流程200中的工艺222。硬掩模80的形成可以包括执行蚀刻工艺以使栅极堆叠72凹陷，使得在栅极间隔件46之间形成凹槽，利用电介质材料来填充这些凹槽，并且然后执行平坦化工艺(例如，CMP工艺或机械研磨工艺)以去除电介质材料的多余部分。硬掩模80可以由氮化硅、氮氧化硅、氧-碳-氮化硅等形成。
图20示出了源极/漏极接触插塞82的形成。相应工艺被示出为图22中所示的工艺流程200中的工艺224。源极/漏极接触插塞82的形成包括蚀刻ILD 60以暴露CESL 58的下方部分，并且然后蚀刻CESL 58的暴露部分以显露源极/漏极区域54N。在随后的工艺中，沉积金属层(例如，钛层)并使其延伸到接触开口中。可以形成金属氮化物帽盖层。然后执行退火工艺以使金属层与源极/漏极区域54N的顶部部分发生反应，以形成硅化物区域84。然后将诸如钨、钴等之类的填充金属材料填充到接触开口中，随后进行平坦化工艺以去除多余的材料，得到源极/漏极接触插塞82。还可以形成这样的栅极接触插塞(未示出)，其穿过每个硬掩模80的一部分以接触栅极电极70。由此形成N型FinFET 76N-1和76N-2。FinFET 76N-1包括合并的源极/漏极区域54N，并且FinFET 76N-2包括离散的源极/漏极54N。
图12至图16示出了根据一些实施例的用于p型FinFET的源极/漏极54P的形成。除非另外说明，否则这些实施例中的组件的材料和形成工艺与图1-图5和图17-图20中示出的前述实施例中的相同附图标记表示的相同组件基本相同。因此，关于图12到图16中所示的组件的形成工艺和材料的细节可以在前述实施例的论述中找到。
这些实施例的初始步骤与图1至图5所示的基本相同。根据这些实施例的阱区域22是n型阱区域。接下来，如图12所示，形成p型源极/漏极区域54P。从相邻的半导体条带生长的外延材料彼此合并以在图12的左侧形成源极/漏极区域54P，而在图12的右侧示出的源极/漏极区域54P是从单个半导体条带26生长的。源极/漏极区域54P包括外延层54P-2和在外延层54P-2之上的54P-3。可以形成或可以不形成外延层54P-1。图13示出了具有在图13中标记的尺寸的截面视图，其示出了图12中的参考截面13-13。
根据一些实施例，第一外延层54P-1(如果形成的话)可以包括SiGe或Si。前体可以包括诸如硅烷、乙硅烷、二氯硅烷等之类的含硅气体。前体中也可能存在含锗的气体，例如锗烷、二锗烷、四氯化锗等。前体的流速可以在约10托至约50托之间的范围内。沉积方法可以包括CVD、分子束外延(MBE)、PVD、ALD等。前体可以不具有含p型掺杂剂的气体，或者可以包括含p型前体，例如三氯化硼(BCl3)。根据一些实施例，在外延层54P-1的沉积期间的晶圆温度可以在约400℃至约700℃之间的范围内。所得外延层54P-1可以不含锗，或者可以具有低的锗浓度，例如，低于约5×1020/cm3。外延层54P-1的厚度T5(图13)可以小于约20nm，并且可以在约2nm至约20nm之间的范围内。
根据一些实施例，第二外延层54P-2可以包括SiGe。前体可以包括诸如硅烷、乙硅烷、二氯硅烷等之类的含硅气体，诸如锗烷、二锗烷、四氯化锗等之类的含锗气体，以及诸如三氯化硼(BCl3)之类的含p型前体。前体的流速可以在约10托至约50托之间的范围内。根据一些实施例，外延层54P-2具有垂直且笔直边缘54PE，其在生长的半导体材料的(110)平面上。在外延层54P-2的外延中，一旦外延层54P-2生长得比STI区域24的顶表面高，则开始形成笔直且垂直边缘54PE。另外，一旦形成了笔直且垂直边缘54PE，则连续的生长导致外延层54P-2变得更高和更宽。垂直增长率VGR-P2显著大于水平增长率HGR-P2，例如，其中比率VGR-P2/HGR-P2大于4，并且可以在约4至约10之间的范围内。根据一些实施例，选择晶圆温度和锗浓度的组合以实现笔直且垂直边缘54PE，并且当温度和锗浓度之一超出(高于或低于)所选温度范围和所选锗浓度范围时，将形成倾斜的小平面，使所得外延层随着外延的进行而具有更大的横向生长速率。根据一些实施例，为了实现笔直且垂直边缘54PE的生长，根据一些实施例，晶圆温度可以在约400℃至约700℃之间的范围内，并且外延层54P-2中的锗原子百分比可以在约10％至约40％之间的范围内。外延层54P-2中的p型掺杂剂浓度可以在约1×1020/cm3至约5x1020/cm3之间的范围内。外延层54P-2的厚度T6大于下面的半导体条带26的宽度。根据一些实施例，外延层54P-2的厚度T6可以在约5nm至约20nm之间的范围内。沉积方法可以包括CVD、分子束外延(MBE)、物理气相沉积(PVD)、ALD等，并且该方法可以与用于形成外延层54N-1的方法相同或不同。
外延层54P-2的厚度T6大于下面的半导体条带26的宽度。根据一些实施例，外延层54P-2的厚度T6大于约5nm，并且可以在约5nm至约20nm之间的范围内。
根据一些实施例，第三外延层54P-3可以包括SiGe。用于形成外延层54P-3的前体可以选自用于形成外延层54P-2的相同的候选前体，并且可以与用于形成外延层54P-2的前体相同或不同。前体的流速可以在约10托至约50托之间的范围内。根据一些实施例，选择晶圆温度和锗浓度的组合以实现较小的VGR-P3/HGR-P3比(垂直生长速率与水平生长速率的比率)，以便可以填充相邻的外延层54P-2之间的间隙。例如，VGR-P3/HGR-P3比可以在约1至约3之间的范围内。此外，外延层54P-3可以具有在生长的半导体材料的(110)平面上的笔直且垂直的外边缘54PE’。根据一些实施例，为了形成外延层54P-3，晶圆温度可以在约400℃至约700℃之间的范围内，并且晶圆温度可以与在外延层54P-2的形成中使用的温度相同或不同。可以选择外延层54P-3中的锗原子百分比(例如，通过增加含锗前体的流速)，使其高于外延层54P-2中的锗浓度，使得生长速率比率VGR-P3/HGR-P3小于VGR-P2/HGR-P2。例如，外延层54P-3中的锗原子百分比可以在约30％至约80％之间的范围内。外延层54P-3中的p型掺杂剂浓度可以高于或等于外延层54P-2中的p型掺杂剂浓度，并且可以在约3×1020/cm3至约3x1021/cm3之间的范围内。沉积方法可以包括CVD、分子束外延(MBE)、PVD、ALD等。根据一些实施例，沉积方法与用于形成外延层54P-2的方法相同(或不同)。
根据一些实施例，选择外延层54P-2中的锗原子百分比以实现垂直边缘。当工艺从外延层54P-2的沉积过渡到外延层54P-3的沉积时，诸如含锗前体的流速之类的处理条件增加，而诸如晶圆温度、载气流速等之类的所有其他处理条件不会改变。
在形成如图12所示的源极/漏极区域54P之后，执行类似于图17至20所示的工艺的后续工艺，并且所得结构如图21所示。可以通过参考对如图20所示的类似特征的讨论来找到工艺和材料的细节，这里不再赘述。所得FinFET包括p型FinFET 76P-1和76P-2。
图13示出了如图12所示的两个源极/漏极区域54P的截面图。根据一些实施例，外延层54P-3具有基本平坦的顶表面，其在虚线86之间以及在虚线86’之间的范围内基本上是平坦的。左侧的(合并的)源极/漏极区域54P的平面顶表面54PT可以完全在虚线86标记的范围内。右侧的源极/漏极区域54P的单个平面顶表面54PT可以完全在虚线86’标记的范围内。此外，外延层54P-3具有笔直且垂直的外边缘54PE’，其通过弯曲表面连接到相应的平面顶表面54PT’。
图14示出了覆盖并电连接到源极/漏极区域54P的接触插塞82，其中，符号h+代表p型FinFET的主要载流子(空穴)。示出了在源极/漏极区域54P的大的平面顶表面的情况下，接触插塞82和下面的源极/漏极区域54P之间的接触面积大，从而接触电阻小。此外，接触插塞82落在具有高p型掺杂剂浓度的外延层54P-3上。因此，进一步降低了接触电阻，并且改善了所得p型FinFET的性能。
图15和图16示出了外延层54P-2和54P-3的一些尺寸和值。画出了两条线：水平线A(level-A)和水平线B，其中水平线A表示外延层54P-2的笔直且垂直边缘54PE的最高水平，并且水平线B表示外延层54P-3的笔直且垂直边缘54PE’的最高水平。从水平A到沟道底部(STI区域24的顶表面24A)的垂直距离VD1可以在约20nm至约80nm之间的范围内。从水平B到沟道底部(STI区域24的顶表面24A)的垂直距离VD2可以在约30nm至约100nm之间的范围内。
参考图15，根据一些实施例，外延层54P-2的笔直边缘54PE的高度F1可以在约10nm至约70nm之间的范围内。在水平线A处测量的外延层54P-2的宽度F2可以在约5nm至约50nm之间的范围内。比率F1/F2可以等于或大于1.0，并且可以在约2至10之间的范围内。外延层54P-3的笔直边缘54PE’的高度G1可以在约20nm至约90nm之间的范围内。在水平线B处测量的外延层54P-2的宽度G2可以在约30nm至约300nm之间的范围内。比率G2/G1可以等于或大于1.0，并且可以在约2至5之间的范围内。
参考图16，根据一些实施例，外延层54P-2的笔直边缘54PE的高度A1可以在约10nm至约70nm之间的范围内。在水平线A处测量的外延层54P-2的宽度A2在约5nm至约50nm之间的范围内。比率A1/A2可以等于或大于2，并且可以在约2至10之间的范围内。外延层54P-3的笔直边缘54PE’的高度B1可以在约20nm至约90nm之间的范围内。在水平线B处测量的外延层54P-2的宽度B2可以在约30nm至约300nm之间的范围内。比率B2/B1可以等于或大于1.0，并且可以在约2至5之间的范围内。
本公开的实施例采用独特的组合以实现用于源极/漏极接触插塞的小的横向生长和大的着陆面积。为了形成n型FinFET的源极/漏极区域，调节温度以实现垂直生长和随后的共形生长。为了形成p型FinFET的源极/漏极区域，调整锗原子百分比以实现垂直生长和随后的生长。
本公开的实施例具有一些有利特征。通过调整适当的工艺条件和源极/漏极区域的组成，所得源极/漏极区域包括具有笔直且垂直边缘的层，当源极/漏极区域横向生长时，这限制了源极/漏极区域的横向生长。这降低了相邻源极/漏极区域的桥接的可能性。然后沉积附加层以合并源极/漏极区域并增加横向尺寸，从而将源极/漏极接触插塞的着陆面积增加到期望值。此外，由于源极/漏极区域的横向尺寸受到限制，所以贯穿晶圆(through-wafer)的均匀性得到改善。
根据本公开的一些实施例，一种方法包括：在半导体鳍的第一部分上形成栅极堆叠；去除半导体鳍的第二部分以形成凹槽；以及从凹槽开始形成源极/漏极区域，其中，形成源极/漏极区域包括执行第一外延工艺以生长第一半导体层，其中，第一半导体层包括笔直且垂直边缘；以及执行第二外延工艺以在第一半导体层上生长第二半导体层，其中，第一半导体层和第二半导体层为相同的导电类型。在实施例中，笔直且垂直边缘在第一半导体层的(110)平面上。在实施例中，第一半导体层是从下面的半导体条带生长的，其中，下面的半导体条带在浅沟槽隔离区域的相对部分之间，并且其中，第一半导体层的具有笔直且垂直边缘的部分比下面的半导体条带更宽。在实施例中，源极/漏极区域具有在浅沟槽隔离区域的相对部分之间的下部部分，并且笔直且垂直边缘属于第一半导体层的突出高于浅沟槽隔离区域的部分。在实施例中，相同的导电类型是n型，并且第一外延工艺是在第一温度下执行的，并且第二外延工艺是在比第一外延工艺低的第二温度下执行的。在实施例中，第一半导体层是垂直地生长的且基本没有横向生长，并且其中，第二半导体层是共形地生长的。在实施例中，相同的导电类型是p型，并且第一半导体层具有第一锗原子百分比，并且第二半导体层具有第二锗原子百分比，该第二锗原子百分比高于第一锗原子百分比。在实施例中，第一外延工艺和第二外延工艺是在相同的温度下执行的。在实施例中，第一锗原子百分比在约10％至约40％之间的范围内，并且第二锗原子百分比在约30％至约80％之间的范围内。
根据本公开的一些实施例，一种器件包括：半导体衬底；隔离区域，延伸到半导体衬底中；突出半导体鳍，突出高于隔离区域的顶表面；栅极堆叠，在突出半导体鳍的顶表面和侧壁上；以及源极/漏极区域，在栅极堆叠的侧面，该源极/漏极区域包括第一半导体层，包括彼此平行的第一垂直边缘和第二垂直边缘；以及第二半导体层，在第一半导体层上，其中，第二半导体层从第一半导体层在横向和垂直方向上都延伸。在实施例中，源极/漏极区域是n型的。在实施例中，第一半导体层包括三角形顶表面。在实施例中，第一垂直边缘的高度与第一垂直边缘和第二垂直边缘之间的距离的比率大于约5。在实施例中，第二半导体层是共形的。在实施例中，源极/漏极区域是p型的。在实施例中，第一半导体层还包括第一平面顶表面。在实施例中，第二半导体层还包括第二平面顶表面。
根据本公开的一些实施例，一种器件包括：多个隔离区域，包括第一部分和第二部分；半导体条带，在第一部分和第二部分之间并与第一部分和第二部分接触；源极/漏极区域，与半导体条带重叠，该源极/漏极区域包括第一半导体层，该第一半导体层包括：第一垂直边缘和第二垂直边缘，在第一半导体层的(110)平面上；以及第一倾斜的顶表面和第二倾斜的顶表面，第一倾斜的顶表面和第二倾斜的顶表面彼此接合以形成三角形，其中，第一倾斜的顶表面和第二倾斜的顶表面分别连接至第一垂直边缘和第二垂直边缘；以及第二半导体层，在第一半导体层上。在实施例中，源极/漏极区域是n型的，并且第二半导体层是共形的。在实施例中，第二半导体层具有比第一半导体层更高的n型掺杂浓度。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种用于形成半导体器件的方法，包括：在半导体鳍的第一部分上形成栅极堆叠；去除所述半导体鳍的第二部分以形成凹槽；以及从所述凹槽开始形成源极/漏极区域，其中，形成所述源极/漏极区域包括：执行第一外延工艺以生长第一半导体层，其中，所述第一半导体层包括笔直且垂直边缘；以及执行第二外延工艺以在所述第一半导体层上生长第二半导体层，其中，所述第一半导体层和所述第二半导体层为相同的导电类型。
示例2是示例1所述的方法，其中，所述笔直且垂直边缘在所述第一半导体层的(110)平面上。
示例3是示例1所述的方法，其中，所述第一半导体层是从下面的半导体条带生长的，其中，所述下面的半导体条带在浅沟槽隔离区域的相对部分之间，并且其中，所述第一半导体层的具有所述笔直且垂直边缘的部分比所述下面的半导体条带更宽。
示例4是示例1所述的方法，其中，所述源极/漏极区域具有在浅沟槽隔离区域的相对部分之间的下部部分，并且所述笔直且垂直边缘属于所述第一半导体层的突出高于所述浅沟槽隔离区域的部分。
示例5是示例1所述的方法，其中，所述相同的导电类型是n型，并且所述第一外延工艺是在第一温度下执行的，并且所述第二外延工艺是在比所述第一外延工艺低的第二温度下执行的。
示例6是示例5所述的方法，其中，所述第一半导体层是垂直地生长的且基本没有横向生长，并且其中，所述第二半导体层是共形地生长的。
示例7是示例1所述的方法，其中，所述相同的导电类型是p型，并且所述第一半导体层具有第一锗原子百分比，并且所述第二半导体层具有第二锗原子百分比，所述第二锗原子百分比高于所述第一锗原子百分比。
示例8是示例7所述的方法，其中，所述第一外延工艺和所述第二外延工艺是在相同的温度下执行的。
示例9是示例7所述的方法，其中，所述第一锗原子百分比在约10％至约40％之间的范围内，并且所述第二锗原子百分比在约30％至约80％之间的范围内。
示例10是一种半导体器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；突出半导体鳍，突出高于所述隔离区域的顶表面；栅极堆叠，在所述突出半导体鳍的顶表面和侧壁上；以及源极/漏极区域，在所述栅极堆叠的侧面，所述源极/漏极区域包括：第一半导体层，包括彼此平行的第一垂直边缘和第二垂直边缘；以及第二半导体层，在所述第一半导体层上，其中，所述第二半导体层从所述第一半导体层在横向和垂直方向上都延伸。
示例11是示例10所述的器件，其中，所述源极/漏极区域是n型的。
示例12是示例10所述的器件，其中，所述第一半导体层在截面图中包括三角形顶表面。
示例13是示例10所述的器件，其中，所述第一垂直边缘的高度与所述第一垂直边缘和所述第二垂直边缘之间的距离的比率大于约5。
示例14是示例10所述的器件，其中，所述第二半导体层是共形的。
示例15是示例10所述的器件，其中，所述源极/漏极区域是p型的。
示例16是示例15所述的器件，其中，所述第一半导体层还包括第一平面顶表面。
示例17是示例15所述的器件，其中，所述第二半导体层还包括第二平面顶表面。
示例18是一种半导体器件，包括：多个隔离区域，包括第一部分和第二部分；半导体条带，在所述第一部分和所述第二部分之间并与所述第一部分和所述第二部分接触；源极/漏极区域，与所述半导体条带重叠，所述源极/漏极区域包括：第一半导体层，包括：第一垂直边缘和第二垂直边缘，在所述第一半导体层的(110)平面上；以及第一倾斜的顶表面和第二倾斜的顶表面，所述第一倾斜的顶表面和所述第二倾斜的顶表面彼此接合以形成三角形，其中，所述第一倾斜的顶表面和所述第二倾斜的顶表面分别连接至所述第一垂直边缘和所述第二垂直边缘；以及第二半导体层，在所述第一半导体层上。
示例19是示例18所述的器件，其中，所述源极/漏极区域是n型的，并且所述第二半导体层是共形的。
示例20是示例18所述的器件，其中，所述第二半导体层具有比所述第一半导体层更高的n型掺杂浓度。

Claims (10)

1.一种用于形成半导体器件的方法，包括：
在半导体鳍的第一部分上形成栅极堆叠；
去除所述半导体鳍的第二部分以形成凹槽；以及
从所述凹槽开始形成源极/漏极区域，其中，形成所述源极/漏极区域包括：
执行第一外延工艺以生长第一半导体层，其中，所述第一半导体层包括笔直且垂直边缘；以及
执行第二外延工艺以在所述第一半导体层上生长第二半导体层，其中，所述第一半导体层和所述第二半导体层为相同的导电类型。
2.根据权利要求1所述的方法，其中，所述笔直且垂直边缘在所述第一半导体层的(110)平面上。
3.根据权利要求1所述的方法，其中，所述第一半导体层是从下面的半导体条带生长的，其中，所述下面的半导体条带在浅沟槽隔离区域的相对部分之间，并且其中，所述第一半导体层的具有所述笔直且垂直边缘的部分比所述下面的半导体条带更宽。
4.根据权利要求1所述的方法，其中，所述源极/漏极区域具有在浅沟槽隔离区域的相对部分之间的下部部分，并且所述笔直且垂直边缘属于所述第一半导体层的突出高于所述浅沟槽隔离区域的部分。
5.根据权利要求1所述的方法，其中，所述相同的导电类型是n型，并且所述第一外延工艺是在第一温度下执行的，并且所述第二外延工艺是在比所述第一外延工艺低的第二温度下执行的。
6.根据权利要求5所述的方法，其中，所述第一半导体层是垂直地生长的且基本没有横向生长，并且其中，所述第二半导体层是共形地生长的。
7.根据权利要求1所述的方法，其中，所述相同的导电类型是p型，并且所述第一半导体层具有第一锗原子百分比，并且所述第二半导体层具有第二锗原子百分比，所述第二锗原子百分比高于所述第一锗原子百分比。
8.根据权利要求7所述的方法，其中，所述第一外延工艺和所述第二外延工艺是在相同的温度下执行的。
9.一种半导体器件，包括：
半导体衬底；
隔离区域，延伸到所述半导体衬底中；
突出半导体鳍，突出高于所述隔离区域的顶表面；
栅极堆叠，在所述突出半导体鳍的顶表面和侧壁上；以及
源极/漏极区域，在所述栅极堆叠的侧面，所述源极/漏极区域包括：
第一半导体层，包括彼此平行的第一垂直边缘和第二垂直边缘；以及
第二半导体层，在所述第一半导体层上，其中，所述第二半导体层从所述第一半导体层在横向和垂直方向上都延伸。
10.一种半导体器件，包括：
多个隔离区域，包括第一部分和第二部分；
半导体条带，在所述第一部分和所述第二部分之间并与所述第一部分和所述第二部分接触；
源极/漏极区域，与所述半导体条带重叠，所述源极/漏极区域包括：
第一半导体层，包括：
第一垂直边缘和第二垂直边缘，在所述第一半导体层的(110)平面上；以及
第一倾斜的顶表面和第二倾斜的顶表面，所述第一倾斜的顶表面和所述第二倾斜的顶表面彼此接合以形成三角形，其中，所述第一倾斜的顶表面和所述第二倾斜的顶表面分别连接至所述第一垂直边缘和所述第二垂直边缘；以及
第二半导体层，在所述第一半导体层上。
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