CN113078150A - 半导体器件及其制造方法 - Google Patents

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TSMC Nanjing Co Ltd
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Taiji Telecom Nanjing Co ltd
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Abstract

本公开涉及半导体器件及其制造方法。一种半导体器件，包括：源极/漏极区域、体区域、第一栅极结构和第二栅极结构。源极/漏极区域和体区域位于衬底中。第一栅极结构和第二栅极结构位于衬底上方。源极/漏极区域和体区域位于第一栅极结构的相反侧。第二栅极结构与第一栅极结构间隔开。源极/漏极区域、体区域和第一栅极结构位于第二栅极结构的同一侧。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都比上一代具有更小和更复杂的电路。在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数目)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小部件(或线))减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供收益。这种缩小还增加了处理和制造IC的复杂度，并且对于要实现的这些进步，期望在IC处理和制造中有类似发展。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：源极/漏极区域，位于衬底中；体区域，位于所述衬底中；第一栅极结构，位于所述衬底上方，其中，所述源极/漏极区域和所述体区域位于所述第一栅极结构的相反侧；以及第二栅极结构，位于所述衬底上方并且与所述第一栅极结构间隔开，其中，所述源极/漏极区域、所述体区域和所述第一栅极结构位于所述第二栅极结构的同一侧。
根据本公开的另一实施例，提供了一种半导体器件，包括：有源区域，包括：第一源极/漏极区域和第二源极/漏极区域，所述第一源极/漏极区域和所述第二源极/漏极区域彼此间隔开；以及第一体区域和第二体区域，所述第一体区域和所述第二体区域彼此间隔开；第一栅极结构，位于所述有源区域上方并且位于所述第一源极/漏极区域与所述第一体区域之间；以及第二栅极结构，位于所述有源区域上方并且位于所述第一体区域与所述第二体区域之间。
根据本公开的又一实施例，提供了一种用于制造半导体器件的方法，包括：在衬底中形成有源区域；在所述有源区域上方形成第一栅极结构和第二栅极结构，其中，所述第一栅极结构和所述第二栅极结构包括相同的材料并且在不同的方向上延伸；在所述有源区域中并且在所述第一栅极结构的相反侧形成源极/漏极区域和第一体区域；以及用第三栅极结构替换所述第二栅极结构，其中，所述第一栅极结构和所述第三栅极结构包括不同的材料。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减小各种特征的尺寸。
图1A-图10E示出了根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的方法。
图11是根据本公开的一些实施例的用于形成半导体器件的方法的流程图。
图12A是根据本公开的一些实施例的半导体器件的顶部视图。
图12B是沿着图12A中的线B-B截取的横截面视图，并且图12C是沿着图12A中的线C-C截取的横截面视图。
图12D是沿着图12A中的线D-D截取的横截面视图。
图12E是沿着图12A中的线E-E截取的横截面视图。
图12F是沿着图12A中的线F-F截取的横截面视图。
图13A-图13D是根据本公开的一些实施例的半导体器件的顶部视图。
图14A是根据本公开的一些实施例的不具有导电迹线的集成电路的布局图。
图14B是根据本公开的一些实施例的具有导电迹线的集成电路的布局图。
图15A是根据本公开的一些实施例的不具有导电迹线的集成电路的布局图。
图15B是根据本公开的一些实施例的具有导电迹线的集成电路的布局图。
图16A是根据本公开的一些实施例的不具有导电迹线的集成电路的布局图。
图16B是根据本公开的一些实施例的具有导电迹线的集成电路的布局图。
图17是根据本公开的一些实施例的集成电路的布局图。
图18是根据本公开的一些实施例的集成电路的布局图。
图19是根据本公开的一些实施例的生成IC布局图的方法的流程图。
图20是根据本公开的一些实施例的IC器件设计系统的框图。
图21是根据本公开的一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
如本文所使用的，“大约”、“约”、“大概”或“基本上”通常意味着在给定值或范围的百分之二十以内、或百分之十以内或百分之五以内。本文给出的数值是近似的，意味着如果没有明确说明，则可以推断出术语“大约”、“约”、“大概”或“基本上”。
本公开的实施例涉及半导体器件和用于形成具有H形栅极结构的半导体器件的方法。下面在形成在块硅衬底中具有有源区域的平面晶体管的背景下讨论这些实施例。
图1A-图10E示出了根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的方法。首先参考图1A和图1B，其中，图1A是根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的顶部视图，并且图1B是沿着图1A中的线B-B截取的横截面视图。提供了衬底110。在一些实施例中，衬底110是硅衬底。可替代地，衬底110可以包括另一基本半导体，例如，锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
在又一替代方案中，衬底110是绝缘体上半导体(SOI)，例如，掩埋电介质层(buried dielectric layer)。在一些实施例中，SOI衬底包括形成在绝缘体层114上的一层半导体材料116(例如，硅)。绝缘体层114可以是例如掩埋氧化物(BOX)层或氧化硅层。绝缘体层114被设置在半导体衬底112(例如，硅或玻璃衬底)上。在一些实施例中，半导体衬底112包括p型硅衬底(p衬底)。例如，将p型掺杂剂引入到半导体衬底112中以形成p衬底。
参考图2A和图2B，其中，图2A是根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的顶部视图，并且图2B是沿着图2A中的线B-B截取的横截面视图。在衬底110的半导体材料116中形成多个隔离结构120(例如，浅沟槽隔离(STI))以分离各种器件。隔离结构120的形成可以包括在衬底110中蚀刻沟槽并且通过绝缘体材料(例如，氧化硅、氮化硅或氮氧化硅)来填充沟槽。填充的沟槽可以具有多层结构，例如，用氮化硅填充沟槽的热氧化物衬里层。在一些实施例中，可以使用以下工艺顺序来创建隔离结构120：例如，生长衬垫氧化物，形成低压化学气相沉积(LPCVD)氮化物层，使用光致抗蚀剂和掩模对STI开口进行图案化，在衬底110中蚀刻沟槽，可选地生长热氧化物沟槽衬里以改善沟槽界面，用CVD氧化物填充沟槽，并且使用化学机械平坦化(CMP)以移除多余的电介质层。隔离结构120在衬底110中限定至少一个有源区域118。例如，隔离结构120围绕有源区域118。应注意，图2A中的有源区域118的布置是说明性的，并且不应限制本公开的范围。
参考图3A和图3B，其中，图3A是根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的顶部视图，并且图3B是沿着图3A中的线B-B截取的横截面视图。形成界面层130以覆盖有源区域118(在一些实施例中，还覆盖隔离结构120)。为了清楚起见，界面层130在图3B中被示出并且在图3A中被省略。在一些实施例中，虚设电介质层130可以包括二氧化硅、氮化硅、高κ电介质材料或其他合适的材料。在各种示例中，可以通过ALD工艺、CVD工艺、亚大气压CVD(SACVD)工艺、可流动CVD工艺、PVD工艺或其他合适的工艺来沉积虚设电介质层130。举例来说，虚设电介质层130可以用于防止后续工艺(例如，后续形成虚设栅极结构)对有源区域118的损坏。
随后，在虚设电介质层130上方形成虚设栅极堆叠140a、140b和140c。在有源区域118上方形成虚设栅极堆叠140a和140c，并且在隔离结构120上方形成虚设栅极堆叠140b。每个虚设栅极堆叠140a、140b和140c包括栅极结构142a(或142b或142c)、形成在栅极结构142a(或142b或142c)上方的衬垫层144、以及形成在衬垫层144上方的硬掩模层146。在一些实施例中，可以在虚设电介质层130上方形成虚设栅极层(未示出)，并且在虚设栅极层上方形成衬垫层144和硬掩模层146。然后，使用衬垫层144和硬掩模层146作为掩模来对虚设栅极层进行图案化，以形成栅极结构142a-142c。这样，栅极结构142a、142b、142c、衬垫层144和硬掩模层146被称为虚设栅极堆叠140a、140b和140c。在一些实施例中，栅极结构142a-142c可以由多晶硅(poly-Si)、多晶硅锗(poly-SiGe)或其他合适的材料制成。衬垫层144可以由二氧化硅或其他合适的材料制成，并且硬掩模层146可以由氮化硅或其他合适的材料制成。注意，图3A中的虚设栅极堆叠140a、140b和140c的布置是说明性的，并且不应限制本公开的范围。
在图3A和图3B中，虚设栅极堆叠140a、140b和140c彼此分离。虚设栅极堆叠140c与虚设栅极堆叠140a和140b在不同的方向上延伸。例如，虚设栅极堆叠140c在x方向上延伸，并且虚设栅极堆叠140a和140b在y方向上延伸。如图3A和图3B中所示，z方向平行于衬底110的法线，x方向是其中虚设栅极堆叠140c延伸的方向，并且y方向是与z方向和x方向正交的方向。虚设栅极堆叠140c之一位于虚设栅极堆叠140a与虚设栅极堆叠140b之一之间。此外，虚设栅极叠层140a的至少一部分位于有源区域118的正上方，并且每个虚设栅极叠层140c的至少一部分位于有源区域118的正上方。相反，虚设栅极叠层140b不与有源区域118重叠并且位于隔离结构120的正上方。
参考图4A和图4B，其中，图4A是根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的顶部视图，并且图4B是沿着图4A中的线B-B截取的横截面视图。移除虚设电介质层130的未由虚设栅极堆叠140a、140b和140c覆盖的部分，以暴露有源区域118(和隔离结构120)。然后，至少在虚设栅极堆叠140a、140b和140c的相反侧形成间隔件(spacer)结构150。为了清楚起见，间隔件结构150在图4B中被示出，并且在图4A中被省略。间隔件结构150可以包括密封间隔件和主间隔件(未示出)。间隔件结构150包括一种或多种电介质材料，例如，氧化硅、氮化硅、氮氧化硅、SiCN、SiCxOyNz、或其组合。密封间隔件被形成在虚设栅极堆叠140a、140b和140c的侧壁上，并且主间隔件被形成在密封间隔件上。可以使用诸如等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、亚大气压化学气相沉积(SACVD)之类的沉积方法来形成间隔件结构150。间隔件结构150的形成可以包括毯式地(blanket)形成间隔件层，并且然后执行蚀刻操作以移除间隔件层的水平部分。间隔件层的剩余垂直部分形成间隔件结构150。
参考图5A-图5D，其中，图5A是根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的顶部视图，并且图5B是沿着图5A中的线B-B截取的横截面视图。图5C是沿着图5A中的线C-C截取的横截面视图，并且图5D是沿着图5A中的线D-D截取的横截面视图。源极/漏极区域102a和102b被形成在衬底110的有源区域118中。具体地，源极/漏极区域102a和102b被形成在虚设栅叠层140c的一侧。在一些实施例中，通过离子注入、扩散技术或其他合适的技术来形成源极/漏极区域102a和102b。例如，在光刻工艺或其他合适的工艺中，使用第一掩模来对光致抗蚀剂层进行图案化。示例性光刻工艺可以包括光致抗蚀剂涂覆、软烘烤、掩模对准、曝光、曝光后烘烤、显影和硬烘烤的处理操作。可以执行利用掺杂剂的离子注入，以在有源区域118中形成源极/漏极区域102a和102b。在一些实施例中，源极/漏极区域102a和102b是N型掺杂区域，并且注入到源极/漏极区域102a和102b的掺杂剂可以是砷、磷或其他合适的材料。
在图5C中，因为虚设栅极堆叠140a被用作掩模以注入源极/漏极区域102a和102b，所以源极/漏极区域102a和102b没有被形成在虚设栅极堆叠140a的正下方，并且被虚设栅极堆叠140a间隔开。源极/漏极区域102a和102b可以是晶体管的源极/漏极区域，并且有源区域118中位于虚设栅极堆叠140a正下方并且位于源极/漏极区域102a和102b之间的区域被称为晶体管的沟道。
随后，在衬底110的有源区域118中形成体区域104a和104b。具体地，体区域104a和104b被形成在虚设栅极堆叠140c的另一侧。在一些实施例中，通过离子注入、扩散技术或其他合适的技术来形成体区域104a和104b。例如，在光刻工艺或其他合适的工艺中，使用第二掩模来对光致抗蚀剂层进行图案化。示例性光刻工艺可以包括光致抗蚀剂涂覆、软烘烤、掩模对准、曝光、曝光后烘烤、显影和硬烘烤的处理操作。可以执行利用掺杂剂的离子注入，以在有源区域118中形成体区域104a和104b。注意，上述源极/漏极区域102a-102b和体区域104a-104b的形成顺序是示例，并且不应限制本公开。在一些其他实施例中，源极/漏极区域102a-102b可以在形成体区域104a-104b之后形成。在一些实施例中，体区域104a和104b是P型掺杂区域，并且注入到体区域104a和104b中的掺杂剂可以是硼、二氟化硼(BF2)或其他合适的材料。
在图5D中，因为虚设栅极叠层140c被用作掩模以注入源极/漏极区域102a-102b和体区域104a-104b，所以源极/漏极区域102a和102b以及体区域104a-104b没有被形成在虚设栅极堆叠140c的正下方，并且被虚设栅极堆叠140c间隔开。体区域104a-104b可以被称为晶体管的体区域。源极/漏极区域102a-102b和体区域104a-104b具有不同的导电类型。此外，如图5A所示，通过虚设栅叠层140a将体区域104a-104b彼此间隔开。在一些实施例中，每个源极/漏极区域102a-102b在y方向上具有长度L1，并且每个体区域104a-104b具有小于长度L1的长度L2。
参考图6A-图6D，其中，图6A是根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的顶部视图，并且图6B是沿着图6A中的线B-B截取的横截面视图。图6C是沿着图6A中的线C-C截取的横截面视图，并且图6D是沿着图6A中的线D-D截取的横截面视图。在源极/漏极区域102a-102b和体区域104a-104b上方分别形成多个金属合金层160。为了清楚起见，金属合金层160在图6C-图6D中被示出，并且在图6A中被省略。例如，在有源区域118上方形成金属层。然后，对金属层执行退火工艺以形成金属合金层160。如果有源区域118是由硅制成的，则该退火工艺也被称为硅化物工艺。硅化物工艺将有源区域118的表面部分转换为硅化物接触(即，本实例中的金属合金层160)。硅化物接触保留在有源区域118上方，而未反应的金属从其他区域被移除。在一些实施例中，金属合金层160可以由NiSi或其他合适的材料制成。
参考图7A-图7D，其中，图7A是根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的顶部视图，并且图7B是沿着图7A中的线B-B截取的横截面视图。图7C是沿着图7A中的线C-C截取的横截面视图，并且图7D是沿着图7A中的线D-D截取的横截面视图。接触蚀刻停止层(CESL)170被共形地形成在图6A-图6D的结构上方。为了清楚起见，CESL 170在图7B-图7D中被示出，并且在图7A中被省略。在一些实施例中，CESL 170可以是一个或多个应力层。在一些实施例中，CESL 170具有拉应力，并且由Si3N4形成。在一些其他实施例中，CESL 170包括诸如氮氧化物之类的材料。在又一些其他实施例中，CESL 170可以具有包括多个层的复合结构，例如，氮化硅层覆盖氧化硅层。可以使用等离子体增强CVD(PECVD)来形成CESL 170，但是，也可以使用其他合适的方法，例如，低压CVD(LPCVD)、原子层沉积(ALD)等。
然后，在CESL 170上形成第一层间电介质(ILD)175。可以通过化学气相沉积(CVD)、高密度等离子体CVD、旋涂、溅射或其他合适的方法来形成第一ILD 175。在一些实施例中，第一ILD 175包括氧化硅。在一些其他实施例中，第一ILD 175可以包括氮氧化硅、氮化硅或低k材料。随后，执行平坦化工艺(例如，化学机械平坦化(CMP)工艺)以使第一ILD175的顶表面与栅极结构142a、142b和142c的顶表面齐平。即，栅极结构142a、142b和142c从第一ILD 175暴露。在一些其他实施例中，平坦化工艺使第一ILD 175的顶表面与硬掩模层146的顶表面齐平。
参考图8A-图8D，其中，图8A是根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的顶部视图，并且图8B是沿着图8A中的线B-B截取的横截面视图。图8C是沿着图8A中的线C-C截取的横截面视图，并且图8D是沿着图8A中的线D-D截取的横截面视图。采用替换栅极(RPG)工艺方案。在RPG工艺方案中，预先形成虚设多晶硅栅极(本实例中的图7A-图7D的栅极结构142a和142b)，并且随后用金属栅极代替。具体地，在图7A-图7D的结构上方形成掩模层，并且对掩模层进行图案化以形成经图案化的掩模层。经图案化的掩模层暴露栅极结构142a和142b，但是覆盖栅极结构142c。即，RPG工艺用金属栅极结构替换栅极结构142a和142b。
随后，移除栅极结构142a和142b以分别形成具有间隔件结构150作为其侧壁的开口152。可以通过干法蚀刻、湿法蚀刻、或干法蚀刻和湿法蚀刻的组合来移除栅极结构142a和142b。例如，湿法蚀刻工艺可以包括暴露于含氢氧化物(例如，氢氧化铵)的溶液、去离子水、和/或其他合适的蚀刻剂溶液。
参考图9A-图9D，其中，图9A是根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的顶部视图，并且图9B是沿着图9A中的线B-B截取的横截面视图。图9C是沿着图9C中的线C-C截取的横截面视图，并且图9D是沿着图9A中的线D-D截取的横截面视图。在开口152(参见图8A-8C)中形成栅极电介质层182，并且在开口152中和栅极电介质层182上形成至少一个金属层。随后，执行化学机械平坦化(CMP)工艺来对金属层和栅极电介质层182进行平坦化以分别在开口152中形成金属栅极结构180a和180b。即，图7A中的栅极结构142a被金属栅极结构180a替换，并且图7A中的栅极结构142b被金属栅极结构180b替换。每个金属栅极结构180a和180b包括栅极电介质层182和位于栅极电介质层182上方的金属栅极电极184。金属栅极电极184可以包括金属层185(例如，(一个或多个)功函数金属层和(一个或多个)帽盖层)、(一个或多个)填充层186、和/或金属栅极结构中期望的其他合适的层。功函数金属层可以包括p型功函数金属。示例性p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合适的p型功函数材料、或其组合。功函数金属层可以具有多个层。可以通过CVD、PVD、电镀、和/或其他合适的工艺来沉积(一个或多个)功函数金属层。在一些实施例中，金属栅极电极中的帽盖层可以包括难熔金属及其氮化物(例如，TiN、TaN、W2N、TiSiN、TaSiN)。可以通过PVD、CVD、金属有机化学气相沉积(MOCVD)ALD等来沉积帽盖层。在一些实施例中，金属栅极电极中的填充层186可以包括钨(W)。可以通过ALD、PVD、CVD或其他合适的工艺来沉积填充层186。
参考图10A-图10E，其中，图10A是根据本公开的一些实施例的处于各个阶段的用于制造半导体器件的顶部视图，图10B是沿图10A中的线B-B截取的横截面视图，图10C是沿着图10A中的线C-C截取的横截面视图，图10D是沿着图10A中的线D-D截取的横截面视图，并且图10E是沿着图10A中的线E-E截取的横截面视图。在存储单元源极/漏极区域102a-102b和体区域104a-104b上方形成多个接触190。例如，在图9A中的结构上方形成第二ILD层177，并且在第一ILD 175和第二ILD 177中形成多个开口。然后，在开口中填充导电材料。移除导电材料的过量部分以形成分别与金属合金层160接触的接触190。接触190可以由钨、铝、铜或其他合适的材料制成。
在图10A中，半导体器件可以是体接触MOS器件，并且包括有源区域118、金属栅极结构180a和180b、以及栅极结构142c。金属栅极结构180a被称为本征栅极，并且在y方向上延伸。栅极结构142c被称为非本征栅极，并且在x方向上延伸。例如，金属栅极结构180a和栅极结构142c基本上彼此正交。金属栅极结构180b被称为虚设栅极结构。金属栅极结构180a和栅极结构142c的部分位于有源区域118的正上方，并且金属栅极结构180b位于隔离结构120的正上方。在一些实施例中，有源区域118具有相反侧118a和118b，并且金属栅极结构180a延伸超过有源区域118的相反侧118a和118b。
如图10A和图10B所示，栅极结构142c之一位于金属栅极结构180b之一与金属栅极结构180a之间以形成H形。金属栅极结构180a和180b与栅极结构142c彼此电隔离。即，金属栅极结构180a和180b与栅极结构142c通过间隔件结构150彼此间隔开。间隔件结构150的部分位于金属栅极结构180a(或180b)与栅极结构142c之间，并且与金属栅极结构180a(或180b)和栅极结构142c接触。在一些实施例中，金属栅极结构180a是功能性栅极，其电连接至(电)导电迹线(参见例如图14B)，并且栅极结构142c是浮置的(floating)。即，在一些实施例中，不存在连接至栅极结构142c的通孔(和导电迹线)。
金属栅极结构180a和180b具有基本上相同的栅极间距。即，金属栅极结构180b中的一者与金属栅极结构180a之间的距离P1和金属栅极结构180b中的另一者与金属栅极结构180a之间的距离P2基本上相同。此外，金属栅极结构180a和180b具有基本上相同的宽度。即，金属栅极结构180a的宽度W1与金属栅极结构180b的宽度W2基本上相同。
如图10A和图10C所示，有源区域118包括源极/漏极区域102a和102b。源极/漏极区域102a和102b位于金属栅极结构180a的相反侧，并且沟道(即，有源区域118中位于金属栅极结构180a正下方的部分)位于源极/漏极区域102a和102b之间并且位于金属栅极结构180a的正下方。接触190中的两个分别位于源极/漏极区域102a和102b上方。此外，源极/漏极区域102a和102b具有相同的导电类型，例如，本实例中的N型。
如图10A和图10E所示，有源区域118还包括体区域104a和104b。体区域104a和104b位于金属栅极结构180a的相反侧。接触190中的另外两个分别位于体区域104a和104b上方。此外，体区域104a和104b具有相同的导电类型，例如，本实例中的P型。
如图10A和图10D所示，源极/漏极区域102a和体区域104a彼此间隔开，并且位于栅极结构142c之一的相反侧。每个源极/漏极区域102a-102b在y方向上具有长度L1，并且每个本体区域104a-104b具有小于长度L1的长度L2。体区域104a-104b和源极/漏极区域102a-102b具有不同的导电类型。源极/漏极区域102a、体区域104a和一个栅极结构142c位于金属栅极结构180a的同一侧，并且源极/漏极区域102b、体区域104b和另一个栅极结构142c位于金属栅极结构180a的另一侧。在图10A中，源极/漏极区域102a和体区域104a沿着y方向布置。类似地，源极/漏极区域102b和体区域104b沿着y方向布置。
图11是根据本公开的一些实施例的用于形成半导体器件的方法M的流程图。虽然方法M被示出和/或描述为一系列动作或事件，但是应当理解，该方法不限于所图示的顺序或动作。因此，在一些实施例中，可以以与所示出的顺序不同的顺序来执行动作，和/或可以同时执行动作。此外，在一些实施例中，所示出的动作或事件可以被细分为多个动作或事件，其可以在分开的时间执行，或可以与其他动作或子动作同时地执行。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。
在框S12处，在衬底中形成有源区域。图1A-图2B示出了与框S12中的动作相对应的一些实施例的顶部视图和横截面视图。在框S14处，在衬底上方形成非本征栅极和本征栅极，其中，本征栅极具有恒定的栅极间距。图3A和图3B示出了与框S14中的动作相对应的一些实施例的顶部视图和横截面视图。在图3A中，栅极结构142a和142b可以被称为本征栅极，并且栅极结构142c可以被称为非本征栅极。在框S16处，用金属栅极结构替换本征栅极。图8A-图9B示出了与框S16中的动作相对应的一些实施例的顶部视图和横截面视图。
图12A是根据本公开的一些实施例的半导体器件的顶部视图，图12B是沿图12A中的线B-B截取的横截面视图，图12C是沿着图12A中的线C-C截取的横截面视图，图12D是沿着图12A中的线D-D截取的横截面视图，图12E是沿着图12A中的线E-E截取的横截面视图，并且图12F是沿着图12A中的线F-F截取的横截面视图。图12A和图10A中的半导体器件之间的区别涉及栅极结构142c的布置。在图12A-图12F中，半导体器件包括位于金属栅极结构180b中的一者与金属栅极结构180a之间的单个栅极结构142c。在没有栅极结构142c中的另一者(如图10A所示)的情况下，源极/漏极区域102b和体区域104b通过金属合金层160彼此连接。图12A-图12F的半导体器件的其他相关结构细节与图10A-图10E中的半导体器件相同或相似，并且因此，在下文中将不再重复对此的描述。
图13A至图13D是根据本公开的一些实施例的半导体器件的顶部视图。在图13A中，半导体器件包括金属栅极结构180aa、180ab、180ac、180ba和180bb；栅极结构142ca、142cb、142cc和142cd；源极/漏极区域102a、102b、102c和102d；以及体区域104a、104b、104c和104d。金属栅极结构180aa、180ab、180ac、180ba和180bb在y方向上延伸，并且栅极结构142ca、142cb、142cc和142cd在x方向上延伸。金属栅极结构180aa、180ab和180ac位于金属栅极结构180ba与180bb之间。栅极结构142ca位于金属栅极结构180aa与180ba之间，栅极结构142cb位于金属栅极结构180aa与180ab之间，栅极结构142cc位于金属栅极结构180ab与180ac之间，并且栅极结构142cd位于金属栅极结构180ac与180bb之间。相邻的金属栅极结构180aa、180ab、180ac、180ba和180bb具有基本上相同的栅极间距。即，距离P3与距离P4基本上相同，距离P4与距离P5基本上相同，和/或距离P5与距离P6基本相同。源极/漏极区域102a和102b位于金属栅极结构180aa的相反侧，源极/漏极区域102b和102c位于金属栅极结构180ab的相反侧，并且源极/漏极区域102c和102d位于金属栅极结构180ac的相反侧。体区域104a和104b位于金属栅极结构180aa的相反侧，体区域104b和104c位于金属栅极结构180ab的相反侧，并且体区域104c和104d位于金属栅极结构180ac的相反侧。源极/漏极区域102a和体区域104a位于栅极结构142ca的相反侧，源极/漏极区域102b和体区域104b位于栅极结构142cb的相反侧，源极/漏极区域102c和体区域104c位于栅极结构142cc的相反侧，并且源极/漏极区域102d和体区域104d位于栅极结构142cd的相反侧。接触190分别位于源极/漏极区域102a-102d和体区域104a-104d上方。
图13B和图13A中的半导体器件之间的区别涉及栅极结构142cc(参见图13A)的存在。在图13B中，省略了栅极结构142cc，使得源极/漏极区域102c和体区域104c电地和物理地连接(例如，通过形成在其上的金属合金层)。图13C和图13A中的半导体器件之间的区别涉及栅极结构142cb和142cd(参见图13A)的存在。在图13C中，省略了栅极结构142cb和142cd，使得源极/漏极区域102b和体区域104b电地和物理地连接(例如，通过形成在其上的金属合金层)，并且源极/漏极区域102d和体区域104d电和物理地连接(例如，通过形成在其上的另一金属合金层)。图13D和图13A中的半导体器件之间的区别涉及栅极结构142cb和142cc(参见图13A)的存在。在图13D中，省略了栅极结构142cb和142cc，使得源极/漏极区域102b和体区域104b电地和物理地连接(例如，通过形成在其上的金属合金层)，并且源极/漏极区域102c和体区域104c电地和物理地连接(例如，通过形成在其上的另一金属合金层)。图13A-图13D中的半导体器件的其他相关结构细节与图10A中的半导体器件相同或相似，并且因此，在下文中将不再重复对此的描述。
注意，图13A-图13D中的栅极结构142ca、142cb、142cc和142cd的布置是说明性的，并且不应该限制本公开的范围。在一些实施例中，栅极结构142ca、142cb、142cc或142cd中的至少一个被省略，并且相应的源极/漏极区域和体区域彼此电连接。
图10A(或图12A)中的结构可以应用于各种集成电路/电路单元以增加布线的灵活性。图14A是根据本公开的一些实施例的不具有导电迹线的集成电路300的布局图，并且图14B是根据本公开的一些实施例的具有导电迹线的集成电路300的布局图。集成电路300是INVD1电路。集成电路300的布局图包括有源区域318a和318b；金属栅极结构380a和380b；栅极结构342ca和342cb；接触390；以及导电迹线VSS、VDD、T1和ZN。有源区域318a和318b彼此间隔开。栅极结构342ca和342cb位于金属栅极结构380b之一与金属栅极结构380a之间。
源极/漏极区域302a和体区域304a彼此电连接，源极/漏极区域302c和体区域304c彼此电连接，源极/漏极区域302a和302b位于金属栅极结构380a的相反侧，体区域304a和304b位于金属栅极结构380a的相反侧，源极/漏极区域302c和302d位于金属栅极结构380a的相反侧，并且体区域304c和304d位于金属栅极结构380a的相反侧。源极/漏极区域302b和体区域304b位于栅极结构342ca的相反侧，并且源极/漏极区域302d和体区域304d位于栅极结构342cb的相反侧。接触390分别位于源极/漏极区域302b和302d以及体区域304a-304d上方。导电迹线VDD耦合到体区域304a和304b，导电迹线VSS耦合到体区域304c和304d，导电迹线T1通过通孔395耦合到金属栅极结构380a，并且导电迹线ZN通过一些接触390耦合到源极/漏极区域302b和302d。
注意，图14A和图14B中的有源区域318a和318b、金属栅极结构380a和380b、栅极结构342ca和342cb、以及接触390的结构/材料/形成工艺与图10A中的有源区域118、金属栅极结构180a和180b、栅极结构142c、以及接触190相似或相同，并且因此，在下文中将不再重复对此的描述。
图15A是根据本公开的一些实施例的不具有导电迹线的集成电路400的布局图，并且图15B是根据本公开的一些实施例的具有导电迹线的集成电路400的布局图。集成电路400是ND2D1电路。集成电路400的布局图包括有源区域418a和418b；金属栅极结构480aa、480ab、480ba和480bb；栅极结构442ca、442cb和442cc；接触490；以及导电迹线VSS、VDD、A1、A2、和ZN。有源区域418a和418b彼此间隔开。栅极结构442ca和442cb位于金属栅极结构480aa和480ab之间，并且栅极结构442cc位于金属栅极结构480ab和480bb之间。
源极/漏极区域402a和体区域404a彼此电连接，源极/漏极区域402c和体区域404c彼此电连接，并且源极/漏极区域402d和体区域404d彼此电连接。源极/漏极区域402b和体区域404b位于栅极结构442ca的相反侧，源极/漏极区域402e和体区域404e位于栅极结构442cb的相反侧，并且源极/漏极区域402f和体区域404f位于栅极结构442cc的相反侧。接触490分别位于源极/漏极区域402b和402f以及体区域404a-404f上方。导电迹线VDD耦合到体区域404a、404b和404c，导电迹线VSS耦合到体区域404d、404e和404f，导电迹线A1通过通孔495中的一者一耦合到金属栅极结构480ab，导电迹线A2通过通孔495中的另一者耦合到金属栅极结构480aa，并且导电迹线ZN耦合到源极/漏极区域402b和402f。
注意，图15A和图15B中的有源区域418a和418b；金属栅极结构480aa、480ab、480ba和480bb；栅极结构442ca、442cb和442cc；以及接触490的结构/材料/形成工艺与图10A中的有源区域118、金属栅极结构180a和180b、栅极结构142c、以及接触190相似或相同，并且因此，在下文中将不再重复对此的描述。
图16A是根据本公开的一些实施例的不具有导电迹线的集成电路500的布局图，并且图16B是根据本公开的一些实施例的具有导电迹线的集成电路500的布局图。集成电路500是AOI22D1电路。集成电路500的布局图包括有源区域518a和518b；金属栅极结构580aa、580ab、580ac、580ad、580ba和580bb；栅极结构542ca、542cb、542cc、542cd、542ce和542cf；接触590；以及导电迹线VSS、VDD、A1、A2、B1、B2和ZN。有源区域518a和518b彼此间隔开。栅极结构542ca位于金属栅极结构580ba和580aa之间，栅极结构542cb位于金属栅极结构580ab和580ac之间，栅极结构542cc位于金属栅极结构580ad和580bb之间，栅极结构542cd位于金属栅极结构580aa和580ab之间，栅极结构542ce位于金属栅极结构580ab和580ac之间，并且栅极结构542cf位于金属栅极结构580ac和580ad之间。
源极/漏极区域502b和体区域504b彼此电连接，源极/漏极区域502d和体区域504d彼此电连接，源极/漏极区域502f和体区域504f彼此电连接，并且源极/漏极区域502j和体区域504j彼此电连接。源极/漏极区域502a和体区域504a位于栅极结构542ca的相反侧，源极/漏极区域502c和体区域504c位于栅极结构542cb的相反侧，源极/漏极区域502e和体区域504e位于栅极结构542cc的相反侧，源极/漏极区域502g和体区域504g位于栅极结构542cd的相反侧，源极/漏极区域502h和体区域504h位于栅极结构542ce的相反侧，并且源极/漏极区域502i和体区域504i位于栅极结构542cf的相反侧。接触590分别位于源极/漏极区域502a、502c、502d、502e和502h以及体区域504a-504j上方。导电迹线VDD耦合到体区域504a、504b、504c、504d和504e，导电迹线VSS耦合到体区域504f、504g、504h、504i和504j，导电迹线A1通过通孔597、导电迹线501和通孔595耦合到金属栅极结构580ac，导电迹线A2通过另一通孔595耦合到金属栅极结构580ad，导电迹线B1通过另一通孔597、导电迹线503和另一通孔595耦合到金属栅极结构580ab，导电迹线B2通过另一通孔595耦合到金属栅极结构580aa，导电迹线ZN通过另一通孔597以及导电迹线505和507耦合到源极/漏极区域502d和502h，并且源极/漏极区域502a通过内部导电迹线509耦合到源极/漏极区域502c和502e。在一些实施例中，导电迹线A2、B2、501、503、505、507、509、VDD和VSS可以处于同一水平(例如，M0水平)中，并且导电迹线A1、B1和ZN可以处于另一水平(例如，M1水平)中。
注意，图16A和图16B中的有源区域518a和518b、金属栅极结构580aa-580ad和580ba-580bb、栅极结构542ca-542cf、以及接触590的结构/材料/形成工艺与图10A中的有源区域118、金属栅极结构180a和180b、栅极结构142c、以及接触190相似或相同，并且因此，在下文中将不再重复对此的描述。
图17是根据本公开的一些实施例的集成电路600的布局图。集成电路600是SDFQD1电路。集成电路600包括多个有源区域(例如，有源区域618)、金属栅极结构(例如，金属栅极结构680)、栅极结构(例如，栅极结构642)、接触(例如，接触690)、和导电迹线(例如，导电迹线VDD、VSS、D、SI、OP、SE和Q)。例如，如图17所示，OD部分对应于有源区域，G1部分对应于金属栅极结构，G2部分对应于栅极结构，MD部分对应于接触，M0部分对应于处于M0水平的导电迹线(例如，导电迹线VDD和VSS)，V0部分对应于将处于M0水平的金属栅极结构和导电迹线进行互连的通孔，M1部分对应于处于M1水平的导电迹线(例如，导电迹线D、SI、OP、SE和Q)，并且V1部分对应于将处于M0和M1水平的导电迹线进行互连的通孔。
导电迹线VDD耦合到有源区域中的一些体区域，并且导电迹线VSS耦合到其余体区域。相邻的金属栅极结构具有基本相同的栅极间距，并且栅极结构分别位于相邻的金属栅极结构之间以形成H形。导电迹线可以处于不同的水平(例如，M0和M1水平)。图17中的半导体器件的其他相关结构细节与图10A-图10E中的半导体器件相同或相似，并且因此，在下文中将不再重复对此的描述。
图18是根据本公开的一些实施例的集成电路700的布局图。集成电路700包括多个有源区域(例如，有源区域718)、金属栅极结构(例如，金属栅极结构780)、栅极结构(例如，栅极结构742)、接触(例如，接触790)、和导电迹线(例如，导电迹线VDD和VSS)。例如，如图18所示，OD部分对应于有源区域，G1部分对应于金属栅极结构，G2部分对应于栅极结构，MD部分对应于接触，M0部分对应于处于M0水平的导电迹线(例如，导电迹线VDD和VSS)，V0部分对应于将处于M0水平的金属栅极结构和导电迹线进行互连的通孔，M1部分对应于处于M1水平的导电迹线，并且V1部分对应于将处于M0和M1水平的导电迹线进行互连的通孔。
导电迹线VDD耦合到有源区域中的一些体区域，并且导电迹线VSS耦合到其余体区域。在一些实施例中，导电迹线VDD具有鱼骨结构。相邻的金属栅极结构具有基本相同的栅极间距，并且栅极结构分别位于相邻的金属栅极结构之间以形成H形。导电迹线可以处于不同的水平(例如，M0和M1水平)。图18中的半导体器件的其他相关结构细节与图10A-图10E中的半导体器件相同或相似，并且因此，在下文中将不再重复对此的描述。
图19是根据本公开的一些实施例的生成IC布局图的方法1900的流程图。在一些实施例中，生成IC布局图包括生成以上参考图14A-图18讨论的布局图300、400、500、600或700之一，它们是基于所生成的IC布局图制造的。在一些实施例中，生成IC布局图是操作IC制造系统的一部分，作为制造IC器件(例如，存储器电路、逻辑器件、处理器件、信号处理电路等)的一部分。
在一些实施例中，方法1900的一些或全部由计算机的处理器执行。在一些实施例中，方法1900的一些或全部由下面参考图20讨论的IC器件设计系统2000的处理器2002执行。方法1900的一些或全部操作能够被执行作为在设计室(例如，下面参考图21讨论的设计室2120)中执行的设计过程。
在一些实施例中，方法1900的操作是以图19中描绘的顺序来执行的。在一些实施例中，方法1900的操作被同时执行，和/或以与图19中描绘的顺序不同的顺序来执行。在一些实施例中，在执行方法1900的一个或多个操作之前、之间、之中和/或之后执行一个或多个操作。
在操作1910处，第一栅极结构被布置在有源区域上。布置第一栅极结构包括：沿x方向以基本恒定的栅极间距布置第一栅极结构；以及将第一栅极结构布置为晶体管的本征栅极。在操作1920处，第二栅极结构被布置在相邻的两个第一栅极结构之间。布置第二导电层的导电部分包括：将第二栅极结构布置为晶体管的非本征栅极。在操作1930处，在一些实施例中，源极/漏极区域被布置在第一栅极结构之一的相反侧。布置源极/漏极区域包括：将源极/漏极区域布置为晶体管的源极/漏极区域。在操作1940处，在一些实施例中，体区域被布置在第一栅极结构的相反侧。布置体区域包括将体区域布置为晶体管的体区域，并且体区域之一和源极/漏极区域之一位于第二栅极结构的相反侧。
在操作1950处，在一些实施例中，生成IC布局图。IC布局图包括第一栅极结构、第二栅极结构、源极/漏极区域、和体区域，如上文参考操作1910-1940所讨论地布置的。在一些实施例中，生成IC布局图包括：将IC布局图存储在存储设备中。在各种实施例中，将IC布局图存储在存储设备中包括将IC布局图存储在非易失性计算机可读存储器或诸如数据库之类的单元库中，和/或包括通过网络存储IC布局图。在一些实施例中，将IC布局图存储在存储设备中包括：通过下面参考图20讨论的IC设备设计系统2000的网络2014存储IC布局图。
在操作1960中，在一些实施例中，基于IC布局图来制造一个或多个半导体掩模、或半导体器件的层中的至少一个组件中的至少一个。下面参照图21讨论制造一个或多个半导体掩模、或半导体器件的层中的至少一个组件。
在操作1970中，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于IC布局图执行一个或多个光刻曝光。下面参考图21讨论基于IC布局图执行一个或多个制造操作(例如，一个或多个光刻曝光)。
通过执行方法1900的一些或全部操作，生成IC布局图和相应半导体器件(例如，如参考图1A-图10E和图12A-图18所讨论的)，其中各个实施例包括H形栅极结构，从而提高了半导体器件的布局密度。
图20是根据本公开的一些实施例的IC器件设计系统2000的框图。以上参考图19所讨论的方法1900的一个或多个操作可根据一些实施例使用IC器件设计系统2000来实现。
在一些实施例中，IC设备设计系统2000是包括硬件处理器2002和非暂态计算机可读存储介质2004的计算设备。非暂态计算机可读存储介质2004(除其他之外)被编码有(即，存储)计算机程序代码(即，一组可执行指令2006)。硬件处理器2002执行指令2006(至少部分地)表示IC器件设计系统，该IC器件设计系统实现例如以上参考图19讨论的方法1900(下文中，所提出的过程和/或方法)的一部分或全部。
处理器2002经由总线2008被电耦合到非暂态计算机可读存储介质2004。处理器2002还通过总线2008被电耦合到I/O接口2010。网络接口2012还经由总线2008被电连接到处理器2002。网络接口2012被连接到网络2014，使得处理器2002和非暂态计算机可读存储介质2004能够经由网络2014连接到外部元件。处理器2002被配置为执行编码在非暂态计算机可读存储介质2004中的指令2006，以使得IC器件设计系统2000可用于执行所提出的过程和/或方法的一部分或全部。在一个或多个实施例中，处理器2002是中央处理单元(CPU)、多处理器、分布式处理系统、专用IC(ASIC)、和/或合适的处理单元。
在一个或多个实施例中，非暂态计算机可读存储介质2004是电子的、磁的、光的、电磁的、红外的、和/或半导体系统(或装置或器件)。例如，非暂态计算机可读存储介质2004包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁性磁盘、和/或光盘。在使用光盘的一个或多个实施例中，非暂态计算机可读存储介质2004包括压缩盘只读存储器(CD-ROM)、压缩盘读/写(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，非暂态计算机可读存储介质2004存储指令2006，其被配置为使得IC器件设计系统2000可用于执行所提出的过程和/或方法的一部分或全部。在一个或多个实施例中，非暂态计算机可读存储介质2004还存储有助于执行所提出的过程和/或方法的一部分或全部的信息。在各种实施例中，非暂态计算机可读存储介质2004存储至少一个IC布局设计图2020或至少一个设计规范2022中的一个或组合，各自如上面参考图1A-图10E和图12A-图18所讨论的。
IC器件设计系统2000包括I/O接口2010。I/O接口2010被耦合到外部电路。在各种实施例中，I/O接口2010包括键盘、小键盘、鼠标、轨迹球、轨迹板、显示器、触摸屏、和/或光标方向键中的一个或组合，用于将信息和命令传送到处理器2002，和/或从处理器2002传送信息和命令。
IC设备设计系统2000还包括耦合到处理器2002的网络接口2012。网络接口2012允许IC设备设计系统2000与网络2014(一个或多个其他计算机系统连接到网络2014)进行通信。网络接口2012包括无线网络接口(例如，BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA)；或有线网络接口(例如，ETHERNET、USB、或IEEE-1364)。在一个或多个实施例中，所提出的过程和/或方法的一部分或全部在两个或更多个系统2000中实现。
IC器件设计系统2000被配置为通过I/O接口2010接收信息。通过I/O接口2010接收到的信息包括至少一个设计规则指令、至少一个标准集、至少一个设计规则、至少一个DRM、和/或供处理器2002处理的其他参数中的一个或组合。信息经由总线2008被传送到处理器2002。IC器件设计系统2000被配置为经由I/O接口2010发送和/或接收与用户界面有关的信息。
在一些实施例中，所提出的过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提出的过程和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所提出的过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所提出的过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，使用诸如可从CADENCEDESIGN SYSTEMS,Inc获得的
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之类的工具、或其他适当的布局生成工具来生成IC布局图。
在一些实施例中，过程被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储或存储器单元，例如，光盘(例如，DVD)、磁盘(例如，硬盘)、半导体存储器(例如，ROM、RAM、存储卡)等中的一个或多个。
通过可用于实现图19的方法1900的一个或多个操作，IC器件设计系统2000和非暂态计算机可读存储介质(例如，非暂态计算机可读存储介质2004)实现了上面参考方法1900和图19讨论的益处。
图21是根据本公开的一些实施例的IC制造系统2100以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局设计，使用IC制造系统2100来制造(A)一个或多个半导体掩模、或(B)半导体IC的层中的至少一个组件中的至少一个。
在图21中，IC制造系统2100包括在设计、开发、以及与制造IC器件2160有关的制造周期和/或服务中彼此交互的实体，例如，设计室2120、掩模室2130、以及IC制造者/制造商(“fab”)2150。系统2100中的实体通过通信网络来连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如，内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室2120、掩模室2130和IC制造商2150中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室2120、掩模室2130和IC制造商2150中的两个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)2120基于上面参考图1A-图10E和图12A-图18讨论的图19的方法1900来生成IC设计布局图(或设计)2122。IC设计布局图2122包括各种几何图案，其对应于构成将制造的IC器件2160的各种组件的金属、氧化物、或半导体层的图案。各种层组合形成各种IC特征。例如，IC设计布局图2122的一部分包括各种IC特征，例如，有源区域、栅极电极、源极和漏极、层间互连的金属线或通孔、以及用于键合(将在半导体衬底(例如，硅晶圆)以及布置在半导体衬底上的各种金属层上形成的)焊盘(pad)的开口。设计室2120实现适当的设计过程(包括上面参考图1A-图10E和图12A-图18讨论的图19的方法1900)以形成IC设计布局图2122。设计过程包括逻辑设计、物理设计、或布局和布线中的一个或多个。IC设计布局图2122被呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图2122可以以GDSII文件格式或DFII文件格式来表达。
掩模室2130包括数据准备2132和掩模制造2144。掩模室2130使用IC设计布局图2122来制造将被用于根据IC设计布局图2122制造IC器件2160的各个层的一个或多个掩模2145。掩模室2130执行掩模数据准备2132，其中IC设计布局图2122被转换成表示性数据文件(“RDF”)。掩模数据准备2132将RDF提供给掩模制造2144。掩模制造2144包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如，掩模(调制盘)2145或半导体晶圆2153。设计布局图2122由掩模数据准备2132操纵以符合掩模写入器的特定特性和/或IC制造商2150的要求。在图21中，掩模数据准备2132和掩模制造2144被示出为单独的元件。在一些实施例中，掩模数据准备2132和掩模制造2144被统称为掩模数据准备。
在一些实施例中，掩模数据准备2132包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他处理效应等引起的图像误差。OPC调整IC设计布局图2122。在一些实施例中，掩模数据准备2132还包括分辨率增强技术(RET)，例如，轴外照射、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用逆光刻技术(ILT)，其将OPC视为逆成像问题。
在一些实施例中，掩模数据准备2132包括掩模规则检查器(MRC)，其利用一组掩码创建规则来检查已经在OPC中进行处理的IC设计布局图2122，该组掩模创建规则包含某些几何和/或连接性限制以确保足够的余量，以解释半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局图2122以补偿掩模制造2144期间的限制，其可以撤消OPC所执行的部分修改以便满足掩模创建规则。
在一些实施例中，掩模数据准备2132包括光刻工艺检查(LPC)，其模拟将由IC制造商2150实现以制造IC器件2160的工艺。LPC基于IC设计布局图2122来模拟该工艺以创建模拟制造设备，例如，IC器件2160。LPC模拟中的工艺参数可以包括与IC制造周期的各种处理相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑各种因素，例如，空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或其组合。在一些实施例中，在已经通过LPC创建模拟制造设备之后，如果模拟设备在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图2122。
应理解，为了清楚起见，已经简化了掩模数据准备2132的上述描述。在一些实施例中，数据准备2132包括诸如逻辑操作(LOP)之类的附加特征以根据制造规则来修改IC设计布局图2122。此外，在数据准备2132期间应用于IC设计布局图2122的处理可以以各种不同的顺序被执行。
在掩模数据准备2132之后并且在掩模制造2144期间，基于经修改的IC设计布局图2122来制造掩模2145或一组掩模2145。在一些实施例中，掩模制造2144包括基于IC设计布局图2122来执行一个或多个光刻曝光。在一些实施例中，基于经修改的IC设计布局图2122，使用电子束(e束)或多个e束的机制来在掩模(光掩模或调制盘)2145上形成图案。掩模2145可以用各种技术来形成。在一些实施例中，使用二进制技术形成掩模2145。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经被涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(例如，紫外(UV)光束)被不透明区域阻挡并透过透明区域。在一个示例中，掩模2145的二进制掩模版本包括透明衬底(例如，熔融石英)和涂覆在二进制掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模2145。在掩模2145的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造2144生成的(一个或多个)掩模被用于各种工艺中。例如，这类(一个或多个)掩模被用于离子注入工艺以形成半导体晶圆2153中的各种掺杂区域，被用于刻蚀工艺以形成半导体晶圆2153中的各种刻蚀区域，和/或被用于其他合适的工艺中。
IC制造商2150包括晶圆制造2152。IC制造商2150是IC制造业务，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造商2150是半导体铸造厂。例如，可能存在用于多个IC产品的前端制造的制造设施(前端(FEOL)制造商)，而第二制造设施可以提供用于IC产品的互连和封装的后端制造(后端(BEOL)制造商)，并且第三制造设施可以为铸造业务提供其他服务。
IC制造商2150使用由掩模室2130制造的(一个或多个)掩模2145来制造IC器件2160。因此，IC制造商2150至少间接地使用IC设计布局图2122来制造IC器件2160。在一些实施例中，半导体晶圆2153由IC制造商2150使用(一个或多个)掩模2145来制造以形成IC器件2160。在一些实施例中，IC制造包括至少间接地基于IC设计布局图2122来执行一个或多个光刻曝光。半导体晶圆2153包括在其上形成有材料层的硅衬底或其他适当的衬底。半导体晶圆2153还包括各种掺杂区域、电介质特征、多级互连等(在随后的制造步骤中形成的)中的一个或多个。
基于以上讨论，可以看出本公开提供了优点。然而，应当理解，其他实施例可以提供附加优点，并且在本文中不必公开所有优点，并且对于所有实施例都不需要特定优点。一个优点是金属栅极结构(即，本征栅极)具有恒定的栅极间距和恒定的宽度。这样，可以增加晶体管的密度。另一个优点是栅极结构(即，非本征栅极)被用作掩模以注入源极/漏极区域和体区域，使得源极/漏极区域和体区域可以彼此间隔开。此外，本征栅极和非本征栅极可以一起被图案化，使得非本征栅极不会使得用于形成半导体器件的制造工艺复杂化。另外，本征栅极和非本征栅极彼此间隔开，并且非本征栅极是浮置的。利用这样的配置，非本征栅极消除了浮体效应(floating body effect)，并且不影响相邻的源极/漏极区域和体区域的电性能。
根据一些实施例，一种半导体器件，包括：源极/漏极区域、体区域、第一栅极结构和第二栅极结构。源极/漏极区域和体区域位于衬底中。第一栅极结构和第二栅极结构位于衬底上方。源极/漏极区域和体区域位于第一栅极结构的相反侧。第二栅极结构与第一栅极结构间隔开。源极/漏极区域、体区域和第一栅极结构位于第二栅极结构的同一侧。
根据一些实施例，一种半导体器件，包括：有源区域、第一栅极结构和第二栅极结构。有源区域包括第一源极/漏极区域和第二源极/漏极区域以及第一体区域和第二体区域。第一源极/漏极区域和第二源极/漏极区域彼此间隔开，并且第一体区域和第二体区域彼此间隔开。第一栅极结构位于有源区域上方并且位于第一源极/漏极区域与第一体区域之间。第二栅极结构位于有源区域上方并且位于第一体区域与第二体区域之间。
根据一些实施例，一种用于制造半导体器件的方法，包括：在衬底中形成有源区域。在有源区域上方形成第一栅极结构和第二栅极结构。第一栅极结构和第二栅极结构包括相同的材料并且在不同的方向上延伸。在有源区域中并且在第一栅极结构的相反侧形成源极/漏极区域和第一体区域。用第三栅极结构替换第二栅极结构。第一栅极结构和第三栅极结构包括不同的材料。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同配置不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种半导体器件，包括：源极/漏极区域，位于衬底中；体区域，位于所述衬底中；第一栅极结构，位于所述衬底上方，其中，所述源极/漏极区域和所述体区域位于所述第一栅极结构的相反侧；以及第二栅极结构，位于所述衬底上方并且与所述第一栅极结构间隔开，其中，所述源极/漏极区域、所述体区域和所述第一栅极结构位于所述第二栅极结构的同一侧。
示例2.根据示例1所述的半导体器件，其中，所述第一栅极结构和所述第二栅极结构包括不同的材料。
示例3.根据示例1所述的半导体器件，其中，所述第二栅极结构包括金属，并且所述第一栅极结构不含金属。
示例4.根据示例1所述的半导体器件，其中，所述第一栅极结构和所述第二栅极结构在不同的方向上延伸。
示例5.根据示例1所述的半导体器件，其中，所述第二栅极结构在第一方向上延伸，并且所述源极/漏极区域和所述体区域沿着所述第一方向布置。
示例6.根据示例1所述的半导体器件，还包括：间隔件结构，位于所述第一栅极结构与所述第二栅极结构之间。
示例7.根据示例6所述的半导体器件，其中，所述间隔件结构与所述第一栅极结构和所述第二栅极结构接触。
示例8.根据示例1所述的半导体器件，还包括：虚设栅极结构，其中，所述源极/漏极区域、所述体区域和所述第一栅极结构位于所述虚设栅极结构与所述第二栅极结构之间。
示例9.根据示例8所述的半导体器件，其中，所述虚设栅极结构和所述第一栅极结构包括不同的材料。
示例10.根据示例8所述的半导体器件，其中，所述第一栅极结构和所述第二栅极结构是浮置的。
示例11.一种半导体器件，包括：有源区域，包括：第一源极/漏极区域和第二源极/漏极区域，所述第一源极/漏极区域和所述第二源极/漏极区域彼此间隔开；以及第一体区域和第二体区域，所述第一体区域和所述第二体区域彼此间隔开；第一栅极结构，位于所述有源区域上方并且位于所述第一源极/漏极区域与所述第一体区域之间；以及第二栅极结构，位于所述有源区域上方并且位于所述第一体区域与所述第二体区域之间。
示例12.根据示例11所述的半导体器件，其中，所述第二栅极结构进一步位于所述第一源极/漏极区域与所述第二源极/漏极区域之间。
示例13.根据示例11所述的半导体器件，其中，所述第一栅极结构和所述第二栅极结构包括不同的材料。
示例14.根据示例11所述的半导体器件，还包括：金属合金层，与所述第二源极/漏极区域和所述第二体区域接触。
示例15.根据示例11所述的半导体器件，其中，所述有源区域具有相反侧，并且所述第二栅极结构延伸超过所述有源区域的这些相反侧。
示例16.一种用于制造半导体器件的方法，包括：在衬底中形成有源区域；在所述有源区域上方形成第一栅极结构和第二栅极结构，其中，所述第一栅极结构和所述第二栅极结构包括相同的材料并且在不同的方向上延伸；在所述有源区域中并且在所述第一栅极结构的相反侧形成源极/漏极区域和第一体区域；以及用第三栅极结构替换所述第二栅极结构，其中，所述第一栅极结构和所述第三栅极结构包括不同的材料。
示例17.根据示例16所述的方法，其中，所述第一栅极结构不含金属。
示例18.根据示例16所述的方法，其中，所述第三栅极结构包括金属。
示例19.根据示例16所述的方法，还包括：在所述有源区域中形成第二体区域，使得所述第一体区域和所述第二体区域位于所述第二栅极结构的相反侧。
示例20.根据示例16所述的方法，还包括：形成间隔件结构，所述间隔件结构位于所述第一栅极结构与所述第二栅极结构之间并且与所述第一栅极结构和所述第二栅极结构接触。

Claims (10)

1.一种半导体器件，包括：
源极/漏极区域，位于衬底中；
体区域，位于所述衬底中；
第一栅极结构，位于所述衬底上方，其中，所述源极/漏极区域和所述体区域位于所述第一栅极结构的相反侧；以及
第二栅极结构，位于所述衬底上方并且与所述第一栅极结构间隔开，其中，所述源极/漏极区域、所述体区域和所述第一栅极结构位于所述第二栅极结构的同一侧。
2.根据权利要求1所述的半导体器件，其中，所述第一栅极结构和所述第二栅极结构包括不同的材料。
3.根据权利要求1所述的半导体器件，其中，所述第二栅极结构包括金属，并且所述第一栅极结构不含金属。
4.根据权利要求1所述的半导体器件，其中，所述第一栅极结构和所述第二栅极结构在不同的方向上延伸。
5.根据权利要求1所述的半导体器件，其中，所述第二栅极结构在第一方向上延伸，并且所述源极/漏极区域和所述体区域沿着所述第一方向布置。
6.根据权利要求1所述的半导体器件，还包括：间隔件结构，位于所述第一栅极结构与所述第二栅极结构之间。
7.根据权利要求6所述的半导体器件，其中，所述间隔件结构与所述第一栅极结构和所述第二栅极结构接触。
8.根据权利要求1所述的半导体器件，还包括：虚设栅极结构，其中，所述源极/漏极区域、所述体区域和所述第一栅极结构位于所述虚设栅极结构与所述第二栅极结构之间。
9.一种半导体器件，包括：
有源区域，包括：
第一源极/漏极区域和第二源极/漏极区域，所述第一源极/漏极区域和所述第二源极/漏极区域彼此间隔开；以及
第一体区域和第二体区域，所述第一体区域和所述第二体区域彼此间隔开；
第一栅极结构，位于所述有源区域上方并且位于所述第一源极/漏极区域与所述第一体区域之间；以及
第二栅极结构，位于所述有源区域上方并且位于所述第一体区域与所述第二体区域之间。
10.一种用于制造半导体器件的方法，包括：
在衬底中形成有源区域；
在所述有源区域上方形成第一栅极结构和第二栅极结构，其中，所述第一栅极结构和所述第二栅极结构包括相同的材料并且在不同的方向上延伸；
在所述有源区域中并且在所述第一栅极结构的相反侧形成源极/漏极区域和第一体区域；以及
用第三栅极结构替换所述第二栅极结构，其中，所述第一栅极结构和所述第三栅极结构包括不同的材料。
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