CN107799516A - 具有纳米线的半导体器件及制造其的方法 - Google Patents

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Abstract

一种半导体器件可以包括衬底、第一纳米线、第二纳米线、第一栅极绝缘层、第二栅极绝缘层、第一金属层和第二金属层。第一栅极绝缘层可以沿着第一纳米线的周界。第二栅极绝缘层可以沿着第二纳米线的周界。第一金属层可以沿着第一纳米线的周界在第一栅极绝缘层的顶表面上。第一金属层可以具有第一晶粒尺寸。第二金属层可以沿着第二纳米线的周界在第二栅极绝缘层的顶表面上。第二金属层可以具有不同于第一晶粒尺寸的第二晶粒尺寸。

Description

具有纳米线的半导体器件及制造其的方法
技术领域
在此公开的本发明构思的实施方式涉及半导体器件，更具体地，涉及具有多栅晶体管的半导体器件及制造其的方法。
背景技术
已经提出了作为用于增加半导体器件的密度的缩放技术之一的多栅晶体管，在多栅晶体管中，成鳍形状或纳米线形状的硅体形成在衬底上，然后栅极形成在硅体的表面上。
包括三维沟道的多栅晶体管可以允许改善的缩放。此外，电流控制能力能被增强而无需多栅晶体管的增加的栅长度。此外，可以有效地减少或抑制短沟道效应(SCE)，短沟道效应是沟道区的电位受漏电压影响的现象。
发明内容
本发明构思的一些实施方式可以提供具有改善的操作特性的半导体器件。
本发明构思的一些实施方式可以提供制造具有改善的操作特性的半导体器件的方法。
根据本发明构思的一些实施方式，提供了半导体器件。一种半导体器件可以包括衬底、第一纳米线、第二纳米线、第一栅极绝缘层、第二栅极绝缘层、第一金属层和第二金属层。衬底可以包括第一区域和第二区域。第一纳米线可以在第一方向上延伸并在第一区域中与衬底间隔开。第二纳米线可以在第二方向上延伸并在第二区域中与衬底间隔开。第一栅极绝缘层可以沿着第一纳米线的周界。第二栅极绝缘层可以沿着第二纳米线的周界。第一金属层可以沿着第一纳米线的周界在第一栅极绝缘层的顶表面上，并且可以具有第一晶粒尺寸。第二金属层可以沿着第二纳米线的周界形成在第二栅极绝缘层的顶表面上，并且可以具有不同于第一晶粒尺寸的第二晶粒尺寸。
根据本发明构思的一些实施方式，提供了半导体器件。一种半导体器件可以包括衬底、第一纳米线、第二纳米线、第一栅极绝缘层、第二栅极绝缘层、第一金属层、第一填充金属和第二填充金属。衬底可以包括第一区域和第二区域。第一纳米线可以在第一方向上延伸并在第五方向上与衬底间隔开。第二纳米线可以在第二方向上延伸并在第六方向上与衬底间隔开。第一栅极绝缘层可以沿着第一纳米线的周界。第二栅极绝缘层可以沿着第二纳米线的周界。第一金属层可以沿着第一纳米线的周界在第一栅极绝缘层的顶表面上并且具有第一晶粒尺寸。第一填充金属可以沿着第一纳米线的周界在第一金属层的顶表面上并在交叉第一方向的第三方向上延伸。第二填充金属可以沿着第二纳米线的周界在第二栅极绝缘层的顶表面上并且可以在交叉第二方向的第四方向上延伸。
根据本发明构思的一些实施方式，可以提供制造半导体器件的方法。一种制造半导体器件的方法可以包括：提供包括第一区域和第二区域的衬底；分别在第一区域和第二区域中形成第一纳米线和第二纳米线；形成沿着第一纳米线的第一栅极绝缘层和沿着第二纳米线的第二栅极绝缘层；形成覆盖第一区域并暴露第二区域的阻挡层；执行第二纳米线的表面处理；去除阻挡层；以及形成沿着第一纳米线的第一金属层和沿着第二纳米线的第二金属层。第一金属层的晶粒尺寸和第二金属层的晶粒尺寸彼此不同。
根据本发明构思的一些实施方式，提供了半导体器件。一种半导体器件可以包括衬底、第一晶体管和第二晶体管。第一晶体管可以在衬底上。第一晶体管可以包括第一纳米线沟道区、沿着第一纳米线沟道区的第一栅极以及在第一纳米线沟道区与第一栅极之间的第一栅极绝缘层。第一栅极可以包括沿着第一纳米线沟道区的第一金属层，并且第一金属层可以包括第一晶粒尺寸。第二晶体管可以在衬底上。第二晶体管可以包括第二纳米线沟道区、沿着第二纳米线沟道区的第二栅极以及在第二纳米线沟道区与第二栅极之间的第二栅极绝缘层。第二栅极可以包括沿着第二纳米线沟道区的第二金属层，并且第二金属层可以包括不同于第一晶粒尺寸的第二晶粒尺寸。
附图说明
一些实施方式将由以下结合附图的简要描述被更清楚地理解。附图表示如在此描述的非限制性的一些实施方式。
图1是示出根据本发明构思的一些实施方式的半导体器件的透视图。
图2是根据本发明构思的一些实施方式的沿图1的线A1-A1和A2-A2截取的剖视图。
图3是根据本发明构思的一些实施方式的沿图1的线B1-B1和B2-B2截取的剖视图。
图4是根据本发明构思的一些实施方式的沿图1的线C1-C1和C2-C2截取的剖视图。
图5至7是示出根据本发明构思的一些实施方式的半导体器件的剖视图。
图8至9是示出根据本发明构思的一些实施方式的半导体器件的剖视图。
图10至11是示出根据本发明构思的一些实施方式的半导体器件的剖视图。
图12至13是示出根据本发明构思的一些实施方式的半导体器件的剖视图。
图14是示出根据本发明构思的一些实施方式的半导体器件的剖视图。
图15至36是示出根据本发明构思的一些实施方式的制造半导体器件的方法的中间阶段的视图。
具体实施方式
现在将参照其中示出了本发明构思的示例性实施方式的附图在下文中更充分地描述本发明构思。本发明构思和实现它们的方法将由以下示例性实施方式是明显的，以下示例性实施方式将参照附图被更详细地描述。然而，本发明构思的实施方式可以以不同的形式实现，并且不应被解释为限于在此所陈述的实施方式。更确切地，这些实施方式被提供使得本公开将是彻底的和完整的，并将向本领域技术人员充分地传达本发明构思的范围。
附图旨在示出某些实施方式中使用的方法、结构和/或材料的一般特征以及补充下面提供的书面描述。然而，这些附图可以不按比例缩放并且可以不精确地反映任何给定实施方式的精确的结构特征或性能特征，并且不应被解释为限定或限制由某些实施方式涵盖的值或特性的范围。例如，为了清楚，分子、层、区域和/或结构元件的相对厚度和定位可以被减小或夸大。相似或相同的附图标记在各种附图中的使用旨在指明相似或相同的元件或特征的存在。
当在此使用时，单数术语“一”和“该”也指在包括复数形式，除非上下文清楚地另行指示。将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到所述另一元件，或者可以存在居间元件。当在此使用时，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。将进一步理解，术语“包括”和/或“包含”当在此使用时指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多个另外的特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
类似地，将理解，当诸如层、区域或衬底的一元件被称为“连接到”另一元件或“在”另一元件“上”时，它能直接连接到所述另一元件或在所述另一元件上，或者可以存在居间元件。相比之下，术语“直接”意思是没有居间元件。此外，具体实施方式中所描述的实施方式可以用作为本发明构思的理想示例性视图的剖视图被描述。因此，示例性视图的形状可以根据制造技术和/或可允许的误差来修改。因此，本发明构思的实施方式不限于示例性视图中所示的特定形状，而是可以包括可根据制造工艺而创建的另外的形状。
将参照图1至4描述根据本发明构思的一些实施方式的半导体器件。
图1是示出根据本发明构思的一些实施方式的半导体器件的透视图。图2是沿图1的线A1-A1和A2-A2截取的剖视图。图3是沿图1的线B1-B1和B2-B2截取的剖视图。图4是沿图1的线C1-C1和C2-C2截取的剖视图。
参照图1至4，根据本发明构思的一些实施方式的半导体器件可以包括包含第一区域I和第二区域II的衬底100。
衬底100可以包括例如体硅或绝缘体上硅(SOI)。或者，衬底100可以包括另外的物质，诸如硅锗、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物或镓锑化物。或者，衬底100可以是其上形成有外延层的基底衬底。
第一区域I和第二区域II可以在衬底100上彼此相邻或彼此间隔开。
衬底100的第一区域I可以由彼此垂直的第一方向X1、第二方向Y1和第三方向Z1表示。衬底100的第二区域II可以由彼此垂直的第四方向X2、第五方向Y2和第六方向Z2表示。
第一区域I可以包括第一鳍型图案110、第一纳米线120、第一栅电极130、第一栅极间隔物140和第一源极/漏极150等。
第一鳍型图案110可以从衬底100突出。第一鳍型图案110可以在第一方向X1上伸长。也就是，第一鳍型图案110可以包括在第一方向X1上延伸的长边以及在第二方向Y1上延伸的短边。
第一鳍型图案110可以通过部分地蚀刻衬底100而形成，或者可以包括从衬底100生长的外延层。例如，第一鳍型图案110可以包括诸如硅或锗的元素半导体材料。此外，第一鳍型图案110可以包括化合物半导体，诸如例如IV-IV族化合物半导体或III-V族化合物半导体。
例如，在IV-IV族化合物半导体的情况下，第一鳍型图案110可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物、三元化合物，或用IV族化合物掺杂的这些化合物。
在III-V族化合物半导体的情况下，例如，第一鳍型图案110可以是由选自例如铝(Al)、镓(Ga)和铟(In)的至少一种III族元素与选自例如磷(P)、砷(As)和锑(Sb)中的一种V族元素的组合形成的二元化合物、三元化合物或四元化合物。
在下面的描述中，假设根据示例实施方式的半导体器件的第一鳍型图案110包括硅。
场绝缘层105可以至少部分地围绕第一鳍型图案110的侧壁。第一鳍型图案110可以由场绝缘层105限定。也就是，衬底100和第一鳍型图案110可以通过场绝缘层105彼此区分开。场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层和其组合中的一个。
如图1中所示，第一鳍型图案110的侧壁可以由场绝缘层105完全围绕，但注意，这仅是为了说明的目的，并且示例实施方式不限于此。
第一纳米线120可以形成在衬底100上，同时与第一鳍型图案110间隔开。第一纳米线120可以在第一方向X1上延伸。具体地，第一纳米线120可以形成在第一鳍型图案110上，同时与第一鳍型图案110间隔开。
第一纳米线120可以在第三方向Z1上与第一鳍型图案110交叠。第一纳米线120可以形成在第一鳍型图案110上，而不形成在场绝缘层105上。
虽然图3示出了第一纳米线120具有正方形剖面，但示例实施方式不限于此。第一纳米线120的拐角当然可以通过修整工艺等被圆化。
第一纳米线120可以用作晶体管的沟道区。第一纳米线120的材料可以取决于半导体器件是PMOS还是NMOS而变化，但示例实施方式不限于此。
此外，第一纳米线120可以包括与第一鳍型图案110的材料相同的材料，或者包括与第一鳍型图案110的材料不同的材料。然而，为了说明的方便，将在此假设根据示例实施方式的半导体器件的第一纳米线120可以包括硅。
第一栅电极130可以形成在场绝缘层105和第一鳍型图案110上。第一栅电极130可以在第二方向Y1上延伸。第一栅电极130可以形成为围绕与第一鳍型图案110的顶表面间隔开的第一纳米线120的周界。第一栅电极130还可以形成在限定于第一纳米线120与第一鳍型图案110之间的空间中。
第一栅电极130可以包括导电材料。如所示，第一栅电极130可以是单层，但不限于此。也就是，第一栅电极130可以包括调节功函数的功函数控制层以及填充由功函数控制层形成的空间的填充导电层。
第一栅电极130可以包括例如TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W和/或Co。或者，第一栅电极130可以由诸如硅、硅锗等的非金属元素形成。例如，上述第一栅电极130可以通过替换工艺形成，但不限于此。
第一栅极间隔物140可以形成在第一栅电极130的在第二方向Y1上延伸的彼此相反的侧壁上。第一栅极间隔物140可以形成在第一纳米线120的彼此相反侧上同时彼此面对。如图2中所示，第一栅极间隔物140可以每个包括穿通孔140h。
第一纳米线120可以通过第一穿通孔140h穿透第一栅极间隔物140。根据一些实施方式，第一栅极间隔物140可以与第一纳米线120的侧表面的一部分的周界完全地接触。也就是，第一穿通孔140h的内壁可以与第一纳米线120的外周界表面的一部分接触。
当由第一栅电极130围绕的第一纳米线120的拐角通过诸如修整的工艺被圆化时，第一纳米线120的与第一栅极间隔物140接触的剖面可以不同于第一纳米线120的由第一栅电极130围绕的剖面。
第一栅极间隔物140可以包括第一外间隔物141、第一内间隔物142和第二内间隔物142-1。第一外间隔物141可以与第一内间隔物142和第二内间隔物142-1直接接触。第一内间隔物142可以设置在第一鳍型图案110与第一纳米线120之间，并且可以与第一鳍型图案110的顶表面表面接触。第二内间隔物142-1可以设置在第一纳米线120的顶表面上，并且可以由第一外间隔物141围绕。
在Y1-Z1剖面上，第一内间隔物142可以由第一纳米线120、第一外间隔物141和第一鳍型图案110围绕。
在Y1-Z1剖面上，第二内间隔物142-1可以由第一纳米线120和第一外间隔物141围绕。
第一栅极间隔物140的第一穿通孔140h可以由第一外间隔物141、第一内间隔物142和第二内间隔物142-1限定。第一纳米线120的端部可以与第一外间隔物141、第一内间隔物142和第二内间隔物142-1接触。
第一内间隔物142和第二内间隔物142-1可以具有彼此相同的材料。第一外间隔物141可以具有与第一内间隔物142和第二内间隔物142-1的材料不同的材料。也就是，当第一外间隔物141中包括的材料的介电常数为第一介电常数并且第一内间隔物142中包括的材料的介电常数为第二介电常数时，第一介电常数和第二介电常数可以彼此不同。
根据一些示例实施方式，第一外间隔物141中包括的材料可以具有比第一内间隔物142和第二内间隔物142-1中包括的材料的第二介电常数更大的第一介电常数。可以通过具有比第一介电常数更低的第二介电常数来减小第一栅电极130与第一源极/漏极150之间的边缘电容。
第一外间隔物141可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和/或其组合。例如，第一内间隔物142和第二内间隔物142-1可以包括低k电介质材料、硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和/或其组合。低k电介质材料可以具有比硅氧化物更低的介电常数。
第一栅极绝缘层147可以形成在第一纳米线120与第一栅电极130之间。此外，第一栅极绝缘层147还可以形成在场绝缘层105与第一栅电极130之间、以及第一内间隔物142和第二内间隔物142-1与第一栅电极130之间。
例如，第一栅极绝缘层147可以包括第一界面层146和第一高k绝缘层145，但不限于此。也就是，第一栅极绝缘层147的第一界面层146可以取决于第一纳米线120的材料等而被省略。
因为第一界面层146可以形成在第一纳米线120的周界上，所以第一界面层146可以形成在第一纳米线120与第一栅电极130之间、以及在第一鳍型图案110与第一栅电极130之间。
当第一纳米线120包括硅时，第一界面层146可以包括硅氧化物层。第一界面层146可以形成在第一纳米线120的周界上，但不沿着第一内间隔物142、第二内间隔物142-1和第一外间隔物141的侧壁形成。
另一方面，第一高k绝缘层145可以形成在第一纳米线120与第一栅电极130之间、第一内间隔物142与第一栅电极130之间、第二内间隔物142-1与第一栅电极130之间、场绝缘层105与第一栅电极130之间、以及第一外间隔物141与第一栅电极130之间。
第一高k绝缘层145可以包括具有比硅氧化物层更高的介电常数的高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物和/或铅锌铌酸盐，但不限于此。
如上所述，当第一界面层146被省略时，第一高k绝缘层145不仅可以包括高k电介质材料，而且可以包括硅氧化物、硅氮氧化物、硅氮化物等。
第一栅极绝缘层147可以沿着第一纳米线120的周界形成。第一栅极绝缘层147可以沿着场绝缘层105的顶表面和第一鳍型图案110的顶部形成。此外，第一栅极绝缘层147可以沿着第一内间隔物142、第二内间隔物142-1和第一外间隔物141的侧壁形成。
第一金属层131可以形成在第一栅极绝缘层147上。第一金属层131可以围绕第一纳米线120的周界。第一金属层131可以形成在第一栅电极130与第一栅极绝缘层147之间。具体地，第一金属层131可以形成在第一栅电极130与第一高k绝缘层145之间。第一金属层131可以在其中包括第一晶粒G1。第一金属层131可以具有第一晶粒尺寸。当在此使用时，晶粒尺寸可以指晶粒的平均尺寸。因此，第一晶粒尺寸可以指第一晶粒G1的平均尺寸。
类似于第一高k绝缘层145，第一金属层131可以形成在第一纳米线120与第一栅电极130之间、第一内间隔物142与第一栅电极130之间、第二内间隔物142-1与第一栅电极130之间、场绝缘层105与第一栅电极130之间、以及第一外间隔物141与第一栅电极130之间。
第一源极/漏极150可以形成在第一栅电极130的彼此相反侧。第一源极/漏极150可以形成在第一鳍型图案110上。第一源极/漏极150可以包括形成在第一鳍型图案110的顶表面上的外延层。
第一源极/漏极150的外周界可以采用各种形状。例如，在一些实施方式中，第一源极/漏极150的外周界可以包括菱形、圆形、矩形和/或八边形。图1示出了菱形(或五边形或六边形)为一示例。
第一源极/漏极150可以与用作沟道区的第一纳米线120直接连接。也就是，第一源极/漏极150可以与穿透第一栅极间隔物140的第一穿通孔140h的第一纳米线120直接连接。
然而，第一源极/漏极150可以不与第一栅极绝缘层147直接接触。第一栅极间隔物140可以位于第一源极/漏极150与第一栅极绝缘层147之间。更具体地，第一内间隔物142和第二内间隔物142-1的侧壁中的一个可以与第一栅极绝缘层147接触，而第一内间隔物142和第二内间隔物142-1的其它侧壁可以与第一源极/漏极150接触。因此，在第一纳米线120与衬底100之间，第一源极/漏极150和第一栅极绝缘层147可以不彼此接触。此外，因为第一外间隔物141与第一纳米线120的最上部接触，所以在第一纳米线120上，第一源极/漏极150和第一栅极绝缘层147可以不彼此接触。
第一层间绝缘层180可以形成在第一源极/漏极150、第一栅极间隔物140和场绝缘层105上。
第一层间绝缘层180可以包括低k电介质材料、氧化物层、氮化物层和/或氮氧化物层。低k电介质材料可以包括例如可流动氧化物(FOX)、东燃硅氮烷(tonen silazane)(TOSZ)、无掺杂二氧化硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动CVD(FCVD)氧化物和/或其组合。
与形成在第一区域I上的器件相似的器件可以形成在第二区域II上。具体地，第二区域II可以包括第二鳍型图案210、第二纳米线220、第二栅电极230、第二栅极间隔物240和第二源极/漏极250。第二鳍型图案210、第二纳米线220、第二栅电极230、第二栅极间隔物240和第二源极/漏极250可以分别具有与以上描述的第一鳍型图案110、第一纳米线120、第一栅电极130、第一栅极间隔物140和第一源极/漏极150基本上相似的特征。
此外，第二层间绝缘层280、第二穿通孔240h、第二界面层246、第二高k绝缘层245、第三内间隔物242、第四内间隔物242-1和第二外间隔物241可以分别具有与第一层间绝缘层180、第一穿通孔140h、第一界面层146、第一高k绝缘层145、第一内间隔物142、第二内间隔物142-1和第一外间隔物141基本上相同的特征。
因此，为了说明的方便，下面将主要说明第一区域I与第二区域II之间的差异。
第二金属层231可以形成在第二栅极绝缘层247的顶表面上。第二金属层231可以围绕第二纳米线220的周界。第二金属层231可以形成在第二栅电极230与第二栅极绝缘层247之间。具体地，第二金属层231可以形成在第二栅电极230与第二高k绝缘层245之间。
第二金属层231可以在其中包括第二晶粒G2。第二金属层231可以具有第二晶粒尺寸。第二晶粒尺寸可以指第二晶粒G2的平均尺寸。
类似于第二高k绝缘层245，第二金属层231可以形成在第二纳米线220与第二栅电极230之间、第三内间隔物242与第二栅电极230之间、第四内间隔物242-1与第二栅电极230之间、场绝缘层105与第二栅电极230之间、以及第二外间隔物241与第二栅电极230之间。
第二金属层231的第二晶粒尺寸可以小于第一金属层131的第一晶粒尺寸。也就是，第二晶粒G2的平均尺寸可以小于第一晶粒G1的平均尺寸。虽然第一晶粒G1和第二晶粒G2在图2中被示为矩形形状，但将理解，这仅是为了说明的方便，并且晶粒的形状不限于此。由于第一晶粒G1与第二晶粒G2之间的尺寸差异，第一金属层131和第二金属层231可以分别向第一纳米线120和第二纳米线220施加不同的特征应力。也就是，第一金属层131可以向第一纳米线120施加拉伸应力。第二金属层231可以向第二纳米线220施加压缩应力。这可以是由于第一纳米线120与第一金属层131之间以及第二纳米线220与第二金属层231之间的晶格常数的差异。
第一金属层131和第二金属层231可以通过选择性生长法形成。因此，第一金属层131和第二金属层231可以分别具有不同的晶粒尺寸。虽然第一金属层131的晶粒尺寸和第二金属层231的晶粒尺寸彼此不同，但是第一金属层131和第二金属层231可以包括彼此相同的材料。例如，第一金属层131和第二金属层231可以全部包括钨(W)。
在一些实施方式中，第一区域I可以是NMOS区域，第二区域II可以是PMOS区域。也就是，形成在第一区域I中的晶体管可以是NMOS晶体管，形成在第二区域II中的晶体管可以是PMOS晶体管。第一纳米线120可以用作NMOS晶体管的沟道区。第二纳米线220可以用作PMOS晶体管的沟道区。
第一金属层131可以向被称为NMOS晶体管的沟道区的第一纳米线120施加拉伸应力，从而提高沟道区中的载流子(电子)迁移率。相比之下，第二金属层231可以向被称为PMOS晶体管的沟道区的第二纳米线220施加压缩应力，从而提高沟道区中的载流子(空穴)迁移率。也就是，期望在栅电极的位置处使用应力工程技术，从而在沟道区中引起更高的应力水平用于载流子迁移率提高。
在本发明构思的一些实施方式中，新的金属层可以被添加在栅电极与沟道区之间以提高载流子迁移率。
在图2中，虽然第一金属层131比第二金属层231更厚，但实施方式不限于此。在一些实施方式中，第一金属层131和第二金属层231可以具有基本上彼此相同的厚度。
在下文中，将参照图1和5至7说明根据本发明构思的一些实施方式的半导体器件。
图5至7是示出根据本发明构思的一些实施方式的半导体器件的剖视图。供参考，图5是沿图1的线A1-A1和A2-A2截取的剖视图。图6是沿图1的线B1-B1和B2-B2截取的剖视图。图7是沿图1的线C1-C1和C2-C2截取的剖视图。注意，图1和5至7可以以彼此不同的比例被示出。除了下面描述的差异之外，根据图5至7的半导体器件可以类似于以上关于图1至4描述的半导体器件。与关于前面的附图描述的附图标记相同或相似的附图标记可以表示相同或相似的元件，并且其描述可以在下面的描述中被省略或简要地描述从而简化描述。
参照图1和5至7，根据本发明构思的一些实施方式的半导体器件还可以包括第三纳米线125和第四纳米线225。
第三纳米线125可以形成在衬底100上，同时与衬底100间隔开。第三纳米线125可以在第一方向X1上延伸。
第三纳米线125可以比第一纳米线120与衬底100更远地间隔开。也就是，从第一鳍型图案110的顶表面到第三纳米线125的高度可以大于从第一鳍型图案110的顶表面到第一纳米线120的高度。
第三纳米线125可以与第一鳍型图案110交叠。第三纳米线125可以形成在第一鳍型图案110上，而不形成在场绝缘层105上。
第三纳米线125可以用作晶体管的沟道区。因此，第三纳米线125可以包括与第一纳米线120的材料相同的材料。
第一栅电极130可以形成为围绕第三纳米线125的周界。第一栅电极130还可以形成在限定于第一纳米线120与第三纳米线125之间的空间中。
第一栅极间隔物140可以设置在第一纳米线120的两端以及第三纳米线125的两端。第一栅极间隔物140可以包括多个第一穿通孔140h1和140h2。
第三纳米线125可以穿透第一栅极间隔物140。第三纳米线125可以穿透多个第一穿通孔140h1和140h2中的一个。第三纳米线125的端部的周界可以与第一栅极间隔物140完全地接触。
类似于第一纳米线120，当由第一栅电极130围绕的第三纳米线125的拐角可以通过诸如修整等的工艺被圆化时，第三纳米线125的与第一栅极间隔物140接触的端部具有与第三纳米线125的由第一栅电极130围绕的部分的剖面不同的剖面。
第三纳米线125可以与第一纳米线120对准。第三纳米线125可以在第三方向Z1上与第一纳米线120交叠。第一纳米线120和第三纳米线125可以在第一方向X1上具有彼此相同的长度。然而，实施方式不限于此。
第一内间隔物142可以设置在第一鳍型图案110的顶表面与第一纳米线120之间。第二内间隔物142-1可以设置在第一纳米线120与第三纳米线125之间。第五内间隔物142-2可以设置在第三纳米线125与第一外间隔物141之间。
在第二区域II中，第四纳米线225和第六内间隔物242-2可以被添加到图2至4中所示的半导体器件中。也就是，第四纳米线225和第六内间隔物242-2可以分别与第一区域I的第三纳米线125和第五内间隔物142-2相同。
第一金属层131可以形成在第三纳米线125上的第一高k绝缘层145的顶表面上。第一金属层131可以围绕第三纳米线125的周界。类似于第一金属层131，第二金属层231可以形成在第四纳米线225上的第二高k绝缘层245的顶表面上。第二金属层231可以围绕第四纳米线225的周界。
第一源极/漏极150可以与用作沟道区的第三纳米线125直接连接。也就是，第一源极/漏极150可以与穿透第一栅极间隔物140的第一穿通孔140h1和140h2的第一纳米线120和第三纳米线125直接连接。类似于第一源极/漏极150，第二源极/漏极250可以与穿透第二栅极间隔物240的第二穿通孔240h1和240h2的第二纳米线220和第四纳米线225直接连接。
在下文中，将参照图8和9说明根据本发明构思的一些实施方式的半导体器件。
图8至9是示出根据本发明构思的一些实施方式的半导体器件的剖视图。除了下面描述的差异之外，根据图8至9的半导体器件可以类似于以上关于图1至4描述的半导体器件。与关于前面的附图描述的附图标记相同或相似的附图标记可以表示相同或相似的元件，并且其描述可以在下面的描述中被省略或简要地描述从而简化描述。
参照图8至9，与图1至4中所示的半导体器件不同，一些实施方式还可以包括第一阻挡金属132和第二阻挡金属232。第一阻挡金属132可以共形地形成在第一金属层131与第一高k绝缘层145之间。第二阻挡金属232可以共形地形成在第二金属层231与第二高k绝缘层245之间。
第一阻挡金属132和第二阻挡金属232可以被形成，从而分别形成第一金属层131和第二金属层231。也就是，为了生长第一金属层131和第二金属层231，根据一些实施方式，在表面上具有结合力的材料可以被使用。因此，第一阻挡金属132和第二阻挡金属232可以首先被形成，然后，第一金属层131和第二金属层231可以形成在其上。
第一阻挡金属132和第二阻挡金属232可以包括例如钛(Ti)和/或钛氮化物(TiN)。在一些实施方式中，第一阻挡金属132和第二阻挡金属232可以是包括在沉积体钨层之前形成的钛氮化物(TiN)层和钨(W)成核层的双层。
在下文中，可以参照图10和11说明根据本发明构思的一些实施方式的半导体器件。
图10至11是示出根据本发明构思的一些实施方式的半导体器件的剖视图。除了下面描述的差异之外，根据图10至11的半导体器件可以类似于以上关于图5至7描述的半导体器件。与关于前面的附图描述的附图标记相同或相似的附图标记可以表示相同或相似的元件，并且其描述可以在下面的描述中被省略或简要地描述从而简化描述。
参照图10和11，与图5至7中所示的半导体器件不同，第一金属层131和第二金属层231而非图5中所示的第一栅电极130和第二栅电极230可以用作完全围绕第一纳米线至第四纳米线120、220、125和225的栅电极。也就是，第一金属层131和第二金属层231的每个可以完全地填充其中将形成栅电极的区域。在这种情况下，第一金属层131和第二金属层231的每个可以被称为填充金属而非图5中所示的第一栅电极130和第二栅电极230。
也就是，第一金属层131可以形成在第一纳米线120与第一鳍型图案110之间、第一纳米线120与第三纳米线125之间、以及在第三纳米线125上。第二金属层231可以形成在第二纳米线220与第二鳍型图案210之间、第二纳米线220与第四纳米线225之间、以及在第四纳米线225上。
第一金属层131和第二金属层231可以分别用作第一区域I和第二区域II中的栅电极。也就是，在一些实施方式中，由具有不同晶粒尺寸的材料形成的栅电极可以向沟道区施加各自不同的特征应力。因此，可以通过提高载流子迁移率而显著地改善半导体器件的操作特性。
在下文中，可以参照图12和13说明根据本发明构思的一些实施方式的半导体器件。
图12至13是示出根据本发明构思的一些实施方式的半导体器件的剖视图。除了下面描述的差异之外，根据图12至13的半导体器件可以类似于以上关于图5至7描述的半导体器件。与关于前面的附图描述的附图标记相同或相似的附图标记可以表示相同或相似的元件，并且其描述可以在下面的描述中被省略或简要地描述从而简化描述。
参照图12和13，与图5至7中所示的半导体器件不同，在第一区域I中，第一金属层131可以部分地填充其中将形成图5中所示的第一栅电极130的区域。在第二区域II中，第二金属层231可以部分地填充其中将形成图5中所示的第二栅电极230的区域。
与图10和11中所示的半导体器件不同，第一金属层131和第二金属层231可以不形成填充金属。根据一些实施方式，第一栅电极130和第二栅电极230可以分别部分地形成在第三纳米线125和第四纳米线225上。
在下文中，将参照图14说明根据本发明构思的一些实施方式的半导体器件。
图14是示出根据本发明构思的一些实施方式的半导体器件的剖视图。除了下面描述的差异之外，根据图14的半导体器件可以类似于以上关于图1至4描述的半导体器件。与关于图14描述的附图标记相同或相似的附图标记可以表示相同或相似的元件，并且其描述可以在下面的描述中被省略或简要地描述从而简化描述。
参照图14，衬底100可以包括第一区域I、第二区域II和第三区域III。第一区域至第三区域I、II和III可以彼此相邻，或者可以彼此间隔开。
第三区域III可以由彼此垂直的第七方向X3、第八方向和第九方向Z3限定。
图14中所示的第一区域I和第二区域II可以分别与图2中所示的第一区域I和第二区域II相同。此外，与形成在第一区域I上的器件相似的器件可以形成在第三区域III上。具体地，第三区域III可以包括第三鳍型图案310、第五纳米线320、第三栅电极330、第三栅极间隔物340和第三源极/漏极350。第三鳍型图案310、第五纳米线320、第三栅电极330、第三栅极间隔物340和第三源极/漏极350可以分别具有与以上描述的第一鳍型图案110、第一纳米线120、第一栅电极130、第一栅极间隔物140和第一源极/漏极150相同的特征。
此外，第三层间绝缘层380、第三穿通孔340h、第三界面层346、第三高k绝缘层345、第七内间隔物342、第八内间隔物342-1和第三外间隔物341可以分别具有与第一层间绝缘层180、第一穿通孔140h、第一界面层146、第一高k绝缘层145、第一内间隔物142、第二内间隔物142-1和第一外间隔物141相同的特征。第三栅极绝缘层347可以包括第三高k绝缘层345和第三界面层346。然而，在第三区域III中，第三高k绝缘层345可以与第三栅电极330直接接触。也就是，与第一区域I和第二区域II不同，金属层可以不形成在第三区域III上。
在一些实施方式中，在第三区域III中，第三金属层可以形成在第三高k绝缘层345的顶表面上。第三金属层可以围绕第五纳米线320的周界。第三金属层可以形成在第三栅电极330与第三高k绝缘层345之间。第三金属层可以在其中包括第三晶粒。第三金属层可以具有第三晶粒尺寸。第三晶粒尺寸可以指第三晶粒的平均尺寸。第三晶粒尺寸可以不同于第一晶粒尺寸并且不同于第二晶粒尺寸。
在下文中，将参照图1至4和15至36说明根据本发明构思的一些实施方式的制造半导体器件的方法。
图15至36是示出根据本发明构思的一些实施方式的制造半导体器件的方法的中间阶段的视图。供参考，图23是沿图22的线D1-D1截取的剖视图，图27和29是沿图26的线E1-E1截取的剖视图，图28和30是沿图26的线F1-F1截取的剖视图。
如图15至30中所示，第一区域I和第二区域II可以相同地形成在衬底100上。因此，在图15至30中，将基于第一区域I说明制造半导体器件的方法，此后，在图31至36中，将一起解释第一区域I和第二区域II。
参照图15，第一牺牲层2001、有源层2002和第二牺牲层2003可以顺序地形成在衬底100上。
第一牺牲层2001和第二牺牲层2003可以包括相同的材料，并且第一牺牲层2001和有源层2002可以包括不同的材料。在说明根据一些实施方式的制造半导体器件的方法时，假设第一牺牲层2001和第二牺牲层2003包括相同的材料。此外，有源层2002可以包括相对于第一牺牲层2001具有蚀刻选择性的材料。
例如，衬底100和有源层2002可以包括用作晶体管的沟道区的材料。也就是，在PMOS的情况下，有源层2002可以包括具有高空穴迁移率的材料，在NMOS的情况下，有源层2002可以包括具有高电子迁移率的材料。
第一牺牲层2001和第二牺牲层2003可以包括具有与有源层2002相似的晶格常数和晶格结构的材料。也就是，第一牺牲层2001和第二牺牲层2003可以包括半导体材料或晶化金属材料。
在说明根据一些实施方式的制造半导体器件的方法时，假设有源层2002包括硅，第一牺牲层2001和第二牺牲层2003每个包括硅锗。
图15示出了仅一个有源层2002，但这仅是为了说明的目的，并且实施方式不限于此。也就是，多对第一牺牲层2001和有源层2002可以交替地形成，然后第二牺牲层2003可以形成在最上有源层2002上。
此外，虽然图15示出了第二牺牲层2003位于堆叠层结构的最上部上，但实施方式不限于此。也就是，有源层2002当然可以位于堆叠层结构的最上部上。
接着，第一掩模图案2103可以形成在第二牺牲层2003上。第一掩模图案2103可以在第一方向X1上延伸。
例如，第一掩模图案2103可以包括硅氧化物、硅氮化物和/或硅氮氧化物。
参照图16，蚀刻工艺可以使用第一掩模图案2103作为蚀刻掩模来执行，从而形成鳍型结构(图17中的110P)。
第二牺牲层2003、有源层2002、第一牺牲层2001和衬底100可以被图案化以形成鳍型结构(图17中的110P)。
鳍型结构(图17中的110P)可以形成在衬底100上并从衬底100突出。类似于第一掩模图案2103，鳍型结构(图17中的110P)可以在第一方向X1上延伸。
在鳍型结构(图17中的110P)中，第一鳍型图案110、第一牺牲图案121、第一纳米线120和第二牺牲图案123可以顺序地堆叠在衬底100上。
参照图17，场绝缘层105可以形成在衬底100上以部分地覆盖鳍型结构110P的侧壁。
具体地，覆盖鳍型结构110P的场绝缘层105可以形成在衬底100上。然后，通过执行场绝缘层105的平坦化工艺，鳍型结构110P的顶表面和场绝缘层105的顶表面可以在相同的平面中。
第一掩模图案2103可以在平坦化工艺中被去除，但不限于此。
然后，场绝缘层105可以被凹入以暴露鳍型结构110P的一部分。凹入工艺可以包括选择性蚀刻工艺。也就是，鳍型结构110P可以突出在场绝缘层105之上。
如图17中所示，第一牺牲图案121、第一纳米线120和第二牺牲图案123可以突出在场绝缘层105的顶表面之上，并且第一鳍型图案110的侧壁可以由场绝缘层105完全地围绕，但实施方式不限于此。也就是，第一鳍型图案110的侧壁的一部分可以通过将场绝缘层105的上部凹入而突出在场绝缘层105之上。
在引起鳍型结构110P的一部分突出在场绝缘层105的顶表面之上的凹入工艺之前和/或之后，可以对第一纳米线120执行为了阈值电压调节的目的的掺杂工艺。当半导体器件为NMOS晶体管时，杂质可以为硼(B)。当半导体器件为PMOS晶体管时，杂质可以为磷(P)或砷(As)，但不限于此。
参照图18，与鳍型结构110P交叉并在第二方向Y1上延伸的虚设栅极图案135可以通过使用第二掩模图案2104作为蚀刻掩模执行蚀刻工艺而形成。虚设栅极图案135可以形成在鳍型结构110P上。
虚设栅极图案135可以包括虚设栅极绝缘层136和虚设栅电极137。例如，虚设栅极绝缘层136可以包括硅氧化物层，虚设栅电极137可以包括多晶硅或非晶硅。
参照图19，第一外间隔物141可以形成在虚设栅极图案135的侧壁上。也就是，第一外间隔物141可以形成在虚设栅极绝缘层136和虚设栅电极137的侧壁上。
具体地，第一间隔物层可以形成在场绝缘层105上以覆盖虚设栅极图案135和鳍型结构110P。然后，第一间隔物层可以被回蚀刻，从而在虚设栅极图案135的侧壁上形成第一外间隔物141。
参照图20，鳍型结构110P的与虚设栅电极137和第一外间隔物141不交叠的部分可以使用虚设栅极图案135和第一外间隔物141作为蚀刻掩模被去除。因此，凹陷150r可以形成在鳍型结构110P内。凹陷150r的底表面可以是第一鳍型图案110的顶表面。
形成第一外间隔物141和形成凹陷150r可以被同时执行，但实施方式不限于此。也就是，在第一外间隔物141形成之后，凹陷150r可以通过去除部分鳍型结构110P而形成。
在凹陷150r在鳍型结构110P中的形成期间，第一牺牲图案121和第二牺牲图案123的与虚设栅电极137和第一外间隔物141不交叠的部分可以被去除。此外，在凹陷150r在鳍型结构110P中的形成期间，第一纳米线120的与虚设栅电极137和第一外间隔物141不交叠的部分可以被去除。
第一牺牲图案121的剖面、第二牺牲图案123的剖面和第一纳米线120的剖面可以由凹陷150r暴露。
参照图21，由凹陷150r暴露并与第一外间隔物141交叠的第一牺牲图案121的至少一部分和第二牺牲图案123的至少一部分可以被去除。在一些实施方式中，凹坑可以在第一外间隔物141中形成。凹坑还可以在第一外间隔物141与第一纳米线120之间形成，也就是，在第二牺牲图案123的与第一外间隔物141交叠的部分中形成。
凹坑可以成在第一方向上比第一纳米线120的由凹陷150r暴露的剖面被更进一步凹入的形状。
例如，凹坑可以使用选择性蚀刻工艺形成。具体地，凹坑可以通过使用对于第一牺牲图案121和第二牺牲图案123具有比对于第一纳米线120的蚀刻速率更高的蚀刻速率的蚀刻剂的选择性蚀刻工艺形成。
参照图22和23，凹坑可以用绝缘材料填充以形成第一内间隔物142和第二内间隔物142-1。
具体地，用于填充凹坑的第二间隔物层可以被形成。第二间隔物层可以是具有优良间隙填充能力的材料。第二间隔物层也可以形成在场绝缘层105、第一外间隔物141的侧壁和虚设栅极图案135上。
然后，蚀刻工艺可以通过蚀刻第二间隔物层被执行，直到与虚设栅极图案135和第一外间隔物141不交叠的第一鳍型图案110被暴露。因此，第一内间隔物142和第二内间隔物142-1可以被形成。结果，第一栅极间隔物140可以被形成。
此外，由第一外间隔物141、第一内间隔物142和第二内间隔物142-1限定的穿通孔可以形成在第一栅极间隔物140中。第一纳米线120可以通过穿通孔被暴露。也就是，第一纳米线120可以穿透穿通孔。
参照图24，用于填充凹陷150r的第一源极/漏极150可以被形成。第一源极/漏极150可以形成在虚设栅极图案135的彼此相反侧上。
第一源极/漏极150可以使用暴露的第一纳米线120作为籽晶层而形成，但实施方式不限于此。籽晶层当然可以在由凹陷150r暴露的第一纳米线120的突出的剖面和第一鳍型图案110上额外地形成。
第一源极/漏极150可以形成为覆盖第一内间隔物142。第一源极/漏极150可以与第一内间隔物142连接。
第一源极/漏极150可以通过外延工艺形成。取决于根据本发明构思的实施方式的半导体器件是n型晶体管还是p型晶体管，第一源极/漏极150中包括的外延层的材料可以变化。此外，根据需要，在外延工艺期间杂质可以被原位掺杂。
参照图25，覆盖第一源极/漏极150、第一栅极间隔物140、虚设栅极图案135等的第一层间绝缘层180可以形成在场绝缘层105上。
第一层间绝缘层180可以包括低k电介质材料、氧化物层、氮化物层和/或氮氧化物层。例如，低k电介质材料可以包括可流动氧化物(FOX)、东燃硅氮烷(tonen silazane)(TOSZ)、无掺杂二氧化硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)、可流动CVD(FCVD)氧化物和/或其组合。
然后，第一层间绝缘层180可以被平坦化，直到虚设栅电极137的顶表面被暴露。结果，第二掩模图案2104可以被去除，从而暴露虚设栅电极137的顶表面。
参照图26至28，虚设栅极图案135(即虚设栅极绝缘层136和虚设栅电极137)可以被去除。
随着虚设栅极绝缘层136和虚设栅电极137的去除，与虚设栅极图案135交叠的场绝缘层105和鳍型结构110P可以被暴露。也就是，与虚设栅极图案135交叠的第一牺牲图案121、第二牺牲图案123和第一纳米线120可以被暴露。
参照图29和30，第一牺牲图案121和第二牺牲图案123可以从鳍型结构110P被去除。
结果，第一纳米线120可以在第一鳍型图案110上被暴露。
例如，去除在第一纳米线120之上和之下的第一牺牲图案121和第二牺牲图案123可以涉及蚀刻工艺的使用。也就是，可以利用第一牺牲图案121、第二牺牲图案123和第一纳米线120之间的蚀刻选择性。
如上所说明地，图15至30中所示的器件可以在衬底100的第一区域I和第二区域II上被同时形成。在下文中，将参照图31至36同时说明第一区域I和第二区域II。
参照图31和32，第一栅极绝缘层147可以在第一区域I上共形地形成，第二栅极绝缘层247可以在第二区域II上共形地形成。
第一栅极绝缘层147可以包括第一高k绝缘层145和第一界面层146。第一界面层146可以在第一纳米线120的周界和第一鳍型图案110的顶表面上形成。第一高k绝缘层145可以在第一纳米线120的周界、第一鳍型图案110的顶表面和第一栅极间隔物140的内表面上形成。此外，第一高k绝缘层145可以延伸到第一层间绝缘层180的顶表面。
第二栅极绝缘层247可以包括第二高k绝缘层245和第二界面层246。第二界面层246可以形成在第二纳米线220的周界和第二鳍型图案210的顶表面上。第二高k绝缘层245可以形成在第二纳米线220的周界、第二鳍型图案210的顶表面和第二栅极间隔物240的内表面上。此外，第二高k绝缘层245可以延伸到第二层间绝缘层280的顶表面。
在一些实施方式中，在第一栅极绝缘层147和第二栅极绝缘层247形成之后，第一阻挡金属(图8中的132)和第二阻挡金属(图8中的232)可以在其上形成。这可以是用于第一金属层(图35中的131)和第二金属层(图35中的231)的形成的预步骤。
参照图33和34，阻挡层190可以形成在第一区域I上。
阻挡层190可以覆盖第一区域I并暴露第二区域II。阻挡层190可以形成在第一高k绝缘层145上，并且可以填充在第一栅极间隔物140之间。阻挡层190可以包括旋涂硬掩模SOH和/或光致抗蚀剂PR。
接着，可以对第二区域II执行表面处理TR。
表面处理TR可以包括N2、H2、Ar和/或NH3等离子体处理。第二区域II的表面结合强度可以通过表面处理TR被减小，从而通过利用第一区域I和第二区域II中的表面结合强度的差异执行选择性生长。也就是，可以减慢金属层在第二区域II上的生长。
参照图35和36，第一金属层131可以形成在第一区域I上，第二金属层231可以形成在第二区域II上。
第一金属层131的晶粒尺寸可以大于第二金属层231的晶粒尺寸。第一金属层131可以向第一纳米线120施加拉伸应力，第二金属层231向第二纳米线220施加压缩应力。
接着，参照回图1至4，第一栅电极130和第二栅电极230可以被形成。
在根据本发明构思的实施方式的半导体器件中，第一源极/漏极150内的应力诱导材料能在纳米线与源极/漏极区之间的接触区域中形成。
也就是，具有彼此不同的晶粒尺寸的金属层可以围绕沟道区即纳米线。因此，包括金属层的栅电极可以向沟道区施加彼此不同的应力。结果，沟道区的每个中的载流子迁移率能被提高。
虽然已经具体地示出和描述了本发明构思的一些实施方式，但是本领域普通技术人员将理解，可以在其中进行在形式和细节上的变化而不背离所附权利要求的精神和范围。

Claims (20)

1.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
第一纳米线，其在第一方向上延伸并在所述第一区域中与所述衬底间隔开；
第二纳米线，其在第二方向上延伸并在所述第二区域中与所述衬底间隔开；
第一栅极绝缘层，其沿着所述第一纳米线的周界；
第二栅极绝缘层，其沿着所述第二纳米线的周界；
第一金属层，其沿着所述第一纳米线的所述周界在所述第一栅极绝缘层的顶表面上，所述第一金属层具有第一晶粒尺寸；以及
第二金属层，其沿着所述第二纳米线的所述周界在所述第二栅极绝缘层的顶表面上，所述第二金属层具有不同于所述第一晶粒尺寸的第二晶粒尺寸。
2.根据权利要求1所述的半导体器件，其中所述第一区域是NMOS区域，所述第二区域是PMOS区域，并且其中所述第一晶粒尺寸大于所述第二晶粒尺寸。
3.根据权利要求2所述的半导体器件，其中所述第一金属层向所述第一纳米线施加拉伸应力，所述第二金属层向所述第二纳米线施加压缩应力。
4.根据权利要求1所述的半导体器件，其中所述第一金属层在交叉所述第一方向的第三方向上延伸，所述第二金属层在交叉所述第二方向的第四方向上延伸。
5.根据权利要求4所述的半导体器件，还包括：
第一填充金属，其沿着所述第一纳米线的所述周界在所述第一金属层上并在交叉所述第一方向的所述第三方向上延伸；以及
第二填充金属，其沿着所述第二纳米线的所述周界在所述第二金属层上并在交叉所述第二方向的所述第四方向上延伸。
6.根据权利要求1所述的半导体器件，还包括：
在所述第一区域中的第三纳米线，其在所述第一纳米线上、与所述第一纳米线平行地在所述第一方向上延伸并与所述第一纳米线间隔开；
第三栅极绝缘层，其沿着所述第三纳米线的周界；以及
第三金属层，其沿着所述第三纳米线的所述周界在所述第三栅极绝缘层上并具有所述第一晶粒尺寸。
7.根据权利要求6所述的半导体器件，其中所述第三金属层和所述第一金属层彼此连接，并在所述第一纳米线与所述第三纳米线之间。
8.根据权利要求6所述的半导体器件，还包括第一填充金属，其在所述第一纳米线与所述第三纳米线之间的所述第一金属层和所述第三金属层的顶表面上并在交叉所述第一方向的第三方向上延伸。
9.根据权利要求1所述的半导体器件，还包括第一阻挡金属，其在所述第一栅极绝缘层与所述第一金属层之间。
10.根据权利要求1所述的半导体器件，其中所述衬底还包括第三区域，所述半导体器件还包括：
第三纳米线，其在第三方向上延伸并在所述第三区域中与所述衬底间隔开；
第三栅极绝缘层，其沿着所述第三纳米线的周界；以及
第三金属层，其沿着所述第三纳米线的所述周界在所述第三栅极绝缘层的顶表面上，所述第三金属层具有不同于所述第一晶粒尺寸和所述第二晶粒尺寸的第三晶粒尺寸。
11.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
第一纳米线，其在第一方向上延伸并在所述第一区域中与所述衬底间隔开；
第二纳米线，其在第二方向上延伸并在所述第二区域中与所述衬底间隔开；
第一栅极绝缘层，其沿着所述第一纳米线的周界；
第二栅极绝缘层，其沿着所述第二纳米线的周界；
第一金属层，其沿着所述第一纳米线的所述周界在所述第一栅极绝缘层的顶表面上，所述第一金属层具有第一晶粒尺寸；
第一填充金属，其沿着所述第一纳米线的所述周界在所述第一金属层的顶表面上并在交叉所述第一方向的第三方向上延伸；以及
第二填充金属，其沿着所述第二纳米线的所述周界在所述第二栅极绝缘层的顶表面上并在交叉所述第二方向的第四方向上延伸。
12.根据权利要求11所述的半导体器件，其中所述第二填充金属与所述第二栅极绝缘层直接接触。
13.根据权利要求11所述的半导体器件，其中所述衬底还包括第三区域，所述半导体器件还包括：
第三纳米线，其在第五方向上延伸并在所述第三区域中与所述衬底间隔开；
第三栅极绝缘层，其沿着所述第三纳米线的周界；
第二金属层，其沿着所述第三纳米线的所述周界在所述第三栅极绝缘层的顶表面上，所述第二金属层具有不同于所述第一晶粒尺寸的第二晶粒尺寸；以及
第三填充金属，其沿着所述第三纳米线的所述周界在所述第二金属层的顶表面上并在交叉所述第五方向的第六方向上延伸。
14.根据权利要求11所述的半导体器件，其中所述第一填充金属和所述第二填充金属包括W、Co和/或Al。
15.一种半导体器件，包括：
衬底；
在所述衬底上的第一晶体管，所述第一晶体管包括第一纳米线沟道区、沿着所述第一纳米线沟道区的第一栅极以及在所述第一纳米线沟道区与所述第一栅极之间的第一栅极绝缘层，所述第一栅极包括沿着所述第一纳米线沟道区并包括第一晶粒尺寸的第一金属层；以及
在所述衬底上的第二晶体管，所述第二晶体管包括第二纳米线沟道区、沿着所述第二纳米线沟道区的第二栅极以及在所述第二纳米线沟道区与所述第二栅极之间的第二栅极绝缘层，所述第二栅极包括沿着所述第二纳米线沟道区并包括不同于所述第一晶粒尺寸的第二晶粒尺寸的第二金属层。
16.根据权利要求15所述的半导体器件，还包括：
第三纳米线沟道区，其在所述第一纳米线沟道区上，所述第三纳米线沟道区平行于所述第一纳米线沟道区延伸；
第三栅极绝缘层，其在所述第三纳米线沟道区与所述第一栅极之间；
第四纳米线沟道区，其在所述第二纳米线沟道区上，所述第四纳米线沟道区平行于所述第二纳米线沟道区延伸；以及
第四栅极绝缘层，其在所述第四纳米线沟道区与所述第二栅极之间，
其中所述第一栅极包括围绕所述第三纳米线沟道区并具有所述第一晶粒尺寸的第三金属层，以及
其中所述第二栅极包括围绕所述第四纳米线沟道区并具有所述第二晶粒尺寸的第四金属层。
17.根据权利要求16所述的半导体器件，
其中所述第一栅极包括在所述第三金属层上并连接到所述第一金属层和所述第三金属层的第一栅电极，以及
其中所述第二栅极包括在所述第四金属层上并连接到所述第二金属层和所述第四金属层的第二栅电极。
18.根据权利要求17所述的半导体器件，
其中所述第一栅电极在所述第三金属层上、在所述第三金属层与所述第一金属层之间、以及在所述第一金属层与所述衬底之间，以及
其中所述第二栅电极在所述第四金属层上、在所述第四金属层与所述第二金属层之间、以及在所述第二金属层与所述衬底之间。
19.根据权利要求15所述的半导体器件，
其中所述第一栅极包括在所述第一金属层上以及在所述第一金属层与所述衬底之间的第一栅电极，所述第一栅电极包括导电材料，
其中所述第二栅极包括在所述第二金属层上以及在所述第二金属层与所述衬底之间的第二栅电极，所述第二栅电极包括与所述第一栅电极相同的导电材料，以及
其中所述半导体器件包括在所述衬底上的第三晶体管，所述第三晶体管包括第三纳米线沟道区、沿着所述第三纳米线沟道区的第三栅极以及在所述第三纳米线沟道区与所述第三栅极之间的第三栅极绝缘层，所述第三栅极包括直接接触所述第三栅极绝缘层的第三栅电极，所述第三栅电极包括与所述第一栅电极和所述第二栅电极相同的导电材料。
20.根据权利要求15所述的半导体器件，其中所述第一金属层和所述第二金属层包括分别具有所述第一金属层中的所述第一晶粒尺寸和所述第二金属层中的所述第二晶粒尺寸的相同的材料，
其中具有所述第一晶粒尺寸的所述第一金属层的材料向所述第一纳米线沟道区施加拉伸应力，具有所述第二晶粒尺寸的所述第二金属层的相同的材料向所述第二纳米线沟道区施加压缩应力，以及
其中所述第一晶体管是NMOS晶体管，所述第二晶体管是PMOS晶体管。
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