CN106158970A - 半导体装置 - Google Patents

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Abstract

提供了一种包括鳍形图案的半导体装置。所述半导体装置包括：第一鳍形图案；场绝缘层，设置在第一鳍形图案的附近，并具有第一部分和第二部分，第一部分从第二部分突出；第一虚设栅极堆叠件，形成在场绝缘层的第一部分上，并包括具有第一厚度的第一虚设栅极绝缘层；第一栅极堆叠件，形成在场绝缘层的第二部分上以与第一鳍形图案相交，并包括具有与第一厚度不同的第二厚度的第一栅极绝缘层。

Description

半导体装置
本申请要求于2015年5月11日在韩国知识产权局提交的第10-2015-0065131号韩国专利申请的优先权和全部权益，通过引用将该韩国专利申请的内容全部包含于此。
技术领域
本发明构思涉及一种半导体装置，更具体地涉及一种包括鳍形图案的半导体装置。
背景技术
作为用于增加半导体装置的密度的缩放技术中的一种，已经提出了一种周围栅极(gate-all-around)结构，在该结构中纳米线形硅体形成在基底上，栅极形成为围绕硅体。
因为周围栅极结构使用三维沟道，所以容易实现缩放。另外，可以改善电流控制能力而不用增加栅极的长度。此外，可以有效地抑制沟道区域的电势受漏电压影响的短沟道效应(SCE)。
发明内容
本发明构思提供了一种半导体装置，所述半导体装置通过增加栅极绝缘层的厚度具有改善的操作性能。
本发明构思的上述和其它目的将在下面的示例实施例中进行描述，或者本发明构思的上述或其它目的通过下面的示例实施例的描述而清楚。
根据本发明构思的一个方面，提供了一种半导体装置，所述半导体装置包括：第一鳍形图案；场绝缘层，设置在第一鳍形图案的附近，，并具有第一部分和第二部分，所述第一部分从第二部分突出；第一虚设栅极堆叠件，形成在场绝缘层的第一部分上，并包括具有第一厚度的第一虚设栅极绝缘层；第一栅极堆叠件，形成在场绝缘层的第二部分上，以与第一鳍形图案相交，并包括具有与第一厚度不同的第二厚度的第一栅极绝缘层。
在本发明构思的一些实施例中，第一厚度是沿着场绝缘层的第一部分的顶表面形成的第一虚设栅极绝缘层的厚度，第二厚度是沿着第一鳍形图案的顶表面形成的第一栅极绝缘层的厚度。
在本发明构思的一些实施例中，第一厚度比第二厚度大。
在本发明构思的一些实施例中，第一虚设栅极堆叠件还包括限定第一沟槽的第一虚设间隔件，第一栅极堆叠件还包括限定第二沟槽的第一间隔件，第一虚设栅极绝缘层包括形成在第一沟槽的底表面上的第一虚设界面层和沿着第一沟槽的侧壁和底表面形成在第一虚设界面层上的第一虚设高k绝缘层，第一栅极绝缘层包括形成在第二沟槽的底表面上的界面层和沿着第二沟槽的侧壁和底表面形成在界面层上的高k绝缘层。
在本发明构思的一些实施例中，第一虚设界面层不沿着第一沟槽的侧壁形成，界面层不沿着第二沟槽的侧壁形成。
在本发明构思的一些实施例中，第一虚设界面层和界面层中的每个包括氧化硅。
在本发明构思的一些实施例中，形成在第一沟槽的底表面上的第一虚设高k绝缘层的厚度与形成在第二沟槽的底表面上的高k绝缘层的厚度基本相同。
在本发明构思的一些实施例中，所述半导体装置还可以包括形成在场绝缘层的第一部分上的第二虚设栅极堆叠件，所述第二虚设栅极堆叠件包括具有比第一厚度小的第三厚度的第二虚设栅极绝缘层和限定第一沟槽的第二虚设间隔件。第一鳍形图案具有第一端和第二端，第一虚设栅极堆叠件设置为与第一鳍形图案的第一端相邻，第二虚设栅极堆叠件设置为与第一鳍形图案的第二端相邻。
在本发明构思的一些实施例中，第一厚度和第三厚度是沿着场绝缘层的第一部分的顶表面形成的第一虚设栅极绝缘层和第二虚设栅极绝缘层的厚度。
在本发明构思的一些实施例中，第一虚设栅极堆叠件包括限定第二沟槽的第一虚设间隔件，第一虚设栅极绝缘层包括形成在第二沟槽的底表面上的第一虚设界面层和在第一虚设界面层上沿着第二沟槽的侧壁和底表面形成的第一虚设高k绝缘层，第二虚设栅极绝缘层包括形成在第一沟槽的底表面上的第二虚设界面层和在第二虚设界面层上沿着第一沟槽的侧壁和底表面形成的第二虚设高k绝缘层。
在本发明构思的一些实施例中，第一虚设界面层不沿着第二沟槽的侧壁形成，第二虚设界面层不沿着第一沟槽的侧壁形成，第一虚设界面层的厚度比第二虚设界面层的厚度大。
在本发明构思的一些实施例中，第一虚设栅极堆叠件包括限定第二沟槽的第一虚设间隔件，第一虚设栅极绝缘层包括形成在第二沟槽的底表面上的第一虚设界面层和在第一虚设界面层上沿着第二沟槽的侧壁和底表面形成的第一虚设高k绝缘层，第二虚设栅极绝缘层包括与场绝缘层的第一部分接触并沿着第一沟槽的侧壁和底表面形成的第二虚设高k绝缘层。
在本发明构思的一些实施例中，所述半导体装置还可以包括设置为沿纵向方向与第一鳍形图案平行的第二鳍形图案。场绝缘层设置为与第二鳍形图案相邻，场绝缘层的第一部分设置在第一鳍形图案与第二鳍形图案之间。
在本发明构思的一些实施例中，所述半导体装置还可以包括形成在场绝缘层的第二部分上以与第二鳍形图案相交的第二栅极堆叠件。第一虚设栅极堆叠件设置在第一栅极堆叠件与第二栅极堆叠件之间，第一虚设栅极堆叠件、第一栅极堆叠件和第二栅极堆叠件分别沿第一方向纵向地延伸，第一栅极堆叠件、第一虚设栅极堆叠件和第二栅极堆叠件沿与第一方向不同的第二方向顺序地布置。
在本发明构思的一些实施例中，第一虚设栅极堆叠件包括虚设栅电极，第一栅极堆叠件包括栅电极，虚设栅电极的顶表面与栅电极的顶表面彼此平行，虚设栅电极具有比栅电极小的高度。
在本发明构思的一些实施例中，场绝缘层的第一部分的顶表面与第一鳍形图案的顶表面彼此平行。
在本发明构思的一些实施例中，场绝缘层的第一部分的顶表面比第一鳍形图案的顶表面高。
在本发明构思的一些实施例中，第一鳍形图案具有长边和短边，场绝缘层的第一部分与第一鳍形图案的短边接触，场绝缘层的第二部分与第一鳍形图案的长边接触。
根据本发明构思的另一方面，提供了一种半导体装置，所述半导体装置包括：第一鳍形图案，设置在基底的第一区域上；第二鳍形图案，设置在基底的第二区域上；场绝缘层，设置在第一鳍形图案和第二鳍形图案的附近，场绝缘层设置在第一区域上，具有第一部分和第二部分，第一部分的顶表面设置得比第二部分的顶表面高；虚设栅极堆叠件，包括虚设界面层和形成在虚设界面层上的虚设高k绝缘层，虚设栅极堆叠件位于在场绝缘层的第一部分上；第一栅极堆叠件，形成在场绝缘层的第二部分上，以与第一鳍形图案相交，并包括第一界面层和形成在第一界面层上的第一高k绝缘层，所述第一界面层具有与虚设界面层的厚度不同的厚度；第二栅极堆叠件，形成在场绝缘层上，以与第二鳍形图案相交，并包括第二界面层和形成在第二界面层上的第二高k绝缘层，所述第二界面层具有与第一界面层的厚度不同的厚度。
在本发明构思的一些实施例中，第二界面层具有比第一界面层大的厚度。
在本发明构思的一些实施例中，虚设界面层具有比第一界面层大的厚度。
在本发明构思的一些实施例中，虚设高k绝缘层、第一高k绝缘层和第二高k绝缘层具有基本相同的厚度。
在本发明构思的一些实施例中，第一栅极堆叠件包括第一栅电极，第二栅极堆叠件包括第二栅电极，第一栅电极与第二栅电极具有不同的宽度。
在本发明构思的一些实施例中，虚设栅极堆叠件包括虚设栅电极，虚设栅电极与第一栅电极具有基本相同的宽度。
在本发明构思的一些实施例中，第一栅电极的顶表面与第二栅电极的顶表面平行，第一栅电极具有比第二栅电极大的高度。
在本发明构思的一些实施例中，第一鳍形图案是硅鳍形图案。所述半导体装置还可以包括位于第一鳍形图案与第一栅极堆叠件之间的硅锗沟道层。
在本发明构思的一些实施例中，硅锗沟道层形成在第一鳍形图案的顶表面上。
在本发明构思的一些实施例中，第二界面层和虚设界面层通过同一制造工艺形成。
在本发明构思的一些实施例中，虚设界面层、第一界面层和第二界面层中的每个包括氧化硅。
根据本发明构思的又一方面，提供了一种半导体装置，所述半导体装置包括：第一鳍形图案，设置在基底的第一区域上；第二鳍形图案，设置在基底的第二区域上并具有长边和短边；场绝缘层，设置在第一鳍形图案和第二鳍形图案的附近，所述场绝缘层具有与第二鳍形图案的短边接触的第一部分和与第二鳍形图案的长边接触的第二部分，第一部分从第二部分的顶表面突出；虚设栅极堆叠件，设置在场绝缘层的第一部分上，并包括虚设界面层，虚设界面层包括氧化硅；第一栅极堆叠件，设置在场绝缘层上，包括第一界面层，与第一鳍形图案相交，并具有与虚设栅极堆叠件不同的厚度，其中，第一界面层包括氧化硅，第一界面层与虚设界面层具有基本相同的厚度。
在本发明构思的一些实施例中，第一栅极堆叠件具有比虚设栅极堆叠件大的宽度。
在本发明构思的一些实施例中，所述半导体装置还可以包括形成在场绝缘层的第二部分上的第二栅极堆叠件，所述第二栅极堆叠件包括第二界面层并与第二鳍形图案相交。第二界面层包括氧化硅，第二界面层与虚设界面层具有不同的厚度。
在本发明构思的一些实施例中，第二界面层具有比虚设界面层小的厚度。
在本发明构思的一些实施例中，第二栅极堆叠件与虚设栅极堆叠件具有基本相同的宽度。
在本发明构思的一些实施例中，虚设栅极堆叠件的顶表面与第一栅极堆叠件的顶表面平行，虚设栅极堆叠件具有比第一栅极堆叠件大的高度。
根据本发明构思的又一方面，提供了一种半导体装置，所述半导体装置包括：鳍形图案，包括第一端和第二端；场绝缘层，包括设置在鳍形图案附近的第一部分和第二部分，第一部分具有设置得比第二部分的顶表面高的顶表面；第一虚设栅极堆叠件，设置在与第一端相邻的场绝缘层的第一部分上，并包括第一虚设栅电极；第二虚设栅极堆叠件，设置在场绝缘层的与第二端相邻的第一部分上，并包括第二虚设栅电极，第二虚设栅电极与第一虚设栅电极具有不同的高度；栅极堆叠件，设置在场绝缘层的第二部分上并与鳍形图案相交。
在本发明构思的一些实施例中，第一虚设栅极堆叠件包括沿着场绝缘层的第一部分的顶表面形成的第一虚设界面层和形成在第一虚设界面层上的第一虚设高k绝缘层，第二虚设栅极堆叠件包括沿着场绝缘层的第一部分的顶表面形成的第二虚设界面层和形成在第二虚设界面层上的第二虚设高k绝缘层，第一虚设界面层与第二虚设界面层具有不同的厚度。
在本发明构思的一些实施例中，第一虚设界面层与第一虚设栅电极之间的第一虚设高k绝缘层的厚度和位于第二虚设界面层与第二虚设栅电极之间的第二虚设高k绝缘层的厚度基本相同。
在本发明构思的一些实施例中，第一虚设栅极堆叠件包括沿着场绝缘层的第一部分的顶表面形成的第一虚设界面层和形成在第一虚设界面层上的第一虚设高k绝缘层，第二虚设栅极堆叠件包括与场绝缘层的第一部分接触的第二虚设高k绝缘层。
在本发明构思的一些实施例中，第一虚设栅极堆叠件的顶表面、第二虚设栅极堆叠件的顶表面和第一栅极堆叠件的顶表面彼此平行。
本发明构思的一些实施例包括一种半导体装置，所述半导体装置包括：第一鳍形图案，位于基底的第一区域上；第二鳍形图案，位于基底的第一区域上，第二鳍形图案与第一鳍形图案沿纵向方向平行；第三鳍形图案，位于基底的第二区域上。这样的实施例可以包括：场绝缘层，位于第一鳍形图案的部分、第二鳍形图案的部分和第三鳍形图案的部分上，场绝缘层位于第一区域和第二区域上，具有第一部分和第二部分，第一部分从第二部分突出并包括比第二部分的顶表面高的顶表面；虚设栅极堆叠件，包括虚设界面层和虚设界面层上的虚设高k绝缘层，虚设栅极堆叠件位于场绝缘层的第一部分上；第一栅极堆叠件，位于场绝缘层的第二部分上以与第一鳍形图案相交，并包括第一界面层和位于第一界面层上的第一高k绝缘层，第一界面层具有与虚设界面层的厚度不同的厚度；第二栅极堆叠件，位于场绝缘层上以与第三鳍形图案相交，并包括第二界面层和形成在第二界面层上的第二高k绝缘层，第二界面层具有与第一界面层的厚度不同的厚度。
在本发明构思的一些实施例中，第二界面层具有比第一界面层大的厚度，虚设界面层具有比第一界面层大的厚度。
一些实施例提供了第一栅极堆叠件包括第一栅电极，第二栅极堆叠件包括第二栅电极，第一栅电极与第二栅电极具有不同的宽度。在一些实施例中，虚设栅极堆叠件包括虚设栅电极，所述虚设栅电极包括与第一栅电极的宽度基本相同的宽度。
一些实施例提供了第一鳍形图案是硅鳍形图案，所述半导体装置还包括位于第一鳍形图案与第一栅极堆叠件之间的硅锗沟道层，硅锗沟道层形成在第一鳍形图案的顶表面上。
在一些实施例中，虚设界面层、第一界面层和第二界面层中的每个包括氧化硅。
注意的是，对于一个实施例描述的本发明构思方面也可以被包含在不同的实施例中，虽然对于不同的实施例未进行具体描述。即，所有实施例和/或任一实施例的特征可以以任何形式和/或组合进行组合。在下面阐述的说明书中详细地解释本发明构思的这些和其它目的和/或特征。
附图说明
通过参照附图详细地描述本发明构思的示例实施例，本发明构思的以上和其它特征及优点将变得更加清楚，在附图中：
图1和图2是用于解释根据本发明构思的第一实施例的半导体装置的布局视图和透视图；
图3是用于解释图1和图2中示出的半导体装置的鳍形图案和场绝缘层的局部透视图；
图4是沿着图1和图2的线A-A截取的剖视图；
图5是沿着图1和图2的线B-B截取的剖视图；
图6是示出根据本发明构思的第一实施例的半导体装置的修改示例的视图；
图7是用于解释根据本发明构思的第二实施例的半导体装置的视图；
图8是用于解释根据本发明构思的第三实施例的半导体装置的视图；
图9是沿着图8的线C-C截取的剖视图；
图10是用于解释根据本发明构思的第四实施例的半导体装置的视图；
图11和图12是用于解释根据本发明构思的第五实施例的半导体装置的布局视图和透视图；
图13是沿着图11和图12的线D-D和线E-E截取的剖视图；
图14是用于解释根据本发明构思的第六实施例的半导体装置的视图；
图15是包括根据本发明构思的一些实施例的半导体装置的SoC系统的框图；
图16是包括根据本发明构思的一些实施例的电子系统的框图；以及
图17至图19示出了可以应用根据本发明构思的一些实施例的半导体装置的示例半导体系统。
具体实施方式
现在将在下文中参照附图更充分地描述本发明构思，在附图中示出了本发明的示例实施例。然而，本发明可以以不同的形式来实施，且不应被解释为限于在这里所阐述的实施例。相反，这些实施例被提供为使得本公开将是彻底的和完整的，并且将把本发明的范围充分地传达给本领域技术人员。在整个说明书中，相同的附图标记表示相同的元件。在附图中，为了清晰起见，夸大了层和区域的厚度。
将理解的是，当元件或层被称为“连接到”或“结合到”另一元件或层时，该元件或层可以直接连接到或直接结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称为“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。同样的标号始终表示同样的元件。如在这里使用的，术语“和/或”包括相关列出项中的一个或更多个的任意和全部组合。
还将理解的是，当层被称为“在”另一层或基底“上”时，该层可以直接在所述另一层或基底上，或者也可以存在中间层。相反，当元件被称为“直接在”另一元件“上”时，不存在中间元件。
将理解的是，虽然在这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应被这些术语所限制。这些术语仅用来将一个元件与另一元件区分开来。因此，在不脱离本发明构思的教导的情况下，例如下面讨论的第一元件、第一组件或第一区域可以命名为第二元件、第二组件或第二区域。
除非在这里另外指出或者明确地与上下文矛盾，否则在描述本发明的语境下(尤其在权利要求的语境下)，术语“一个(种)”和“所述(该)”以及类似指示语的使用将被解释为覆盖单数和复数两者。除非另外指明，否则术语“包括”、“具有”和“包含”将被解释为开放式术语(即，意指“包括，但不限于”)。
除非另外定义，否则在这里使用的所有技术术语和科学术语具有与本发明所属领域的普通技术人员通常所理解的相同的意思。注意的是，除非另外说明，否则在这里提供的任意和全部示例或示例术语的使用仅意图更好地说明本发明，而不是本发明的范围上的限制。此外，除非另外定义，否则不可以过度解释在通用字典中定义的所有术语。
在下文中，将参照图1至图5描述根据本发明构思的第一实施例的半导体装置。
图1和图2是用于解释根据本发明构思的第一实施例的半导体装置的布局视图和透视图，图3是用于解释图1和图2中示出的半导体装置的鳍形图案和场绝缘层的局部透视图，图4是沿着图1和图2的线A-A截取的剖视图，图5是沿着图1和图2的线B-B截取的剖视图。
这里，图1至图3中示出的鳍形图案包括形成在其上的源极/漏极。
另外，尽管在图1至图3中通过示例方式示出了鳍形图案，但是也可以形成布线图案来代替鳍形图案。
参照图1至图5，根据本发明构思的第一实施例的半导体装置1可以包括第一鳍形图案110、第二鳍形图案210、第一栅极堆叠件120、第二栅极堆叠件220和第一虚设栅极堆叠件150。
基底100可以是例如体硅或绝缘体上硅(SOI)。在一些实施例中，基底100可以是硅基底，或者由从例如锗、硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓和/或锑化镓组成的组中选择的其它材料组成的基底。另外，基底100可以是形成在基体基底上的外延层。
第一鳍形图案110和第二鳍形图案210可以从基底100突出。第一鳍形图案110和第二鳍形图案210可以沿第一方向X1纵向地延伸。
虽然示出了布置为沿纵向方向彼此平行的第一鳍形图案110和第二鳍形图案210，但是本公开的方面不限于此。
因为第一鳍形图案110与第二鳍形图案210沿着第一方向X1纵向地形成，所以它们可以分别具有沿第一方向X1延伸的长边和沿第二方向Y1延伸的短边。
即使第一鳍形图案110和第二鳍形图案210具有圆角，但明显的是，本领域技术人员可以辨别长边与短边。
第一鳍形图案110和第二鳍形图案210可以意指多栅极晶体管中使用的有源图案。也就是说，第一鳍形图案110与第二鳍形图案210中的每个可以通过沿着每个鳍的三个表面连接沟道来形成，或者沟道可以形成在每个鳍的两个相对的表面上。
第一鳍形图案110和第二鳍形图案210中的每个可以是基底100的一部分和/或可以包括从基底100生长的外延层。
第一鳍形图案110和第二鳍形图案210可以包括例如诸如硅或锗的元素半导体材料。另外，第一鳍形图案110和第二鳍形图案210可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
详细地，第一鳍形图案110和第二鳍形图案210可以包含IV-IV族化合物半导体，所述IV-IV族化合物半导体包括例如包含两种或更多种IV族元素(诸如碳(C)、硅(Si)、锗(Ge)和/或锡(Sn))的二元化合物或三元化合物或者通过将IV族元素掺杂到所述二元化合物或三元化合物中制备的化合物。
第一鳍形图案110和第二鳍形图案210可以包含III-V族化合物半导体，所述III-V族化合物半导体包括例如通过将铝(Al)、镓(Ga)和/或铟(In)的至少一种III族元素与磷(P)、砷(As)和锑(Sb)的至少一种V族元素结合而制备的二元化合物、三元化合物或四元化合物。
在描述根据本发明构思的实施例的半导体装置中，假设第一鳍形图案110和第二鳍形图案210是包括硅的硅鳍形图案。
场绝缘层105可以形成在基底100上并可以设置在第一鳍形图案110和第二鳍形图案210的附近。场绝缘层105可以形成为围绕第一鳍形图案110和第二鳍形图案210的部分。也就是说，第一鳍形图案110和第二鳍形图案210可以被场绝缘层105所限定。
详细地，场绝缘层105可以具有有着不同高度的第一部分106和第二部分107。场绝缘层105的第二部分107的高度可以是H0，场绝缘层105的第一部分106的高度可以是H0+H1。
也就是说，场绝缘层105的第一部分106的顶表面可以突出到场绝缘层105的第二部分107的顶表面的上方。在一些实施例中，场绝缘层105的第一部分106可以从场绝缘层105的第二部分107突出。
另外，场绝缘层105的第二部分107的顶表面可以比第一鳍形图案110的顶表面和第二鳍形图案210的顶表面低。
如图2和图3中所示，在根据本发明构思的第一实施例的半导体装置1中，场绝缘层105的第一部分106的顶表面可以比第一鳍形图案110的顶表面和第二鳍形图案210的顶表面高。
例如，场绝缘层105的第一部分106可以形成为与第一鳍形图案110的短边和第二鳍形图案210的短边接触。另外，场绝缘层105的第二部分107可以形成为与第一鳍形图案110的长边和第二鳍形图案210的长边接触。
场绝缘层105的第一部分106可以形成在第一虚设栅极堆叠件150的下面，场绝缘层105的第二部分107可以形成在第一栅极堆叠件120和第二栅极堆叠件220的下面。
换句话说，场绝缘层105的第一部分106可以设置在彼此面对的第一鳍形图案110与第二鳍形图案210之间。
场绝缘层105的第一部分106可以形成为沿第二方向Y1纵向地延伸，场绝缘层105的第二部分107可以形成为沿第一方向X1纵向地延伸。
另外，图3中示出了围绕第一鳍形图案110和第二鳍形图案210的端部的场绝缘层105，但是本公开的方面不限于此。
如图3中所示，当场绝缘层105形成为围绕第一鳍形图案110和第二鳍形图案210的端部时，能够防止将被设置在场绝缘层105的部分之间的第一虚设栅极堆叠件150的第一虚设栅电极160不对准。
场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层和/或其组合。
第一栅极堆叠件120可以沿第二方向Y1延伸，以与第一鳍形图案110相交。第一栅极堆叠件120可以设置在第一鳍形图案110和场绝缘层105上，更具体地，可以设置在场绝缘层105的第二部分107上。
第二栅极堆叠件220可以沿第二方向Y1延伸，以与第二鳍形图案210相交。第二栅极堆叠件220可以设置在第二鳍形图案210和场绝缘层105上，更具体地，可以设置在场绝缘层105的第二部分107上。第二栅极堆叠件220可以形成为与第一栅极堆叠件120平行。
第一虚设栅极堆叠件150可以沿第二方向Y1延伸然后设置在场绝缘层105的第一部分106中的对应的第一部分上。第一虚设栅极堆叠件150中的一个可以形成在场绝缘层105的对应的第一部分106上。
因为一个虚设栅极堆叠件而非两个或更多个虚设栅极堆叠件形成在场绝缘层105的第一部分106上，所以可以减小布局尺寸。
第一栅极堆叠件120可以包括第一栅电极130、第一栅极绝缘层125和第一间隔件135。
第二栅极堆叠件220可以包括第二栅电极230、第二栅极绝缘层225和第二间隔件235。
第一虚设栅极堆叠件150可以包括第一虚设栅电极160、第一虚设栅极绝缘层155和第一虚设间隔件165。
在根据本发明构思的第一实施例的半导体装置1中，第一栅极堆叠件120的与第一鳍形图案110相交的宽度w1可以与设置在场绝缘层105的第一部分106上的栅极堆叠件150的宽度w2基本相等。
例如，第一栅电极130和第一虚设栅电极160可以具有基本相同的宽度。
第一栅电极130、第二栅电极230和第一虚设栅电极160可以分别形成为沿第二方向Y1延伸。
第一栅电极130可以包括金属层MG1和MG2。如示出的，第一栅电极130可以包括彼此堆叠的两层或更多层金属层MG1和MG2。第一金属层MG1控制逸出功而第二金属层MG2可以填充由第一金属层MG1形成的空间。第一金属层MG1可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和/或其组合中的至少一种，但是本公开的方面不限于此。另外，第二金属层MG2可以包括例如W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe和/或金属合金，但是本公开的方面不限于此。
第一栅电极130可以通过例如替换工艺(replacement process)或后栅极工艺(gate last process)形成，但是本公开的方面不限于此。
与第一栅电极130类似，第二栅电极230可以包括第三金属层MG3和第四金属层MG4。第二栅电极230的描述可以与第一栅电极130的描述基本相同。
第一虚设栅电极160可以具有与第一栅电极130或第二栅电极230的构造基本相同的构造。如示出的，第一虚设栅电极160可以包括彼此堆叠的两层或更多层金属层DGM1和DGM2。第一虚设金属层DMG1控制逸出功而第二虚设金属层DMG2可以填充由第一虚设金属层DMG1形成的空间。第一虚设栅电极160和第一栅电极130可以包括基本相同的材料。
如上在图2中所述，场绝缘层105的第一部分106和场绝缘层105的第二部分107可以具有不同的高度。场绝缘层105的第一部分106的高度可以是H0+H1，场绝缘层105的第二部分107的高度可以是H0。
场绝缘层105的第一部分106的顶表面可以比第一栅电极130的底表面和第二栅电极230的底表面高。
第一栅电极130和第二栅电极230可以沿着场绝缘层105的第二部分107以及第一鳍形图案110和第二鳍形图案210的顶表面和侧壁形成。第一栅电极130和第二栅电极230中的每个的“底表面”可以意指第一栅电极130和第二栅电极230中的每个的基体的最底的部分。在图2中，底表面可以是与场绝缘层105的第二部分107的顶表面面对的表面。
换句话说，第一栅电极130和第二栅电极230中的每个具有与第一鳍形图案110和第二鳍形图案210中的每个的顶表面面对的第一表面和与第一鳍形图案110和第二鳍形图案210的侧壁面对的第二表面。
如图2中所示，第一栅电极130和第二栅电极230的底表面可以形成为比第一表面低，并将连接到第二表面。
同时，第一虚设栅电极160与第一栅电极130和第二栅电极230具有不同的高度。
第一虚设栅电极160的顶表面与第一栅电极130和第二栅电极230的顶表面可以彼此平行。例如，当第一虚设栅电极160以及第一栅电极130和第二栅电极230被平坦化时，第一虚设栅电极160的顶表面可以设置为与第一栅电极130和第二栅电极230的顶表面是共面的。
换句话说，第一虚设栅极堆叠件150的顶表面可以与第一栅极堆叠件120和第二栅极堆叠件220的顶表面平行。
在根据本发明构思的第一实施例的半导体装置1中，场绝缘层105的第一部分106的顶表面比第一鳍形图案110和第二鳍形图案210的顶表面高。另外，第一虚设栅电极160形成在场绝缘层105的第一部分106上，第一栅电极130和第二栅电极230形成在第一鳍形图案110和第二鳍形图案210上。
因此，在沿着图1的线B-B截取的剖视图中，第一虚设栅电极160的高度比第一栅电极130和第二栅电极230的高度小。
另外，在图2中，第一栅极堆叠件120和第二栅极堆叠件220形成在场绝缘层105的第二部分107上，第一虚设栅极堆叠件150形成在场绝缘层105的第一部分106上。另外，因为场绝缘层105的第一部分106的顶表面在场绝缘层105的第二部分107的顶表面的上方突出，所以第一虚设栅极堆叠件150的高度H4比第一栅极堆叠件120和第二栅极堆叠件220中的每个的高度H3小。
更详细地，第一虚设栅极堆叠件150的第一虚设栅电极160的高度比第二栅极堆叠件220的第二栅电极230的高度小。
第一栅极绝缘层125可以形成在第一鳍形图案110与第一栅电极130之间。第一栅极绝缘层125可以沿着在场绝缘层105(即，场绝缘层105的第二部分107)的上方突出的第一鳍形图案110的轮廓形成。另外，第一栅极绝缘层125可以设置在第一栅电极130与场绝缘层105的第二部分107之间。
第一栅极绝缘层125可以包括第一界面层126和第一高k绝缘层127。第一高k绝缘层127可以形成在第一界面层126上。在根据本发明构思的第一实施例的半导体装置1中，第一界面层126和第一高k绝缘层127中的每个可以沿着在场绝缘层105的上方突出的第一鳍形图案110的轮廓和场绝缘层105的第二部分107的顶表面形成。
第二栅极绝缘层225可以形成在第二鳍形图案210与第二栅电极230之间。第二栅极绝缘层225可以包括第二界面层226和第二高k绝缘层227。第二高k绝缘层227可以形成在第二界面层226上。
第二栅极绝缘层225的描述可以与第一栅极绝缘层125的描述基本相同。
第一界面层126和第二界面层226中的每个可以包括例如氧化硅。
第一高k绝缘层127和第二高k绝缘层227中的每个可以包括具有比氧化硅高的介电常数的高k材料。第一高k绝缘层127和第二高k绝缘层227中的每个可以包括例如从氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和/或铌锌酸铅组成的组中选择的一种或更多种，但是本公开的方面不限于此。
第一虚设栅极绝缘层155可以形成在场绝缘层105的第一部分106与第一虚设栅电极160之间。第一虚设栅极绝缘层155可以沿着场绝缘层105的第一部分106的顶表面形成。
第一虚设栅极绝缘层155可以包括第一虚设界面层156和第一虚设高k绝缘层157。第一虚设高k绝缘层157可以形成在第一虚设界面层156上。
第一虚设界面层156可以包括例如氧化硅，第一虚设高k绝缘层157可以包括与第一高k绝缘层127基本相同的材料。
第一间隔件135可以设置在沿第二方向Y1延伸的第一栅电极130的侧壁上。第一间隔件135可以限定沿第二方向Y1延伸的第一沟槽130t。
第二间隔件235可以设置在沿第二方向Y1延伸的第二栅电极230的侧壁上。第二间隔件235可以限定沿第二方向Y1延伸的第二沟槽230t。
第一虚设间隔件165可以设置在沿第二方向Y1延伸的第一虚设栅电极160的侧壁上。第一虚设间隔件165可以限定沿第二方向Y1延伸的第三沟槽160t。
第一间隔件135、第二间隔件235和第一虚设间隔件165中的每个可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)和/或其组合中的至少一种。
第一界面层126可以形成在第一沟槽130t的底表面上，但可以不沿着第一沟槽130t的侧壁形成。第一高k绝缘层127可以沿着第一沟槽130t的侧壁和底表面形成。
第二界面层226可以形成在第二沟槽230t的底表面上，但可以不沿着第二沟槽230t的侧壁形成。第二高k绝缘层227可以沿着第二沟槽230t的侧壁和底表面形成。
第一虚设界面层156可以形成在第三沟槽160t的底表面上，但可以不沿着第三沟槽160t的侧壁形成。第一虚设高k绝缘层157可以沿着第三沟槽230t的侧壁和底表面形成。
第一源极/漏极140可以设置在第一栅电极130与场绝缘层105的第一部分106之间，并可以形成在第一鳍形图案110上。第一源极/漏极140可以包括外延层。第一源极/漏极140可以是抬高的源极/漏极。
第一源极/漏极140可以与第一间隔件135和第一虚设间隔件165接触。第一源极/漏极140的顶表面可以比第一间隔件135和第一虚设间隔件165的底表面的高度高。
第二源极/漏极240可以设置在第二栅电极230与场绝缘层105的第一部分106之间，并可以形成在第二鳍形图案210上。第二源极/漏极240可以包括外延层。第二源极/漏极240可以是抬高的源极/漏极。
第二源极/漏极240可以与第二间隔件235和第一虚设间隔件165接触。第二源极/漏极240的顶表面可以比第二间隔件235和第一虚设间隔件165的底表面的高度高。
第一源极/漏极140与第二源极/漏极240可以使场绝缘层105的第一部分106介于它们之间。
当根据本发明构思的第一实施例的半导体装置1是PMOS晶体管时，第一源极/漏极140和第二源极/漏极240中的每个可以包括压应力材料。例如，压应力材料可以是具有比Si的晶格常数大的晶格常数的材料(例如，SiGe)。压应力材料可以通过向第一鳍形图案110施加压应力来改善沟道区域的载流子迁移率。
同时，当根据本发明构思的第一实施例的半导体装置1是NMOS晶体管时，第一源极/漏极140和第二源极/漏极240中的每个可以包括张应力材料。例如，当第一鳍形图案110和第二鳍形图案210包括Si时，第一源极/漏极140和第二源极/漏极240可以包括具有比Si小的晶格常数的材料(例如，SiC)。例如，张应力材料可以通过向第一鳍形图案110施加张应力来改善沟道区域的载流子迁移率。
层间绝缘层180可以形成在第一源极/漏极140和第二源极/漏极240上。另外，层间绝缘层180可以形成为围绕第一栅电极130、第二栅电极230和第一虚设栅电极160。
层间绝缘层180可以包括例如氧化硅、氮化硅、氮氧化硅和/或低k材料中的至少一种。低k材料可以包括可流动氧化物(FOX)、东燃硅氮烷(Tonensilazene，TOSZ)、未掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、掺碳氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料和/或其组合，但是本公开的方面不限于此。
同时，参照图5，第一栅极绝缘层125可以具有形成在第一沟槽130t的底表面上的部分和形成在第一沟槽130t的侧壁上的部分。另外，第一虚设栅极绝缘层155可以具有形成在第三沟槽160t的底表面上的部分和形成在第三沟槽160t的侧壁上的部分。
第一栅极绝缘层125和第一虚设栅极绝缘层155的厚度可以根据它们是基于形成在沟槽的底表面上的部分还是基于形成在沟槽的侧壁上的部分测量的而变化。
将基于假设“绝缘层的厚度是基于形成在沟槽的底表面上的部分”作出本发明构思的实施例的下面的描述。
也就是说，第一栅极绝缘层125的厚度意指形成在第一沟槽130t的底表面上的第一栅极绝缘层125的部分(即，沿着第一鳍形图案110的顶表面形成的部分)的厚度。另外，第一虚设栅极绝缘层155的厚度意指形成在第三沟槽160t的底表面上的第一虚设栅极绝缘层155的部分(即，沿着场绝缘层105的第一部分106的顶表面形成的部分)的厚度。
第一栅极绝缘层125的厚度可以是第一厚度t1，第一虚设栅极绝缘层155的厚度可以是第二厚度t2。在根据本发明构思的第一实施例的半导体装置1中，第一栅极绝缘层125的厚度t1可以与第一虚设栅极绝缘层155的厚度t2不同。
例如，第一虚设栅极绝缘层155的厚度t2可以比第一栅极绝缘层125的厚度t1大。
更详细地，第一栅极绝缘层125的厚度t1可以是第一界面层126的厚度t11与第一高k绝缘层127的厚度t12的和。另外，第一虚设栅极绝缘层155的厚度t2可以是第一虚设界面层156的厚度t21与第一虚设高k绝缘层157的厚度t22的和。
在根据本发明构思的第一实施例的半导体装置1中，第一界面层126的厚度t11可以与第一虚设界面层156的厚度t21不同。例如，第一虚设界面层156的厚度t21可以比第一界面层126的厚度t11大。
然而，第一高k绝缘层127的厚度t12可以与第一虚设高k绝缘层157的厚度t22基本相等。
图6是示出根据本发明构思的第一实施例的半导体装置的修改示例的视图。为了便于解释，下面的描述将集中在图1至图5中示出的半导体装置与图6中示出的半导体装置之间的区别上。
参照图6，在根据本发明构思的第一实施例的半导体装置1的修改示例的半导体装置1a中，第一界面层126可以沿着在场绝缘层105(即，场绝缘层105的第二部分107)的上方突出的第一鳍形图案110的轮廓来形成，但是可以不沿着场绝缘层105的第二部分107的顶表面来形成。
换句话说，第一界面层126可以不形成在第一栅电极130与场绝缘层105的第二部分107之间。
图7是用于解释根据本发明构思的第二实施例的半导体装置的视图。为了便于解释，下面的描述将集中在图1至图5中示出的半导体装置与图7中示出的半导体装置之间的区别上。
参照图7，在根据本发明构思的第二实施例的半导体装置2中，场绝缘层105的第一部分106的顶表面可以与第一鳍形图案110的顶表面和第二鳍形图案210的顶表面平行。
第一虚设栅电极160形成在场绝缘层105的第一部分106上，第一栅电极130和第二栅电极230形成在第一鳍形图案110和第二鳍形图案210上。
另外，场绝缘层105的第一部分106的顶表面可以设置为与第一鳍形图案110和第二鳍形图案210的顶表面是共面的。
然而，第一虚设栅极绝缘层155的厚度t2可以比第一栅极绝缘层125的厚度t1大。因此，在沿着图1的线B-B截取的剖视图中，第一虚设栅电极160的高度比第一栅电极130和第二栅电极230的高度小。
图8是用于解释根据本发明构思的第三实施例的半导体装置的视图，图9是沿着图8的线C-C截取的剖视图。为了便于解释，下面的描述将集中在图1至图5中示出的半导体装置与图8中示出的半导体装置之间的区别上。
参照图8和图9，根据本发明构思的第三实施例的半导体装置3还可以包括第二虚设栅极堆叠件。
第一鳍形图案110包括沿第一方向X1延伸的长边和沿第二方向Y1延伸的短边。因此，第一鳍形图案110可以包括具有沿第二方向Y1延伸的短边的第一端110a和第二端110b。
因为场绝缘层105的第一部分106形成为与第一鳍形图案110的短边接触，所以第一鳍形图案110的第一端110a和第一鳍形图案110的第二端110b可以与场绝缘层105的第一部分106接触。
换句话说，第一鳍形图案110可以设置在沿第二方向Y1纵向地延伸的场绝缘层105的第一部分106之间。
第一虚设栅极堆叠件150可以设置在与第一鳍形图案110的第一端110a相邻的场绝缘层105的第一部分106上。
第二虚设栅极堆叠件250可以设置在与第一鳍形图案110的第二端110b相邻的场绝缘层105的第一部分106上。第二虚设栅极堆叠件250可以沿第二方向Y1延伸。第二虚设栅极堆叠件250可以逐一形成在与场绝缘层105的第一部分106中的对应的第一部分上。
第二虚设栅极堆叠件250可以包括第二虚设栅电极260、第二虚设栅极绝缘层255和第二虚设间隔件265。
第一栅极堆叠件120可以设置在第一虚设栅极堆叠件150与第二虚设栅极堆叠件250之间。
在图8中示出了形成在第一虚设栅极堆叠件150与第二虚设栅极堆叠件250之间的一个第一栅极堆叠件120，提供其仅是为了便于解释，但是本公开的方面不限于此。也就是说，多个栅极堆叠件可以形成在第一虚设栅极堆叠件150与第二虚设栅极堆叠件250之间。
第二虚设栅电极260可以形成为沿着第二方向Y1延伸。第二虚设栅电极260可以具有与第一虚设栅电极160基本相同的构造。
如示出的，第二虚设栅电极260可以包括彼此堆叠的两层或更多层金属层DMG3和DMG4。例如，第三虚设金属层DMG3控制逸出功而第四虚设金属层DMG4可以填充由第三虚设金属层DMG3形成的空间。第二虚设栅电极260和第一栅电极130可以包括基本相同的材料。
第一虚设栅电极160的顶表面与第一栅电极130和第二虚设栅电极260的顶表面可以彼此平行。例如，当第一虚设栅电极160、第一栅电极130和第二虚设栅电极260被平坦化时，它们的顶表面可以被设置为是共面的。
换句话说，第一虚设栅极堆叠件150、第一栅极堆叠件120和第二虚设栅极堆叠件250的顶表面可以被设置为是共面的。
第二虚设栅极绝缘层255可以形成在场绝缘层105的第一部分106与第二虚设栅电极260之间。第二虚设栅极绝缘层255可以沿着场绝缘层105的第一部分106的顶表面来形成。
第二虚设栅极绝缘层255可以包括第二虚设界面层256和第二虚设高k绝缘层257。第二虚设高k绝缘层257可以形成在第二虚设界面层256上。
第二虚设界面层256可以包括例如氧化硅，第二虚设高k绝缘层257可以包括与第一高k绝缘层127基本相同的材料。
第二虚设间隔件265可以设置在沿第二方向Y1延伸的第二虚设栅电极260的侧壁上。第二虚设间隔件265可以限定沿第二方向Y1延伸的第四沟槽260t。
第二虚设间隔件265可以包括与第一虚设间隔件165基本相同的材料。
第二虚设界面层256可以形成在第四沟槽260t的底表面上，但可以不沿着第四沟槽260t的侧壁形成。第二虚设高k绝缘层257可以沿着第四沟槽260t的侧壁和底表面形成。
在根据本发明构思的第三实施例的半导体装置3中，第一虚设栅极绝缘层155的厚度t2可以与第二虚设栅极绝缘层255的厚度t3不同。
例如，第一虚设栅极绝缘层155的厚度t2可以比第二虚设栅极绝缘层255的厚度t3大。
更详细地，第一虚设栅极绝缘层155的厚度t2可以是第一虚设界面层156的厚度t21与第一虚设高k绝缘层157的厚度t22的和。另外，第二虚设栅极绝缘层255的厚度t3可以是第二虚设界面层256的厚度t31与第二虚设高k绝缘层257的厚度t32的和。
在根据本发明构思的第三实施例的半导体装置3中，第一虚设界面层156的厚度t21可以与第二虚设界面层256的厚度t31不同。例如，第一虚设界面层156的厚度t21可以比第二虚设界面层256的厚度t31大。
同时，第二虚设高k绝缘层257的厚度t32可以与第一虚设高k绝缘层157的厚度t22基本相等。
第一虚设栅极堆叠件150和第二虚设栅极堆叠件250可以形成在场绝缘层105的对应的第一部分106上。另外，第一虚设栅极堆叠件150的顶表面和第二虚设栅极堆叠件250的顶表面可以彼此平行。
因为第一虚设栅极绝缘层155的厚度t2可以比第二虚设栅极绝缘层255的厚度t3大，所以第一虚设栅电极160的高度h41可以比第二虚设栅电极260的高度h42小。
图10是用于解释根据本发明构思的第四实施例的半导体装置的视图。为了便于解释，下面的描述将集中在图8和图9中示出的半导体装置与图10中示出的半导体装置之间的区别上。
参照图10，在根据本发明构思的第四实施例的半导体装置4中，第二虚设栅极绝缘层255可以包括第二虚设高k绝缘层257，但可以不包括第二虚设界面层256。
换句话说，沿着第四沟槽260t的底表面和侧壁形成的第二虚设高k绝缘层257可以与场绝缘层105的第一部分106接触。
图11和图12是用于解释根据本发明构思的第五实施例的半导体装置的布局视图和透视图，图13是沿着图11和图12的线D-D和线E-E截取的剖视图。为了便于解释，下面的描述将集中在图1至图5中示出的半导体装置与图11和图12中示出的半导体装置之间的区别上。
参照图11至图13，根据本发明构思的第五实施例的半导体装置5可以包括第一鳍形图案110、第二鳍形图案210、第三鳍形图案310、第一栅极堆叠件120、第三栅极堆叠件320和第一虚设栅极堆叠件150。
基底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是彼此分离的区域或彼此连接的区域。
例如，基底100的第一区域I可以是形成需要高速运行的晶体管的区域，基底100的第二区域II可以是形成需要高功率水平的晶体管的区域。
第一鳍形图案110、第二鳍形图案210、第一虚设栅极堆叠件150和第一栅极堆叠件120可以形成在基底100的第一区域I上。
因为第一鳍形图案110、第二鳍形图案210、第一虚设栅极堆叠件150和第一栅极堆叠件120的描述与参照图1至图5上面描述的基本相同，所以将不会给出其重复的描述。
另外，因为形成在基底100的第一区域I上的场绝缘层105的描述与参照图1至图5上面描述的基本相同，所以将不会给出其重复的描述。
第三鳍形图案310可以从基底100突出。第三鳍形图案310可以沿第三方向X2延伸。
第三鳍形图案310可以是基底100的一部分，和/或可以包括生长自基底100的外延层。
第三鳍形图案310可以包括例如诸如硅和/或锗的元素半导体。另外，第三鳍形图案310可以包括例如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
详细地，第三鳍形图案310可以包括例如诸如包括碳(C)、硅(Si)、锗(Ge)和/或锡(Sn)中的至少两种元素的二元化合物或三元化合物的IV-IV族化合物半导体和/或掺杂有IV族元素的化合物。
另外，第三鳍形图案310可以包括例如III-V族化合物半导体，所述III-V族化合物半导体为诸如通过将铝(Al)、镓(Ga)和/或铟(In)的至少一种III族元素与磷(P)、砷(As)和/或锑(Sb)的至少一种V族元素结合而制备的二元化合物、三元化合物或四元化合物。
将针对包括硅(Si)的硅鳍形图案来描述根据本发明构思的实施例的半导体装置。
场绝缘层105可以设置在第三鳍形图案310的附近。场绝缘层105可以形成为围绕第三鳍形图案310的一部分。第三鳍形图案310可以在场绝缘层105的顶表面上方突出。
第三栅极堆叠件320可以沿第四方向Y2延伸，以与第三鳍形图案310相交。第三栅极堆叠件320可以设置在第三鳍形图案310和场绝缘层105上。
第三栅极堆叠件320可以包括第三栅电极330、第三栅极绝缘层325和第三间隔件335。
在根据本发明构思的第五实施例的半导体装置5中，第三栅极堆叠件320的宽度w3可以与第一栅极堆叠件120的宽度w1和第一虚设栅极堆叠件150的宽度w2不同。另外，第一栅极堆叠件120的宽度w1可以与第一虚设栅极堆叠件150的宽度w2基本相等。
例如，第三栅极堆叠件320的宽度w3可以比第一栅极堆叠件120的宽度w1和第一虚设栅极堆叠件150的宽度w2大。另一方面，第三栅电极330的宽度可以比第一栅电极130的宽度和第一虚设栅电极160的宽度大。
第三栅电极330可以沿第四方向Y2延伸。第三栅电极330可以包括金属层MG5和MG6。如示出的，第三栅电极330可以包括彼此堆叠的两层或更多层金属层MG5和MG6。第五金属层MG5控制逸出功而第六金属层MG6可以填充第五金属层MG5形成的空间。第五金属层MG5可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和/或其组合中的至少一种，但是本公开的方面不限于此。另外，第六金属层MG6可以包括例如W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe和/或金属合金，但是本公开的方面不限于此。
第三栅电极330可以通过例如替换工艺或后栅极工艺来形成，但是本公开的方面不限于此。
在图11中，第三栅极堆叠件320形成在与形成在基底100的第一区域I中的场绝缘层105的第二部分107对应的场绝缘层105上。因此，如果第一虚设栅极堆叠件150的顶表面与第三栅极堆叠件320的顶表面彼此平行，那么第一虚设栅极堆叠件150的高度H4可以比第三栅极堆叠件320的高度H5小。
更详细地，第一虚设栅极堆叠件150的第一虚设栅电极160的高度比第三栅极堆叠件320的第三栅电极330的高度小。
第三栅极绝缘层325可以包括第三界面层326和第三高k绝缘层327。第三高k绝缘层327可以形成在第三界面层326上。与在图4中类似，第三界面层326和第三高k绝缘层327可以沿着在场绝缘层105的上方突出的第三鳍形图案310的轮廓和场绝缘层105的顶表面形成。
第三界面层326可以包括例如氧化硅。第三高k绝缘层327可以包括具有比氧化硅高的介电常数的高k材料。第三高k绝缘层327可以包括例如从氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和/或铌锌酸铅组成的组中选择的一种或更多种，但是本公开的方面不限于此。
第三间隔件335可以设置在沿第四方向Y2延伸的第三栅电极330的侧壁上。第三间隔件335可以限定沿第四方向Y2延伸的第五沟槽330t。
第三界面层326可以形成在第五沟槽330t的底表面上，但可以不沿着第五沟槽330t的侧壁形成。第三高k绝缘层327可以沿着第五沟槽330t的侧壁和底表面形成。
第三源极/漏极340可以设置在第三栅电极330的相对侧处，并可以形成在第三鳍形图案310上。第三源极/漏极340可以包括外延层。第三源极/漏极340可以是抬高的源极/漏极。
第一栅极绝缘层125的厚度可以是第一厚度t1，第一虚设栅极绝缘层155的厚度可以是第二厚度t2，第三栅极绝缘层325的厚度可以是第四厚度t4。
在根据本发明构思的第五实施例的半导体装置5中，第一栅极绝缘层125的厚度t1可以与第一虚设栅极绝缘层155的厚度t2和第三栅极绝缘层325的厚度t4不同。
例如，第一虚设栅极绝缘层155的厚度t2和第三栅极绝缘层325的厚度t4可以比第一栅极绝缘层125的厚度t1大。
更详细地，第一栅极绝缘层125的厚度t1可以是第一界面层126的厚度t11与第一高k绝缘层127的厚度t12的和，第一虚设栅极绝缘层155的厚度t2可以是第一虚设界面层156的厚度t21与第一虚设高k绝缘层157的厚度t22的和。另外，第三栅极绝缘层325的厚度t4可以是第三界面层326的厚度t41与第三高k绝缘层327的厚度t42的和。
在根据本发明构思的第五实施例的半导体装置5中，第一界面层126的厚度t11可以与第一虚设界面层156的厚度t21和第三界面层326的厚度t41不同。例如，第一虚设界面层156的厚度t21和第三界面层326的厚度t41可以比第一界面层126的厚度t11大。
另外，在根据本发明构思的第五实施例的半导体装置5中，第一虚设界面层156的厚度t21可以与第三界面层326的厚度t41基本相等。因为第一虚设界面层156和第三界面层326通过同一制造工艺形成，所以第一虚设界面层156的厚度t21与第三界面层326的厚度t41可以基本彼此相等。
同时，第一高k绝缘层127的厚度t12可以与第一虚设高k绝缘层157的厚度t22和第三高k绝缘层327的厚度t42基本相等，但是本公开的方面不限于此。
第一栅极绝缘层125的厚度t1可以比第三栅极绝缘层325的厚度t4小。因此，如果第一栅极堆叠件120的顶表面与第三栅极堆叠件320的顶表面彼此平行，那么第一栅电极130的高度可以比第三栅电极330的高度大第五厚度t5。
图14是用于解释根据本发明构思的第六实施例的半导体装置的视图。为了便于解释，下面的描述将集中在图11至图13中示出的半导体装置与图14中示出的半导体装置之间的区别上。
参照图14，根据本发明构思的第六实施例的半导体装置6还可以包括形成在第一鳍形图案110与第一栅极堆叠件120之间的沟道层115。
详细地，沟道层115可以形成在第一鳍形图案110与第一栅极绝缘层125之间。例如，沟道层115可以形成在第一鳍形图案110的顶表面上。
沟道层115可以包括与第一鳍形图案110不同的材料。例如，当第一鳍形图案110是硅鳍形图案时，沟道层115可以包括具有比硅大的晶格常数的材料，例如，SiGe。换句话说，沟道层115可以是硅锗沟道层。
图15是包括根据本发明构思的一些实施例的半导体装置的SoC系统的框图。
参照图15，SoC系统1000可以包括应用处理器1001和DRAM 1060。
应用处理器1001可以包括中央处理单元(CPU)1010、多媒体系统1020、多级互连总线1030、存储器系统1040和外围电路1050。
CPU 1010可以执行对于操作SoC系统1000所必需的算法操作。在本发明构思的一些实施例中，CPU 1010可以在包括多个核心的多核环境下配置。
多媒体系统1020可以在执行SoC系统1000中的各种多媒体功能中被使用。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、照相机系统和后处理器。
多级互连总线1030可以在CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050中执行数据通信中使用。在本发明构思的一些实施例中，多级互连总线1030可以具有多层结构。详细地，总线1030的示例可以包括多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)，但是本公开的方面不限于此。
存储器系统1040可以通过将应用处理器1001连接到外部存储器(例如，DRAM 1060)来提供用于高速运行的环境。在本发明构思的一些实施例中，存储器系统1040可以包括用于控制外部存储器(例如，DRAM 1060)的单独控制器(例如，DRAM控制器)。
外围电路1050可以提供用于将SoC系统1000顺畅地连接到外部装置(例如，主板)的环境。因此，外围电路1050可以包括使连接到SoC系统1000的外部装置能被兼容地使用的各种接口。
DRAM 1060可以用作操作应用处理器1001所需要的工作存储器。在本发明构思的一些实施例中，如示出的，DRAM 1060可以设置在应用处理器1001的外面。详细地，DRAM 1060可以与应用处理器1001以层叠封装(PoP)的形式来封装。
SoC系统1000的组件中的至少一个可以采用前述的根据本发明构思的实施例的半导体装置1至6中的一个。
图16是包括根据本发明构思的一些实施例的半导体装置的电子系统的框图。
参照图16，电子系统1100可以包括控制器1110、输入/输出装置(I/O)1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O 1120、存储器装置1130和/或接口1140可以通过总线1150连接到彼此。总线1150与数据通过其移动的路径对应。
控制器1110可以包括微处理器、数字信号处理器、微控制器和/或能够起与这些元件的功能相似的功能的逻辑元件中的至少一个。I/O 1120可以包括小键盘、键盘、显示装置等。存储器装置1130可以存储数据和/或命令。接口1140可以执行将数据传输到通信网络或者从通信网络接收数据的功能。接口1140可以是有线的或无线的。例如，接口1140可以包括天线或有线/无线收发器等。
虽然未示出，但是电子系统1100还可以包括作为用于改善控制器1110的操作的工作存储器的高速DRAM和/或SRAM。
另外，前述的根据本发明构思的实施例的半导体装置可以设置在存储器器装置1130中，或者可以设置在控制器1110或I/O 1120的一些组件中。
电子系统1100可以被应用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或者能够在无线环境中发送和/或接收信息的任何类型的电子装置。
图17至图19示出了可以应用根据本发明构思的一些实施例的半导体装置的示例半导体系统。
图17示出了根据本发明构思的实施例的半导体装置被应用到平板电脑1200的示例，图18示出了根据本发明构思的实施例的半导体装置被应用到笔记本电脑1300的示例，图19示出了根据本发明构思的实施例的半导体装置被应用到智能手机1400的示例。根据本发明构思的一些实施例的半导体装置中的至少一个可以服务于平板电脑1200、笔记本电脑1300、智能手机1400等。
另外，对于本领域的技术人员明显的是，根据本发明构思的一些实施例的半导体装置1至6还可以被应用到未在这里示出的其它IC装置。
也就是说，在上述实施例中，仅平板电脑1200、笔记本电脑1300和智能手机1400已经被例证为根据本发明构思的实施例的半导体系统，但是本公开的方面不限于此。
在本发明构思的一些实施例中，半导体系统可以被实现为计算机、超级移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制器、导航装置、黑匣子、数码相机、三维(3D)电视、数字录音器、数字声音播放器、数字图片记录器、数字图像播放器、数字视频录像机、数字视频播放器等。
虽然已经参照其示例实施例具体地示出和描述了本发明构思，但是本领域的普通技术人员将理解的是，在不脱离如权利要求所限定的本发明构思的精神和范围的情况下，可以在其中做出形式上和细节上的各种变化。因此期望的是，本实施例在各个方面作为示意性的而非限制性的来考虑，参考权利要求而非前述具体实施方式来表明本发明的范围。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
第一鳍形图案；
场绝缘层，围绕第一鳍形图案的部分，并具有第一部分和第二部分，第一部分从第二部分突出；
第一虚设栅极堆叠件，位于场绝缘层的第一部分上，并包括具有第一厚度的第一虚设栅极绝缘层；以及
第一栅极堆叠件，位于场绝缘层的第二部分上，所述第一栅极堆叠件与第一鳍形图案相交，并包括具有与第一厚度不同的第二厚度的第一栅极绝缘层。
2.根据权利要求1所述的半导体装置，其中，第一厚度是沿着场绝缘层的第一部分的顶表面的第一虚设栅极绝缘层的厚度，以及
第二厚度是沿着第一鳍形图案的顶表面的第一栅极绝缘层的厚度。
3.根据权利要求2所述的半导体装置，其中，第一厚度比第二厚度大。
4.根据权利要求1所述的半导体装置，其中，第一虚设栅极堆叠件还包括限定第一沟槽的第一虚设间隔件，
第一栅极堆叠件还包括限定第二沟槽的第一间隔件，
第一虚设栅极绝缘层包括位于第一沟槽的底表面上的第一虚设界面层和沿着第一沟槽的侧壁和底表面的位于第一虚设界面层上的第一虚设高k绝缘层，以及
第一栅极绝缘层包括位于第二沟槽的底表面上的界面层和沿着第二沟槽的侧壁和底表面的位于界面层上的高k绝缘层。
5.根据权利要求4所述的半导体装置，其中，第一虚设界面层不沿着第一沟槽的侧壁，
界面层不沿着第二沟槽的侧壁，以及
第一虚设界面层的厚度比界面层的厚度大。
6.根据权利要求1所述的半导体装置，所述半导体装置还包括位于场绝缘层的第一部分上的第二虚设栅极堆叠件，所述第二虚设栅极堆叠件包括具有比第一厚度小的第三厚度的第二虚设栅极绝缘层和限定第一沟槽的第二虚设间隔件，
其中，第一鳍形图案具有第一端和第二端，
第一虚设栅极堆叠件与第一鳍形图案的第一端相邻，以及
第二虚设栅极堆叠件与第一鳍形图案的第二端相邻。
7.根据权利要求6所述的半导体装置，其中，第一虚设栅极堆叠件包括限定第二沟槽的第一虚设间隔件，
第一虚设栅极绝缘层包括位于第二沟槽的底表面上的第一虚设界面层和位于第一虚设界面层上沿着第二沟槽的侧壁和底表面的第一虚设高k绝缘层，以及
第二虚设栅极绝缘层包括位于第一沟槽的底表面上的第二虚设界面层和位于第二虚设界面层上沿着第一沟槽的侧壁和底表面的第二虚设高k绝缘层。
8.根据权利要求7所述的半导体装置，其中，第一虚设界面层不沿着第二沟槽的侧壁，
第二虚设界面层不沿着第一沟槽的侧壁，以及
第一虚设界面层的厚度比第二虚设界面层的厚度大。
9.根据权利要求6所述的半导体装置，其中，第一虚设栅极堆叠件包括限定第二沟槽的第一虚设间隔件，
第一虚设栅极绝缘层包括位于第二沟槽的底表面上的第一虚设界面层和位于第一虚设界面层上沿着第二沟槽的侧壁和底表面的第一虚设高k绝缘层，以及
第二虚设栅极绝缘层包括沿着第一沟槽的侧壁和底表面并且与场绝缘层的第一部分接触的第二虚设高k绝缘层。
10.根据权利要求1所述的半导体装置，所述半导体装置还包括沿纵向方向与第一鳍形图案平行的第二鳍形图案，
其中，场绝缘层与第二鳍形图案相邻，以及
场绝缘层的第一部分设置在第一鳍形图案与第二鳍形图案之间。
11.一种半导体装置，所述半导体装置包括：
第一鳍形图案，位于基底的第一区域上；
第二鳍形图案，位于基底的第二区域上；
场绝缘层，围绕第一鳍形图案的一部分和第二鳍形图案的一部分，位于第一区域上的场绝缘层具有第一部分和第二部分，第一部分的顶表面设置得比第二部分的顶表面高；
虚设栅极堆叠件，位于场绝缘层的第一部分上，所述虚设栅极堆叠件包括虚设界面层和虚设界面层上的虚设高k绝缘层；
第一栅极堆叠件，位于场绝缘层的第二部分上与第一鳍形图案相交，并包括第一界面层和位于第一界面层上的第一高k绝缘层，所述第一界面层具有与虚设界面层的厚度不同的厚度；以及
第二栅极堆叠件，位于场绝缘层上以与第二鳍形图案相交，并包括第二界面层和位于第二界面层上的第二高k绝缘层，所述第二界面层具有与第一界面层的厚度不同的厚度。
12.根据权利要求11所述的半导体装置，其中，第二界面层具有比第一界面层大的厚度。
13.根据权利要求11所述的半导体装置，其中，虚设界面层具有比第一界面层大的厚度。
14.根据权利要求11所述的半导体装置，其中，第一栅极堆叠件包括第一栅电极，第二栅极堆叠件包括第二栅电极，以及
第一栅电极与第二栅电极具有不同的宽度。
15.根据权利要求14所述的半导体装置，其中，虚设栅极堆叠件包括虚设栅电极，以及
虚设栅电极与第一栅电极具有相同的宽度。
16.根据权利要求14所述的半导体装置，其中，第一栅电极的顶表面与第二栅电极的顶表面平行，以及
第一栅电极具有比第二栅电极大的高度。
17.一种半导体装置，所述半导体装置包括：
第一鳍形图案，位于基底的第一区域上；
第二鳍形图案，位于基底的第一区域上，第二鳍形图案与第一鳍形图案沿纵向方向平行；
第三鳍形图案，位于基底的第二区域上；
场绝缘层，围绕第一鳍形图案的部分、第二鳍形图案的部分和第三鳍形图案的部分，场绝缘层位于第一区域和第二区域上，具有第一部分和第二部分，第一部分从第二部分突出并包括比第二部分的顶表面高的顶表面；
虚设栅极堆叠件，包括虚设界面层和位于虚设界面层上的虚设高k绝缘层，虚设栅极堆叠件位于场绝缘层的第一部分上；
第一栅极堆叠件，位于场绝缘层的第二部分上以与第一鳍形图案相交，并包括第一界面层和位于第一界面层上的第一高k绝缘层，第一界面层具有与虚设界面层的厚度不同的厚度；以及
第二栅极堆叠件，位于场绝缘层上以与第三鳍形图案相交，并包括第二界面层和位于第二界面层上的第二高k绝缘层，第二界面层具有与第一界面层的厚度不同的厚度。
18.根据权利要求17所述的半导体装置，其中，第二界面层具有比第一界面层大的厚度，以及
虚设界面层具有比第一界面层大的厚度。
19.根据权利要求17所述的半导体装置，其中，第一栅极堆叠件包括第一栅电极，第二栅极堆叠件包括第二栅电极，
其中，第一栅电极与第二栅电极具有不同的宽度，
其中，虚设栅极堆叠件包括虚设栅电极，所述虚设栅电极包括与第一栅电极的宽度相同的宽度。
20.根据权利要求17所述的半导体装置，其中，虚设界面层、第一界面层和第二界面层中的每个包括氧化硅。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573925A (zh) * 2017-03-10 2018-09-25 三星电子株式会社 半导体器件及用于制造其的方法
CN108695391A (zh) * 2017-04-03 2018-10-23 三星电子株式会社 半导体器件
CN109103256A (zh) * 2017-06-20 2018-12-28 三星电子株式会社 半导体装置
CN109935586A (zh) * 2017-12-18 2019-06-25 爱思开海力士有限公司 半导体器件及其制造方法
CN110649020A (zh) * 2018-06-27 2020-01-03 三星电子株式会社 半导体器件
CN113809013A (zh) * 2020-08-31 2021-12-17 台湾积体电路制造股份有限公司 半导体器件及其形成方法和模拟数字转换器

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478556B2 (en) 2014-09-11 2016-10-25 Kabushiki Kaisha Toshiba Semiconductor memory device
US10658490B2 (en) 2017-07-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of isolation feature of semiconductor device structure
KR102469885B1 (ko) * 2017-09-11 2022-11-22 삼성전자주식회사 반도체 장치
US10916478B2 (en) * 2018-02-20 2021-02-09 Globalfoundries U.S. Inc. Methods of performing fin cut etch processes for FinFET semiconductor devices
KR102458311B1 (ko) 2018-04-11 2022-10-24 삼성전자주식회사 집적회로 소자
US10535751B2 (en) * 2018-05-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Selective silicon growth for gapfill improvement
US11063065B2 (en) * 2018-07-06 2021-07-13 Samsung Electronics Co., Ltd. Semiconductor device having a negative capacitance using ferroelectrical material
US10872961B2 (en) * 2018-08-13 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN111900088B (zh) * 2019-05-05 2024-03-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11532723B2 (en) * 2019-10-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-end gate structures and method forming same
US11488870B2 (en) * 2020-03-10 2022-11-01 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US12080776B2 (en) * 2021-08-31 2024-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with fin isolation structure and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103855219A (zh) * 2012-11-30 2014-06-11 三星电子株式会社 包括在有源鳍之间的突出绝缘部分的半导体器件
US20140353763A1 (en) * 2013-06-03 2014-12-04 Samsung Electronics Co., Ltd. Semiconductor devices including fin-fets and methods of fabricating the same
US20140374830A1 (en) * 2013-06-25 2014-12-25 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9166022B2 (en) * 2010-10-18 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
JP2012174937A (ja) * 2011-02-22 2012-09-10 Sony Corp 半導体装置、半導体装置の製造方法、半導体ウエハの貼り合わせ方法及び電子機器
US8557666B2 (en) * 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US20130075818A1 (en) * 2011-09-23 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. 3D Semiconductor Device and Method of Manufacturing Same
US8847319B2 (en) * 2012-03-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for multiple gate dielectric interface and methods
US8586436B2 (en) * 2012-03-20 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device
US8941177B2 (en) * 2012-06-27 2015-01-27 International Business Machines Corporation Semiconductor devices having different gate oxide thicknesses
KR102014724B1 (ko) * 2013-01-23 2019-08-27 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8993399B2 (en) * 2013-05-17 2015-03-31 International Business Machines Corporation FinFET structures having silicon germanium and silicon fins
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9379106B2 (en) * 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102085525B1 (ko) * 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102169629B1 (ko) * 2013-12-09 2020-10-26 삼성전자주식회사 반도체 소자의 테스트 패턴
US9431537B2 (en) * 2014-03-26 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR102287398B1 (ko) * 2015-01-14 2021-08-06 삼성전자주식회사 반도체 장치
KR102274750B1 (ko) * 2015-01-27 2021-07-07 삼성전자주식회사 반도체 장치 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103855219A (zh) * 2012-11-30 2014-06-11 三星电子株式会社 包括在有源鳍之间的突出绝缘部分的半导体器件
US20140353763A1 (en) * 2013-06-03 2014-12-04 Samsung Electronics Co., Ltd. Semiconductor devices including fin-fets and methods of fabricating the same
US20140374830A1 (en) * 2013-06-25 2014-12-25 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573925A (zh) * 2017-03-10 2018-09-25 三星电子株式会社 半导体器件及用于制造其的方法
CN108573925B (zh) * 2017-03-10 2023-08-15 三星电子株式会社 半导体器件及用于制造其的方法
CN108695391A (zh) * 2017-04-03 2018-10-23 三星电子株式会社 半导体器件
CN109103256A (zh) * 2017-06-20 2018-12-28 三星电子株式会社 半导体装置
CN109935586A (zh) * 2017-12-18 2019-06-25 爱思开海力士有限公司 半导体器件及其制造方法
CN109935586B (zh) * 2017-12-18 2023-07-07 爱思开海力士有限公司 半导体器件及其制造方法
CN110649020A (zh) * 2018-06-27 2020-01-03 三星电子株式会社 半导体器件
CN110649020B (zh) * 2018-06-27 2024-05-03 三星电子株式会社 半导体器件
CN113809013A (zh) * 2020-08-31 2021-12-17 台湾积体电路制造股份有限公司 半导体器件及其形成方法和模拟数字转换器
CN113809013B (zh) * 2020-08-31 2024-09-06 台湾积体电路制造股份有限公司 半导体器件及其形成方法和模拟数字转换器

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CN106158970B (zh) 2021-08-03
US20160336315A1 (en) 2016-11-17
KR102373622B1 (ko) 2022-03-11
US9721950B2 (en) 2017-08-01
KR20160132525A (ko) 2016-11-21

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