CN109103256A - 半导体装置 - Google Patents

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Abstract

一种半导体装置包括：鳍型图案，位于衬底上；第一栅极结构，位于所述鳍型图案上且包括第一栅极间隔件及沿所述第一栅极间隔件的侧壁延伸的第一栅极绝缘层；第二栅极结构，位于所述鳍型图案上且包括第二栅极间隔件及沿所述第二栅极间隔件的侧壁延伸的第二栅极绝缘层；一对虚设间隔件，位于所述第一栅极结构与所述第二栅极结构之间；分离沟槽，位于所述一对虚设间隔件之间且具有由所述一对虚设间隔件及所述鳍型图案界定的侧壁；装置隔离层，位于所述分离沟槽的一部分中；以及连接导电图案，位于所述装置隔离层上且位于所述分离沟槽中并接触所述一对虚设间隔件。

Description

半导体装置
相关申请的交叉参考
本申请主张在2017年6月20号在韩国知识产权局提出申请的韩国专利申请第10-2017-0077667号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
背景技术
本发明概念的各种示例性实施例涉及半导体装置及其制造方法。
为了增大半导体装置的集成性，已提议使用多栅极(multi-gate)晶体管，所述多栅极晶体管各自包括位于衬底上的鳍型多沟道有源图案(或硅主体)以及位于所述多沟道有源图案上的栅极。
由于多栅极晶体管利用三维沟道，因此可对所述多栅极晶体管进行比例缩放。此外，可在不增加多栅极晶体管的栅极长度的情况下提高电流控制能力。另外，可有效减小或抑制其中沟道区的电势受漏极电压的影响的短沟道效应(short channel effect，SCE)。
发明内容
根据本发明概念的一些示例性实施例，一种半导体装置可包括：鳍型图案，位于衬底上；第一栅极结构，位于所述鳍型图案上，所述第一栅极结构包括第一栅极间隔件及沿所述第一栅极间隔件的侧壁延伸的第一栅极绝缘层；以及第二栅极结构，位于所述鳍型图案上。所述第二栅极结构可与所述第一栅极结构间隔开且包括第二栅极间隔件及沿所述第二栅极间隔件的侧壁延伸的第二栅极绝缘层。所述半导体装置还可包括：一对虚设间隔件，位于所述第一栅极结构与所述第二栅极结构之间；分离沟槽，位于所述一对虚设间隔件之间，所述分离沟槽具有由所述一对虚设间隔件及所述鳍型图案界定的侧壁；装置隔离层，位于所述分离沟槽的一部分中；以及连接导电图案，位于所述装置隔离层上且位于所述分离沟槽中，所述连接导电图案接触所述一对虚设间隔件。
根据本发明概念的一些示例性实施例，一种半导体装置可包括：鳍型图案，位于衬底上；第一栅极结构，位于所述鳍型图案上，所述第一栅极结构包括第一栅极间隔件以及第一栅极电极，所述第一栅极间隔件界定第一栅极沟槽，且所述第一栅极电极填充所述第一栅极沟槽的至少一部分；第二栅极结构，位于所述鳍型图案上，所述第二栅极结构包括第二栅极间隔件以及第二栅极电极，所述第二栅极间隔件界定第二栅极沟槽，且所述第二栅极电极填充所述第二栅极沟槽的至少一部分；虚设间隔件，位于所述第一栅极结构与所述第二栅极结构之间；分离沟槽，位于所述虚设间隔件之间，所述分离沟槽具有由所述虚设间隔件及所述鳍型图案界定的侧壁；装置隔离层，位于所述分离沟槽的一部分中；以及连接导电图案，位于所述装置隔离层上且位于所述分离沟槽中，所述连接导电图案的宽度大于所述第一栅极电极及所述第二栅极电极中的每一者的宽度。
根据本发明概念的一些示例性实施例，一种半导体装置可包括：鳍型图案，位于衬底上；第一栅极结构，位于所述鳍型图案上，所述第一栅极结构包括第一栅极间隔件以及第一栅极绝缘层，所述第一栅极间隔件界定第一栅极沟槽，且所述第一栅极绝缘层沿所述第一栅极沟槽的内表面延伸；第二栅极结构，位于所述鳍型图案上，所述第二栅极结构包括第二栅极间隔件以及第二栅极绝缘层，所述第二栅极间隔件界定第二栅极沟槽，且所述第二栅极绝缘层沿所述第二栅极沟槽的内表面延伸；虚设间隔件，位于所述第一栅极结构与所述第二栅极结构之间；分离沟槽，位于所述虚设间隔件之间，所述分离沟槽具有由所述虚设间隔件及所述鳍型图案界定的侧壁；装置隔离层，位于所述分离沟槽的一部分中，所述装置隔离层的上表面相对于所述衬底的上表面高于所述鳍型图案的上表面；以及连接导电图案，位于所述装置隔离层上且位于所述分离沟槽中。所述第一栅极绝缘层及所述第二栅极绝缘层包含高介电常数介电材料，且包含所述高介电常数介电材料的绝缘层不形成在所述连接导电图案与所述装置隔离层之间。
根据本发明概念的一些示例性实施例，一种制造半导体装置的方法可包括：在鳍型图案上形成层间绝缘层，所述层间绝缘层包括间隔开的第一沟槽及第二沟槽，所述第一沟槽由栅极间隔件界定，所述第二沟槽由虚设间隔件界定；形成包括第一部分及第二部分的前高介电常数介电绝缘层，所述第一部分沿所述第一沟槽的内表面延伸，且所述第二部分沿所述第二沟槽的内表面延伸；移除所述前高介电常数介电绝缘层的所述第二部分以及所述鳍型图案的一部分，以形成由所述虚设间隔件及所述鳍型图案界定的分离沟槽；在所述分离沟槽的一部分中形成装置隔离层；以及在所述装置隔离层上形成连接导电图案以填充所述分离沟槽。
附图说明
图1是示出根据一些示例性实施例的半导体装置的平面图。
图2A及图2B是沿图1所示的线A-A截取的示出根据一些示例性实施例的半导体装置的剖视图。
图3是沿图1所示的线B-B截取的示出根据一些示例性实施例的半导体装置的剖视图。
图4是沿图1所示的线C-C截取的示出根据一些示例性实施例的半导体装置的剖视图。
图5、图6、图7、图8、图9、图10以及图11分别示出根据一些示例性实施例的半导体装置。
图12是示出根据一些示例性实施例的半导体装置的平面图。
图13到图21示出根据一些示例性实施例的制造半导体装置的方法。
图22到图26示出根据一些示例性实施例的制造半导体装置的方法。
图27及图28示出根据一些示例性实施例的制造半导体装置的方法。
[符号的说明]
50：掩模图案
55：开口
60：半导体顶盖层
100：衬底
105：场绝缘层
110：第一鳍型图案
115：第一栅极结构
120：第一栅极电极
120d：第一虚设栅极电极
120p：第一前栅极电极
121：第一导电衬层
121p：第一前下部导电衬层
123：第一填充导电层
124：第一下部导电衬层
125：第一上部导电衬层
130：第一栅极绝缘层
130d：第一虚设栅极绝缘层
130p：前高介电常数介电绝缘层
130pa：前高介电常数介电绝缘层的第一部分
130pb：前高介电常数介电绝缘层的第二部分
130pc：前高介电常数介电绝缘层的第三部分
131：第一界面层
140：第一栅极间隔件
140t：第一栅极沟槽
150：第一外延图案
150_1：第一-第一外延图案
155：第一顶盖图案
160：装置隔离层
160d：前装置隔离层
160pt：前分离沟槽
160t：分离沟槽
160ta：分离沟槽的下部部分
160tb：分离沟槽的上部部分
161：绝缘衬里
162：填充绝缘层
165：第三顶盖图案
170：连接导电图案
170d：第三虚设栅极电极
170p：第二前栅极电极
171：第三导电衬层
171p：第二前下部导电衬层
173：第三填充导电层
173p：第二前上部导电层
175d：第三虚设栅极绝缘层
180：虚设间隔件
190：下部层间绝缘层
191：第一接触件
192：第二接触件
195：上部层间绝缘层
210：第二鳍型图案
215：第二栅极结构
220：第二栅极电极
220d：第二虚设栅极电极
221：第二导电衬层
223：第二填充导电层
224：第二下部导电衬层
225：第二上部导电衬层
230：第二栅极绝缘层
230d：第二虚设栅极绝缘层
231：第二界面层
240：第二栅极间隔件
240t：第二栅极沟槽
250：第二外延图案
255：第二顶盖图案
310：第三鳍型图案
315：第三栅极结构
320：第三栅极电极
330：第三栅极绝缘层
350：第三外延图案
A-A、B-B、C-C：线
h1、h21：高度
h22、h23：深度/高度
W1、W2、W3、W4：宽度
X：第一方向
Y：第二方向
具体实施方式
以下将参照附图更充分地阐述各种示例性实施例。
尽管关于根据示例性实施例的半导体装置的附图示出了包括鳍型图案形状的沟道区的鳍型晶体管(fin-type transistor，FinFET)，但本发明概念的示例性实施例并不仅限于此。在一些示例性实施例中，一种半导体装置可包括隧道晶体管(FET)、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。此外，根据一些示例性实施例的半导体装置可包括例如双极结型晶体管及/或横向扩散金属氧化物半导体(laterally diffusedmetal oxide semiconductor，LDMOS)晶体管。
图1是示出根据一些示例性实施例的半导体装置的平面图。图2A及图2B是沿图1所示的线A-A截取的示出根据一些示例性实施例的半导体装置的剖视图。图3是沿图1所示的线B-B截取的示出根据一些示例性实施例的半导体装置的剖视图。图4是沿图1所示的线C-C截取的示出根据一些示例性实施例的半导体装置的剖视图。
参照图1、图2A、图2B、图3及图4，一种半导体装置可包括第一鳍型图案110、第二鳍型图案210、第一栅极结构115、第二栅极结构215、装置隔离层160、连接导电图案170、虚设间隔件180、第一外延图案150以及第二外延图案250。
衬底100可包括体硅(bulk silicon)衬底或绝缘体上硅(silicon-on-insulator，SOI)或可包含另一材料，例如硅锗、绝缘体上硅锗(silicon germanium on insulator，SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓，但本发明概念并不仅限于此。
第一鳍型图案110及第二鳍型图案210可在衬底100上在第一方向X上延伸。第一鳍型图案110及第二鳍型图案210可从衬底100突出。
第一鳍型图案110及第二鳍型图案210可彼此邻近并平行。第一鳍型图案110及第二鳍型图案210可在与第一方向X交叉的第二方向Y上排列。举例来说，第一鳍型图案110及第二鳍型图案210可各自包括在第一方向X上延伸的长边及在第二方向Y上延伸的短边。第一鳍型图案110的长边可面对第二鳍型图案210的长边。
第一鳍型图案110及第二鳍型图案210可为或可包括衬底100的一部分，且可各自包括从衬底100生长的外延层。
第一鳍型图案110及第二鳍型图案210可包含半导体材料，例如硅或锗。第一鳍型图案110及第二鳍型图案210可各自包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。在示例性实施例中，IV-IV族化合物半导体，例如二元化合物或三元化合物，包含碳(C)、硅(Si)、锗(Ge)及锡(Sn)中的至少两种元素或包括掺杂有IV族元素的化合物。III-V族化合物半导体可包含例如通过以下方式制备的二元化合物、三元化合物或四元化合物：将铝(Al)、镓(Ga)及铟(In)中的至少一种III族元素与磷(P)、砷(As)及锑(Sb)中的至少一种V族元素相结合。
在根据一些示例性实施例的半导体装置中，假设第一鳍型图案110及第二鳍型图案210为包含硅的硅鳍型图案。
在图1到图4所示的半导体装置中，第一鳍型图案110及第二鳍型图案210可包括相同导电类型的沟道区。
场绝缘层105可形成在衬底100上。场绝缘层105可位于第一鳍型图案110与第二鳍型图案210之间。
场绝缘层105可覆盖第一鳍型图案110的一部分以及第二鳍型图案210的一部分。场绝缘层105可覆盖第一鳍型图案110的侧壁的一部分以及第二鳍型图案210的侧壁的一部分。
第一鳍型图案110的上表面及第二鳍型图案210的上表面可在第一鳍型图案110的长边之间与第二鳍型图案210的长边之间突出在场绝缘层105之上。第一鳍型图案110及第二鳍型图案210可各自由场绝缘层105界定。
场绝缘层105可包含例如氧化硅、氮化硅及/或氮氧化硅；然而，本发明概念并不仅限于此。
场绝缘层105还可包括位于第一鳍型图案110与场绝缘层105之间以及位于第二鳍型图案210与场绝缘层105之间的至少一个场衬层。所述场衬层可包含例如多晶硅、非晶硅、氮氧化硅、氮化硅及/或氧化硅；然而，本发明概念并不仅限于此。
第一栅极结构115及第二栅极结构215可各自在第二方向Y上延伸。第一栅极结构115及第二栅极结构215可位于第一鳍型图案110及第二鳍型图案210上且可跨过第一鳍型图案110及第二鳍型图案210。第一栅极结构115及第二栅极结构215可在第一方向X上彼此间隔开。
参照图2A，第一栅极结构115可包括第一栅极电极120、第一栅极绝缘层130、第一栅极间隔件140以及由第一栅极间隔件140界定的第一栅极沟槽140t。
第二栅极结构215可包括第二栅极电极220、第二栅极绝缘层230、第二栅极间隔件240以及由第二栅极间隔件240界定的第二栅极沟槽240t。
参照图2B，除图2A中所示的第一栅极结构115的元件以外，第一栅极结构115还可包括第一界面层131。除图2A中所示的第二栅极结构215的元件以外，第二栅极结构215还可包括第二界面层231。
第一栅极电极120及第二栅极电极220可形成在第一鳍型图案110、场绝缘层105以及第二鳍型图案210上。第一栅极电极120及第二栅极电极220可覆盖突出在场绝缘层105之上的第一鳍型图案110及第二鳍型图案210。第一栅极电极120可填充第一栅极沟槽140t的至少一部分。第二栅极电极220可填充第二栅极沟槽240t的至少一部分。
第一栅极电极120及第二栅极电极220可包含例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及/或其组合。
第一栅极电极120及第二栅极电极220可通过例如替换工艺(或后栅极工艺(gatelast process))形成，但发明概念并不仅限于此。
尽管在图1到图3中第一栅极电极120及第二栅极电极220各自以单个层进行说明，但本发明概念并不仅限于此。举例来说，第一栅极电极120及第二栅极电极220可各自包括其中堆叠不同材料层的层压结构。
第一栅极间隔件140可形成在第一栅极电极120的侧壁上。第二栅极间隔件240可形成在第二栅极电极220的侧壁上。第一栅极间隔件140及第二栅极间隔件240可包含例如氮化硅、氮氧化硅、氧化硅、碳氮氧化硅及/或其组合。
参照图2A及图2B，第一栅极绝缘层130可形成在第一鳍型图案110与第一栅极电极120之间以及第二鳍型图案210与第一栅极电极120之间。第一栅极绝缘层130可沿第一鳍型图案110及第二鳍型图案210的突出在场绝缘层105之上的表面共形地延伸。
第一栅极绝缘层130可沿第一栅极沟槽140t的内表面(例如，侧壁及底表面)形成。第一栅极绝缘层130可位于第一栅极间隔件140与第一栅极电极120之间。第一栅极电极120可形成在第一栅极绝缘层130上。
第二栅极绝缘层230可形成在第一鳍型图案110与第二栅极电极220之间以及第二鳍型图案210与第二栅极电极220之间。第二栅极绝缘层230可沿第一鳍型图案110及第二鳍型图案210的突出在场绝缘层105之上的表面共形地延伸。
第二栅极绝缘层230可沿第二栅极沟槽240t的内表面(例如，侧壁及底表面)形成。第二栅极绝缘层230可位于第二栅极间隔件240与第二栅极电极220之间。第二栅极电极220可形成在第二栅极绝缘层230上。
参照图2B，第一界面层131可形成在第一栅极绝缘层130与第一鳍型图案110之间，且第二界面层231可形成在第二栅极绝缘层230与第一鳍型图案110之间。第一界面层131及第二界面层231可包含例如氧化硅，但本发明概念并不仅限于此。形成第一界面层131及第二界面层231的材料可根据第一鳍型图案110所包含的材料而变化。
以下，将参照图2A进行阐述，不对第一界面层131及第二界面层231进行说明。
第一栅极绝缘层130及第二栅极绝缘层230可包含例如介电常数大于氧化硅的高介电常数材料。第一栅极绝缘层130及第二栅极绝缘层230可各自为高介电常数介电绝缘层。举例来说，第一栅极绝缘层130可为或可包括第一高介电常数介电栅极绝缘层，且第二栅极绝缘层230可为或可包括第二高介电常数介电栅极绝缘层。
举例来说，第一栅极绝缘层130及第二栅极绝缘层230可包含例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌及/或其组合。
第一外延图案150可形成在第一栅极结构115的相对侧处。第二外延图案250可形成在第二栅极结构215的相对侧处。第一外延图案150及第二外延图案250可形成在第一鳍型图案110上。第一外延图案150及第二外延图案250可彼此间隔开。
第一外延图案150及第二外延图案250可各自包含在晶体管的源极/漏极中，所述晶体管具有第一鳍型图案110作为沟道区。第一外延图案150及第二外延图案250可各自为半导体图案。第一外延图案150及第二外延图案250可利用化学气相沉积工艺(例如，利用等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)工艺)形成；然而，本发明概念并不仅限于此。
在一些实施例中，当第一鳍型图案110包括PMOS晶体管的沟道区时，第一外延图案150及第二外延图案250可包含压缩应力材料。举例来说，压缩应力材料可包括晶格常数大于硅(Si)的材料，例如硅锗(SiGe)。压缩应力材料向第一鳍型图案110施加压缩应力，从而增大沟道区的迁移率，例如增大沟道区的电洞迁移率。
在一些实施例中，当第一鳍型图案110包括NMOS晶体管的沟道区时，第一外延图案150及第二外延图案250可包含张应力材料。举例来说，当第一鳍型图案110是由硅(Si)形成时，第一外延图案150及第二外延图案250可包括晶格常数小于硅的材料，例如碳化硅(SiC)。张应力材料向第一鳍型图案110施加张应力，从而增大沟道区的迁移率，例如增大沟道区的电子迁移率。在一些实施例中，当第一外延图案150及第二外延图案250是由硅形成时，第一外延图案150及第二外延图案250可各自为硅外延图案。
尽管如图1所示第一鳍型图案110上的第一外延图案150及第二鳍型图案210上的第一-第一外延图案150_1彼此接触，但本发明概念并不仅限于此。
虚设间隔件180(例如，一对虚设间隔件180)可位于彼此面对的第一栅极间隔件140中的一者与第二栅极间隔件240中的一者之间。虚设间隔件180可位于第一鳍型图案110及第二鳍型图案210上，且可跨过第一鳍型图案110及第二鳍型图案210。
举例来说，第一外延图案150可位于彼此面对的第一栅极间隔件140中的一者与虚设间隔件180中的一者之间。第二外延图案250可位于彼此面对的第二栅极间隔件240中的一者与虚设间隔件180中的另一者之间。
虚设间隔件180可与第一栅极间隔件140及第二栅极间隔件240形成在同一水平上。本文中所使用的用语“形成在同一水平上”指通过同一制造工艺而形成。虚设间隔件180以及第一栅极间隔件140及第二栅极间隔件240可利用化学气相沉积(chemical vapordeposition，CVD)工艺(例如，低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)工艺)形成；然而，本发明概念并不仅限于此。
虚设间隔件180可包含与第一栅极间隔件140及第二栅极间隔件240相同的材料。当第一栅极间隔件140及第二栅极间隔件240包括层压结构时，虚设间隔件180也可包括与第一栅极间隔件140及第二栅极间隔件240相同的层压结构。
在一些实施例中，从第一鳍型图案110的上表面到虚设间隔件180中的至少一者的上表面的高度h21可与从第一鳍型图案110的上表面到第一栅极间隔件140中的至少一者的上表面的高度h1相等或大体上相等。
在一对虚设间隔件180之间可形成分离沟槽160t。分离沟槽160t可包括由第一鳍型图案110及虚设间隔件180界定的侧壁。分离沟槽160t的侧壁可由第一鳍型图案110及虚设间隔件180界定。
分离沟槽160t可形成在第一外延图案150与第二外延图案250之间。
在一些实施例中，从第一鳍型图案110的上表面到分离沟槽160t的底表面的深度h22可大于从第一鳍型图案110的上表面到第一外延图案150的下表面的深度。从分离沟槽160t的底表面到第一鳍型图案110的上表面的高度h22可小于从衬底100的上表面延伸到第一鳍型图案110的上表面的第一鳍型图案110的高度。举例来说，分离沟槽160t可通过移除第一鳍型图案110的一部分来形成。
图2A及图2B示出第一鳍型图案110中的分离沟槽160t具有恒定宽度，但本发明概念并不仅限于此。
分离沟槽160t可包括下部部分160ta及上部部分160tb。举例来说，分离沟槽160t的下部部分160ta的侧壁可由虚设间隔件180的一部分及第一鳍型图案110界定，且分离沟槽160t的上部部分160tb的侧壁可由虚设间隔件180界定。
分离沟槽160t的侧壁的由虚设间隔件180界定的一部分与分离沟槽160t的侧壁的由第一鳍型图案110界定的另一部分可彼此对准。举例来说，在将第一鳍型图案110的上表面假设为边界线时，在所述边界线上由虚设间隔件180界定的分离沟槽160t的宽度可与在所述边界线上由第一鳍型图案110界定的分离沟槽160t的宽度相等或大体上相等。
在形成分离沟槽160t的工艺中，由第一鳍型图案110界定的分离沟槽160t的侧壁可与界定分离沟槽160t的虚设间隔件180的侧壁自对准。
装置隔离层160可形成在分离沟槽160t内。装置隔离层160可填充分离沟槽160t的一部分。装置隔离层160可位于由虚设间隔件180及第一鳍型图案110界定的分离沟槽160t的侧壁的一部分上。装置隔离层160可接触第一鳍型图案110。
装置隔离层160可位于分离沟槽160t的下部部分160ta中但不位于其上部部分160tb中。装置隔离层160可填充分离沟槽160t的下部部分160ta。
装置隔离层160可与第一外延图案150及第二外延图案250间隔开。第一鳍型图案110的一部分可位于第一外延图案150与装置隔离层160之间以及位于第二外延图案250与装置隔离层160之间。
在一些实施例中，装置隔离层160可突出在第一鳍型图案110的上表面之上。装置隔离层160的上表面可相对于衬底100的上表面高于第一鳍型图案110的上表面。举例来说，从装置隔离层160的下表面到第一鳍型图案110的上表面的高度h22可小于装置隔离层160的高度h23(从装置隔离层160的下表面到上表面)。
在将第一鳍型图案110的上表面假设为边界线时，在所述边界线上位于虚设间隔件180之间的装置隔离层160的宽度可与在所述边界线上位于第一鳍型图案110中的装置隔离层160的宽度相等或大体上相等。
从第一鳍型图案110的上表面到第一外延图案150的下表面的垂直距离可小于从第一鳍型图案110的上表面到装置隔离层160的下表面的垂直距离(例如，高度h22)。
装置隔离层160可包含例如氮化硅、氧化硅、碳化硅、碳氧化硅、氮氧化硅、碳氮氧化硅及/或其组合。
连接导电图案170可位于装置隔离层160上。连接导电图案170可位于分离沟槽160t中。连接导电图案170可填充分离沟槽160t的未被装置隔离层160填充的上部部分160tb。
连接导电图案170可接触虚设间隔件180的侧壁及装置隔离层160的上表面。
高介电常数介电绝缘层可不形成在连接导电图案170与虚设间隔件180之间以及装置隔离层160与连接导电图案170之间。作为另外一种选择，包含高介电常数介电绝缘材料的第一栅极绝缘层130及第二栅极绝缘层230可分别形成在第一栅极电极120与第一栅极间隔件140之间以及第二栅极电极220与第二栅极间隔件240之间。在一些示例性实施例中，第一栅极绝缘层130及第二栅极绝缘层230中所包含的高介电常数介电绝缘材料可不位于连接导电图案170与虚设间隔件180之间以及连接导电图案170与装置隔离层160之间。高介电常数介电绝缘层可不沿虚设间隔件180的侧壁以及装置隔离层160的上表面形成。
第一栅极间隔件140之间在第一方向X上的宽度以及第二栅极间隔件240之间在第一方向X上的宽度可与虚设间隔件180之间在第一方向X上的宽度相等或大体上相等。本文中所使用的用语“大体上相等的宽度”指完全相同的宽度或在可例如因制造工艺而发生的可接受的变化内几乎相同的宽度。
第一栅极绝缘层130及第二栅极绝缘层230可分别位于第一栅极间隔件140与第一栅极电极120之间以及第二栅极间隔件240与第二栅极电极220之间。然而，连接导电图案170可接触虚设间隔件180。因此，第一栅极电极120在第一方向X上的宽度W1及第二栅极电极220在第一方向X上的宽度W2可各自不同于连接导电图案170在第一方向X上的宽度W3。举例来说，第一栅极电极120的宽度W1及第二栅极电极220的宽度W2可各自小于连接导电图案170的宽度W3。
连接导电图案170可包含以上所述的第一栅极电极120中所包含的导电材料中的至少一者。
在实施例中，连接导电图案170可包括其中堆叠不同材料层的层压结构。
举例来说，连接导电图案170可用作用于连接在第二方向Y上排列的晶体管的栅极电极的互连线，但本发明概念并不仅限于此。将参照图12对其进行阐述。
下部层间绝缘层190可形成在第一外延图案150及第二外延图案250上。下部层间绝缘层190可覆盖第一栅极结构115的侧壁、第二栅极结构215的侧壁以及虚设间隔件180的侧壁。下部层间绝缘层190的上表面可与第一栅极电极120的上表面、第二栅极电极220的上表面以及连接导电图案170的上表面共面。
上部层间绝缘层195可形成在下部层间绝缘层190、第一栅极结构115、第二栅极结构215以及连接导电图案170上。
下部层间绝缘层190及上部层间绝缘层195可包含例如氧化硅、氮化硅、氮氧化硅、可流动氧化物Tonen硅氮烷(Tonen SilaZene，TOSZ)、未掺杂硅石玻璃(UndopedSilica Glass，USG)、硼硅石玻璃(BSG)、磷硅石玻璃(PSG)、硼磷硅石玻璃(BPSG)、等离子体增强原硅酸四乙酯(Plasma Enhanced Tetra Ethyl Ortho Silicate，PETEOS)、氟化硅酸盐玻璃(Fluoride Silicate Glass，FSG)、掺碳硅氧化物(Carbon Doped silicon Oxide，CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(Organo Silicate Glass，OSG)、聚对二甲苯(PARYLENE)、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料及/或其组合。
图5示出根据一些示例性实施例的半导体装置。
参照图5，在根据一些示例性实施例的半导体装置中，装置隔离层160可包括绝缘衬里161及填充绝缘层162。
绝缘衬里161可沿分离沟槽160t的内表面延伸。绝缘衬里161可沿分离沟槽160t的下部部分160ta的内表面延伸。填充绝缘层162可位于绝缘衬里161上。填充绝缘层162可填充分离沟槽160t的其中具有绝缘衬里161的下部部分160ta。
绝缘衬里161可包含与填充绝缘层162不同的材料。
尽管示出绝缘衬里161的最上表面与填充绝缘层162的上表面彼此共面，但本发明概念并不仅限于此。此外，尽管示出绝缘衬里161沿分离沟槽160t的内表面共形地延伸，但本发明概念并不仅限于此。
图6示出根据一些示例性实施例的半导体装置。
参照图6，在根据一些示例性实施例的半导体装置中，第一栅极电极120可包括第一导电衬层121及第一填充导电层123。第二栅极电极220可包括第二导电衬层221及第二填充导电层223。连接导电图案170可包括第三导电衬层171及第三填充导电层173。
第一导电衬层121可位于第一栅极绝缘层130上且可沿第一栅极沟槽140t的内表面延伸。第一填充导电层123可位于第一导电衬层121上且可填充第一栅极沟槽140t。
第二导电衬层221可位于第二栅极绝缘层230上且可沿第二栅极沟槽240t的内表面延伸。第二填充导电层223可位于第二导电衬层221上且可填充第二栅极沟槽240t。
第三导电衬层171可位于装置隔离层160上且可沿分离沟槽160t的内表面延伸。第三填充导电层173可位于第三导电衬层171上且可填充分离沟槽160t。
在一些实施例中，第一导电衬层121、第二导电衬层221以及第三导电衬层171中的每一者可包括其中堆叠至少一个导电层的层压结构。第一导电衬层121、第二导电衬层221以及第三导电衬层171可包括相同的层压结构。第一填充导电层123、第二填充导电层223以及第三填充导电层173可包含相同的材料。第一填充导电层123、第二填充导电层223以及第三填充导电层173可由相同的制造工艺形成。第三填充导电层173的宽度可大于第一填充导电层123及第二填充导电层223中的每一者的宽度。
举例来说，当第一导电衬层121包括其中可堆叠(例如，依序堆叠)第一导电层、第二导电层以及第三导电层的结构，且第三导电衬层171包括其中可堆叠(例如，依序堆叠)第一导电层、第二导电层以及第三导电层的结构时，第一导电衬层121及第三导电衬层171可包括相同的层压结构。
在其他实施例中，第一导电衬层121、第二导电衬层221以及第三导电衬层171中的每一者可包括其中堆叠至少一个导电层的层压结构。第一导电衬层121与第二导电衬层221可包括相同的层压结构，但第一导电衬层121与第三导电衬层171可包括不同的层压结构。第一填充导电层123与第二填充导电层223可包含相同的材料，但第一填充导电层123与第三填充导电层173可包含不同的材料。第三填充导电层173的宽度可等于或不同于第一填充导电层123的宽度。
图7示出根据一些示例性实施例的半导体装置。
参照图7，在根据一些示例性实施例的半导体装置中，第一导电衬层121可包括第一下部导电衬层124及第一上部导电衬层125。第二导电衬层221可包括第二下部导电衬层224及第二上部导电衬层225。
第一上部导电衬层125可位于第一下部导电衬层124上。第二上部导电衬层225可位于第二下部导电衬层224上。
第一下部导电衬层124可不位于第三导电衬层171与装置隔离层160之间以及第三导电衬层171与虚设间隔件180之间。连接导电图案170可不包括第一下部导电衬层124。
在一些实施例中，第一上部导电衬层125、第二上部导电衬层225以及第三导电衬层171可包括相同的层压结构。第一填充导电层123、第二填充导电层223以及第三填充导电层173可包含相同的材料。
在其他实施例中，第一上部导电衬层125与第二上部导电衬层225可包括相同的层压结构，但第一上部导电衬层125与第三导电衬层171可包括不同的层压结构。第一填充导电层123与第二填充导电层223可包含相同的材料，但第一填充导电层123与第三填充导电层173可包含不同的材料。
参照图6及图7，第一导电衬层121、第二导电衬层221以及第三导电衬层171中的每一者可包括其中堆叠至少一个导电层的层压结构。第一栅极电极120中所包括的堆叠层的数目及第二栅极电极220中所包括的堆叠层的数目可各自大于或等于连接导电图案170中所包括的堆叠层的数目。
图8示出根据一些示例性实施例的半导体装置。图9示出根据一些示例性实施例的半导体装置。图10示出根据一些示例性实施例的半导体装置。图11示出根据一些示例性实施例的半导体装置。
参照图8，在根据一些示例性实施例的半导体装置中，第一鳍型图案110的上表面可与装置隔离层160的上表面共面。
从装置隔离层160的下表面到第一鳍型图案110的上表面的高度可与装置隔离层160的高度相等或大体上相等。
参照图9，在根据一些示例性实施例的半导体装置中，装置隔离层160可沿分离沟槽160t的下部部分160ta的内表面延伸。
装置隔离层160可不完全填充分离沟槽160t的下部部分160ta。装置隔离层160可具有线型形状。
连接导电图案170可填充分离沟槽160t的未被装置隔离层160填充的下部部分160ta。
参照图10，在根据一些示例性实施例的半导体装置中，第一栅极结构115还可包括第一顶盖图案155。第二栅极结构215还可包括第二顶盖图案255。第三顶盖图案165可位于连接导电图案170上。
第一栅极电极120可填充第一栅极沟槽140t的一部分。第一顶盖图案155可位于第一栅极电极120上。第二栅极电极220可填充第二栅极沟槽240t的一部分。第二顶盖图案255可位于第二栅极电极220上。第三顶盖图案165可位于分离沟槽160t中。
示出第一栅极绝缘层130不位于第一栅极间隔件140与第一顶盖图案155之间，且第二栅极绝缘层230不位于第二栅极间隔件240与第二顶盖图案255之间，但本发明概念并不仅限于此。
第一顶盖图案155的上表面、第二顶盖图案255的上表面以及第三顶盖图案165的上表面可与下部层间绝缘层190的上表面共面。第一顶盖图案155的上表面以及第二顶盖图案255的上表面可分别与第一栅极间隔件140中的至少一者的上表面以及第二栅极间隔件240中的至少一者的上表面共面。第三顶盖图案165的上表面可与虚设间隔件180中的至少一者的上表面共面。
第一顶盖图案155、第二顶盖图案255以及第三顶盖图案165可包含例如对下部层间绝缘层190具有蚀刻选择性的材料。第一顶盖图案155、第二顶盖图案255以及第三顶盖图案165可包含例如氮化硅、氮氧化硅、氧化硅、碳氮化硅、碳氮氧化硅及/或其组合。
参照图11，根据一些示例性实施例的半导体装置还可包括连接到第一外延图案150的第一接触件191以及连接到第二外延图案250的第二接触件192。
第一接触件191及第二接触件192可位于下部层间绝缘层190及上部层间绝缘层195中。第一接触件191及第二接触件192可包含导电材料。
尽管未示出，但在第一接触件191与第一外延图案150之间以及在第二接触件192与第二外延图案250之间还可存在硅化物层。
图12是示出根据一些示例性实施例的半导体装置的平面图。
参照图12，根据一些示例性实施例的半导体装置还可包括第三鳍型图案310、第三栅极电极320、第三栅极绝缘层330以及第三外延图案350。
第三鳍型图案310可与第一鳍型图案110相邻。第三鳍型图案310与第一鳍型图案110可并排排列。第一鳍型图案110、第二鳍型图案210以及第三鳍型图案310可在第二方向Y上排列。第一鳍型图案110的长边可面对第三鳍型图案310的长边。
第三鳍型图案310可包含与第一鳍型图案110相同或不同的材料。第三鳍型图案310可用作PMOS或NMOS晶体管的沟道区。
第三栅极电极320可位于第三鳍型图案310上且可跨过第三鳍型图案310。第三栅极电极320可位于在第二方向Y上延伸的虚设间隔件180之间。
第三栅极绝缘层330可位于第三栅极电极320与第三鳍型图案310之间。第三栅极绝缘层330可位于第三栅极电极320与虚设间隔件180之间。第三栅极电极320可位于第三栅极绝缘层330上。第三栅极绝缘层330可具有与图2A、图2B及图3所示的第一栅极绝缘层130的形状类似的形状。
虚设间隔件180的一部分、第三栅极电极320以及第三栅极绝缘层330可形成第三栅极结构315。
第三外延图案350可位于第三栅极结构315的相对侧处。第三外延图案350可形成在第三鳍型图案310上。第三外延图案350可包括在利用第三鳍型图案310作为沟道区的晶体管的源极/漏极中。
第三栅极电极320可电连接到连接导电图案170。举例来说，在图12中，接触第三栅极绝缘层330的一部分可对应于第三栅极电极320，且接触虚设间隔件180及装置隔离层160的另一部分(参照图2A及图2B)可对应于连接导电图案170。
连接导电图案170及第三栅极电极320可位于虚设间隔件180之间。然而，由于存在或不存在第三栅极绝缘层330，连接导电图案170在第一方向X上的宽度W3可大于第三栅极电极320在第一方向X上的宽度W4。
连接导电图案170可电连接到包括第三栅极电极320、第三栅极绝缘层330以及第三外延图案350的晶体管。连接导电图案170可用作连接到晶体管的栅极电极的互连线。
在图12中，将第一栅极电极120及第二栅极电极220示出为跨过第三鳍型图案310。然而，本发明概念并不仅限于此。举例来说，第一栅极电极120及第二栅极电极220中的至少一者可不跨过第三鳍型图案310。
以下，将参照沿图1所示的线A-A截取的剖视图来阐述一种制造半导体装置的方法。
图13到图21示出一种制造半导体装置的方法。
参照图13，可在衬底100上形成第一鳍型图案110，且第一鳍型图案110可从衬底100向上突出。可在第一鳍型图案110上形成彼此间隔开的第一虚设栅极电极120d、第二虚设栅极电极220d以及第三虚设栅极电极170d，且第一虚设栅极电极120d、第二虚设栅极电极220d以及第三虚设栅极电极170d可跨过第一鳍型图案110。可分别在第一虚设栅极电极120d与第一鳍型图案110之间、第二虚设栅极电极220d与第一鳍型图案110之间以及第三虚设栅极电极170d与第一鳍型图案110之间形成第一虚设栅极绝缘层130d、第二虚设栅极绝缘层230d以及第三虚设栅极绝缘层175d。
可在第一虚设栅极电极120d的侧壁上形成第一栅极间隔件140。可在第二虚设栅极电极220d的侧壁上形成第二栅极间隔件240。可在第三虚设栅极电极170d的侧壁上形成虚设间隔件180。
可在第一虚设栅极电极120d与第三虚设栅极电极170d之间形成第一外延图案150。可在第二虚设栅极电极220d与第三虚设栅极电极170d之间形成第二外延图案250。可形成下部层间绝缘层190，以覆盖第一外延图案150及第二外延图案250并暴露出第一虚设栅极电极120d、第二虚设栅极电极220d以及第三虚设栅极电极170d。
参照图14，可移除第一虚设栅极电极120d、第二虚设栅极电极220d及第三虚设栅极电极170d以及第一虚设栅极绝缘层130d、第二虚设栅极绝缘层230d及第三虚设栅极绝缘层175d，从而在第一鳍型图案110上形成暴露出第一鳍型图案110的第一栅极沟槽140t、第二栅极沟槽240t以及前分离沟槽160pt。因此，下部层间绝缘层190可在其中包括第一栅极沟槽140t、第二栅极沟槽240t以及前分离沟槽160pt。
前分离沟槽160pt可由虚设间隔件180界定。第一栅极沟槽140t、第二栅极沟槽240t以及前分离沟槽160pt可彼此间隔开。
参照图15，可形成沿第一栅极沟槽140t的内表面、第二栅极沟槽240t的内表面、前分离沟槽160pt的内表面以及下部层间绝缘层190的上表面延伸的前高介电常数介电绝缘层130p。
前高介电常数介电绝缘层130p可包括沿第一栅极沟槽140t的内表面延伸的第一部分130pa、沿第二栅极沟槽240t的内表面延伸的第二部分130pb以及沿前分离沟槽160pt的内表面延伸的第三部分130pc。
可在前高介电常数介电绝缘层130p上形成第一前栅极电极120p。第一前栅极电极120p可填充第一栅极沟槽140t、第二栅极沟槽240t以及前分离沟槽160pt。
参照图16，可在第一前栅极电极120p上形成掩模图案50。
掩模图案50可在其中包括开口55。开口55可与前高介电常数介电绝缘层130p的第三部分130pc交叠。
参照图17及图18，可利用掩模图案50移除位于前分离沟槽160pt中的第一前栅极电极120p及前高介电常数介电绝缘层130p的第三部分130pc，使得第一鳍型图案110的一部分以及虚设间隔件180的侧壁可暴露出来。
可移除第一鳍型图案110的被前分离沟槽160pt暴露出的一部分，以形成分离沟槽160t，分离沟槽160t的侧壁由虚设间隔件180及第一鳍型图案110界定。
在一些示例性实施例中，可在移除第一前栅极电极120p的一部分以及前高介电常数介电绝缘层130p的第三部分130pc之后移除第一鳍型图案110的所述一部分。在其他实施例中，可在移除第一前栅极电极120p的一部分以及前高介电常数介电绝缘层130p的第三部分130pc期间移除第一鳍型图案110的所述一部分。
参照图19及图20，可形成前装置隔离层160d以填充分离沟槽160t。尽管将前装置隔离层160d示出为覆盖掩模图案50，但本发明概念并不仅限于此。
可移除前装置隔离层160d的一部分，以在分离沟槽160t的一部分(例如，下部部分)中形成装置隔离层160。装置隔离层160可填充分离沟槽160t的所述一部分。
可移除第一前栅极电极120p上的掩模图案50。可在形成装置隔离层160之后或期间移除掩模图案50。
参照图21，可在装置隔离层160上形成第二前栅极电极170p。第二前栅极电极170p可填充其中形成装置隔离层160的分离沟槽160t。
第二前栅极电极170p可形成在第一前栅极电极120p上。
可移除(例如，通过平坦化工艺移除)位于下部层间绝缘层190的上表面之上的第一前栅极电极120p的一部分、第二前栅极电极170p的一部分以及前高介电常数介电绝缘层130p的一部分，以暴露出下部层间绝缘层190的上表面。所述平坦化工艺可包括化学机械平坦化(chemical mechanical planarization，CMP)；然而，本发明概念并不仅限于此。
因此，举例来说，如图2A所示，可形成第一栅极结构115、第二栅极结构215以及位于装置隔离层160上的连接导电图案170。
图22到图25示出一种制造半导体装置的方法。图22示出在图14中所示的阶段之后的加工阶段。
参照图22，可沿第一栅极沟槽140t的内表面、第二栅极沟槽240t的内表面、前分离沟槽160pt的内表面以及下部层间绝缘层190的上表面形成前高介电常数介电绝缘层130p。
可形成沿前高介电常数介电绝缘层130p的表面延伸的第一前下部导电衬层121p。
可在第一前下部导电衬层121p上形成半导体顶盖层60。尽管已示出半导体顶盖层60完全填充第一栅极沟槽140t、第二栅极沟槽240t以及前分离沟槽160pt，但本发明概念并不仅限于此。
半导体顶盖层60可包含例如多晶硅及/或非晶硅。半导体顶盖层60可利用CVD工艺(例如，PECVD工艺)形成；然而，本发明概念并不仅限于此。
参照图23，可在半导体顶盖层60上形成掩模图案50。
可利用掩模图案50移除位于前分离沟槽160pt中的半导体顶盖层60、第一前下部导电衬层121p以及前高介电常数介电绝缘层130p的第三部分130pc。
然后，可移除第一鳍型图案110的被前分离沟槽160pt暴露出的一部分，以形成分离沟槽160t，分离沟槽160t的侧壁由虚设间隔件180及第一鳍型图案110界定。
参照图24，可在分离沟槽160t的一部分中形成装置隔离层160。可移除位于半导体顶盖层60上的掩模图案50。举例来说，可利用灰化工艺移除掩模图案50；然而，本发明概念并不仅限于此。
可对在其中形成半导体顶盖层60的所得结构执行退火工艺。
参照图25，可移除位于第一前下部导电衬层121p上的半导体顶盖层60。
可移除位于前高介电常数介电绝缘层130p上的第一前下部导电衬层121p。因此，可暴露出前高介电常数介电绝缘层130p的第一部分130pa及第二部分130pb。
参照图26，可在装置隔离层160上形成第二前栅极电极170p。第二前栅极电极170p可填充其中形成装置隔离层160的分离沟槽160t。
可在前高介电常数介电绝缘层130p的第一部分130pa及第二部分130pb上形成第二前栅极电极170p，且第二前栅极电极170p可填充第一栅极沟槽140t及第二栅极沟槽240t。
可移除(例如，通过平坦化工艺移除)位于下部层间绝缘层190的上表面之上的第二前栅极电极170p的一部分以及前高介电常数介电绝缘层130p的一部分，以暴露出下部层间绝缘层190的上表面。
因此，举例来说，如图2A中所示，可形成第一栅极结构115、第二栅极结构215以及位于装置隔离层160上的连接导电图案170。
图27及图28示出一种制造半导体装置的方法。图27示出在图24中所示的阶段之后的加工阶段。
参照图24及图27，可移除位于第一前下部导电衬层121p上的半导体顶盖层60，从而暴露出第一前下部导电衬层121p。
第一前下部导电衬层121p可保留在第一栅极沟槽140t的内表面及第二栅极沟槽240t的内表面上。
参照图28，可在第一前下部导电衬层121p及装置隔离层160上形成第二前栅极电极170p。
第二前栅极电极170p可填充第一栅极沟槽140t、第二栅极沟槽240t以及分离沟槽160t。
第二前栅极电极170p可包括第二前下部导电衬层171p以及位于第二前下部导电衬层171p上的第二前上部导电层173p。
第二前下部导电衬层171p可被形成为沿第一前下部导电衬层121p的表面、分离沟槽160t的侧壁以及装置隔离层160的上表面延伸。
可移除(例如，通过平坦化工艺(例如，CMP工艺)移除)位于下部层间绝缘层190的上表面之上的第二前栅极电极170p的一部分、第一前下部导电衬层121p的一部分以及前高介电常数介电绝缘层130p的一部分，从而暴露出下部层间绝缘层190的上表面。
因此，举例来说，如图7中所示，可形成第一栅极结构115、第二栅极结构215以及位于装置隔离层160上的连接导电图案170。
尽管已参照本发明概念的示例性实施例示出并阐述了本发明概念，但所属领域中的普通技术人员将理解，在不背离由以上权利要求书所述的本发明概念的精神及范围的条件下，可作出各种形式及细节上的变化。

Claims (20)

1.一种半导体装置，其特征在于，包括：
鳍型图案，位于衬底上；
第一栅极结构，位于所述鳍型图案上，所述第一栅极结构包括第一栅极间隔件及沿所述第一栅极间隔件的侧壁延伸的第一栅极绝缘层；
第二栅极结构，位于所述鳍型图案上，所述第二栅极结构与所述第一栅极结构间隔开，且包括第二栅极间隔件及沿所述第二栅极间隔件的侧壁延伸的第二栅极绝缘层；
一对虚设间隔件，位于所述第一栅极结构与所述第二栅极结构之间；
分离沟槽，位于所述一对虚设间隔件之间，所述分离沟槽具有由所述一对虚设间隔件及所述鳍型图案界定的侧壁；
装置隔离层，位于所述分离沟槽的一部分中；以及
连接导电图案，位于所述装置隔离层上且位于所述分离沟槽中，所述连接导电图案接触所述一对虚设间隔件。
2.根据权利要求1所述的半导体装置，其特征在于，其中
所述第一栅极绝缘层及所述第二栅极绝缘层包含高介电常数介电材料；以及
包含所述高介电常数介电材料的绝缘层不形成在所述连接导电图案与所述一对虚设间隔件之间。
3.根据权利要求1所述的半导体装置，其特征在于，其中所述装置隔离层突出在所述鳍型图案的上表面之上。
4.根据权利要求1所述的半导体装置，其特征在于，其中所述分离沟槽包括上部部分及下部部分，且
所述装置隔离层填充所述分离沟槽的所述下部部分。
5.根据权利要求4所述的半导体装置，其特征在于，其中所述装置隔离层包括：
绝缘衬里，沿所述分离沟槽的所述下部部分的内表面延伸；以及
填充绝缘层，位于所述绝缘衬里上。
6.根据权利要求1所述的半导体装置，其特征在于，其中
所述第一栅极结构还包括位于所述第一栅极绝缘层上的第一栅极电极；且
所述第一栅极电极的宽度不同于所述连接导电图案的宽度。
7.根据权利要求1所述的半导体装置，其特征在于，其中从所述鳍型图案的上表面到所述第一栅极间隔件中的一者的上表面的高度等于从所述鳍型图案的所述上表面到所述一对虚设间隔件中的一者的上表面的高度。
8.根据权利要求1所述的半导体装置，其特征在于，其中从所述分离沟槽的底表面到所述鳍型图案的上表面的高度小于所述鳍型图案的高度。
9.根据权利要求1所述的半导体装置，其特征在于，其中
所述第一栅极结构还包括栅极电极及位于所述栅极电极上的顶盖图案，且
所述顶盖图案的上表面与所述第一栅极间隔件中的一者的上表面共面。
10.一种半导体装置，其特征在于，包括：
鳍型图案，位于衬底上；
第一栅极结构，位于所述鳍型图案上，所述第一栅极结构包括第一栅极间隔件以及第一栅极电极，所述第一栅极间隔件界定第一栅极沟槽，且所述第一栅极电极填充所述第一栅极沟槽的至少一部分；
第二栅极结构，位于所述鳍型图案上，所述第二栅极结构包括第二栅极间隔件以及第二栅极电极，所述第二栅极间隔件界定第二栅极沟槽，且所述第二栅极电极填充所述第二栅极沟槽的至少一部分；
虚设间隔件，位于所述第一栅极结构与所述第二栅极结构之间；
分离沟槽，位于所述虚设间隔件之间，所述分离沟槽具有由所述虚设间隔件及所述鳍型图案界定的侧壁；
装置隔离层，位于所述分离沟槽的一部分中；以及
连接导电图案，位于所述装置隔离层上且位于所述分离沟槽中，所述连接导电图案的宽度大于所述第一栅极电极及所述第二栅极电极中的每一者的宽度。
11.根据权利要求10所述的半导体装置，其特征在于，其中
所述第一栅极结构还包括第一栅极绝缘层，所述第一栅极绝缘层位于所述第一栅极电极与所述鳍型图案之间，且沿所述第一栅极沟槽的内表面延伸；且
所述连接导电图案接触所述虚设间隔件及所述装置隔离层。
12.根据权利要求11所述的半导体装置，其特征在于，其中所述第一栅极绝缘层包含高介电常数介电材料，且
所述高介电常数介电材料不位于所述连接导电图案与所述虚设间隔件之间。
13.根据权利要求10所述的半导体装置，其特征在于，其中
所述第一栅极电极包括第一导电衬层及第一填充导电层，所述第一导电衬层沿所述第一栅极沟槽的内表面延伸，且所述第一填充导电层位于所述第一导电衬层上并填充所述第一栅极沟槽，
所述连接导电图案包括第二导电衬层及第二填充导电层，所述第二导电衬层沿所述虚设间隔件的侧壁及所述装置隔离层的上表面延伸，且所述第二填充导电层位于所述第二导电衬层上并填充所述分离沟槽，
所述第一填充导电层包含与所述第二填充导电层相同的材料，且
所述第二填充导电层的宽度大于所述第一填充导电层的宽度。
14.根据权利要求13所述的半导体装置，其特征在于，其中
所述第一导电衬层包括第一下部导电衬层及第一上部导电衬层，且
所述连接导电图案不包括所述第一下部导电衬层。
15.根据权利要求10所述的半导体装置，其特征在于，其中
所述第一栅极电极包括第一导电衬层及第一填充导电层，所述第一导电衬层沿所述第一栅极沟槽的内表面延伸，且所述第一填充导电层位于所述第一导电衬层上并填充所述第一栅极沟槽，
所述连接导电图案包括第二导电衬层及第二填充导电层，所述第二导电衬层沿所述虚设间隔件的侧壁及所述装置隔离层的上表面延伸，且所述第二填充导电层位于所述第二导电衬层上并填充所述分离沟槽，且
所述第一填充导电层包含与所述第二填充导电层不同的材料。
16.根据权利要求10所述的半导体装置，其特征在于，还包括：
第一外延图案，位于所述第一栅极结构与所述装置隔离层之间，
其中从所述鳍型图案的上表面到所述第一外延图案的下表面的垂直距离小于从所述鳍型图案的所述上表面到所述装置隔离层的下表面的垂直距离。
17.一种半导体装置，其特征在于，包括：
鳍型图案，位于衬底上；
第一栅极结构，位于所述鳍型图案上，所述第一栅极结构包括第一栅极间隔件以及第一栅极绝缘层，所述第一栅极间隔件界定第一栅极沟槽，且所述第一栅极绝缘层沿所述第一栅极沟槽的内表面延伸；
第二栅极结构，位于所述鳍型图案上，所述第二栅极结构包括第二栅极间隔件以及第二栅极绝缘层，所述第二栅极间隔件界定第二栅极沟槽，且所述第二栅极绝缘层沿所述第二栅极沟槽的内表面延伸；
虚设间隔件，位于所述第一栅极结构与所述第二栅极结构之间；
分离沟槽，位于所述虚设间隔件之间，所述分离沟槽具有由所述虚设间隔件及所述鳍型图案界定的侧壁；
装置隔离层，位于所述分离沟槽的一部分中，所述装置隔离层的上表面相对于所述衬底的上表面高于所述鳍型图案的上表面；以及
连接导电图案，位于所述装置隔离层上且位于所述分离沟槽中，其中所述第一栅极绝缘层及所述第二栅极绝缘层包含高介电常数介电材料，且
包含所述高介电常数介电材料的绝缘层不形成在所述连接导电图案与所述装置隔离层之间。
18.根据权利要求17所述的半导体装置，其特征在于，其中所述连接导电图案接触所述虚设间隔件及所述装置隔离层。
19.根据权利要求17所述的半导体装置，其特征在于，其中
所述第一栅极结构还包括第一栅极电极，所述第一栅极电极位于所述第一栅极绝缘层上并填充所述第一栅极沟槽，且
所述第一栅极电极的宽度小于所述连接导电图案的宽度。
20.根据权利要求19所述的半导体装置，其特征在于，其中所述第一栅极电极包括第一堆叠导电层，所述连接导电图案包括第二堆叠导电层，且
所述第一栅极电极中的所述第一堆叠导电层的数目大于或等于所述连接导电图案中的所述第二堆叠导电层的数目。
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