KR20140119020A - 플라즈마 처리 방법 및 플라즈마 처리 장치 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

플라즈마 처리 장치는 SiO2를 포함하는 유전체창(16)을 이용하고 있다. 에칭하는 절연막 FL은 실리콘 탄화질화물로 이루어지고, 제 1 플라즈마 처리 공정에 있어서의 처리 가스는 산소 가스를 함유하지 않고 CH2F2 등을 포함하고 있고, 보호막(6)을 퇴적한다. 제 2 플라즈마 처리 공정에 있어서의 처리 가스는 산소 가스를 함유하고 CH3F 등을 포함하고 있고, 단면 볼록 형상 부분의 꼭대기면 등의 에칭을 행한다.

Description

플라즈마 처리 방법 및 플라즈마 처리 장치{PLASMA TREATMENT METHOD AND PLASMA TREATMENT DEVICE}
본 발명의 한 측면은 반도체 디바이스에 있어서의 단면 볼록 형상 부분을 피복하는 절연막에 대한 플라즈마 처리 방법 및 플라즈마 처리 장치에 관한 것이다.
종래의 전계 효과 트랜지스터는 평탄한 반도체 표면의 표층에 채널이 형성된 이차원적인 형상을 갖고 있다. 그러나 최근, 고속 동작ㆍ저소비 전력 특성의 향상을 목적으로 하여, 핀형 반도체 부위의 주위를 둘러싸도록 게이트 절연막을 마련하고, 이것을 둘러싸도록 게이트 전극을 배치한 삼차원 형상의 트랜지스터가 실용화되기 시작하고 있다(예컨대, 특허 문헌 1 참조). 또, 게이트 절연막에는, 예컨대 고유전율 재료(High-k 재료)가 이용된다. 이와 같은 고유전율 재료로서는 TiO2, ZrO2, HfO2 등이 알려져 있다(예컨대, 특허 문헌 2 참조).
핀형(fin-shaped) 반도체 부위에 있어서, 대향하는 두 측면을 캐리어 전달의 채널로 하는 타입의 트랜지스터를 더블게이트(Double-Gate) 트랜지스터라 하고, 이들의 측면에 꼭대기면(頂面)(top surface)을 더한 3면을 캐리어 전달의 채널로 하는 타입의 트랜지스터를 트라이게이트(Tri-Gate) 트랜지스터라 한다. 또한, 각각의 구조의 장점과 단점을 이용하여, 이들을 동일 기판 위에 집적한 반도체 디바이스도 제안되고 있다(예컨대, 특허 문헌 3 참조).
핀형 반도체 부위는 기판으로부터 돌출하고 있으므로, 이것을 게이트 전극에 의해 피복하면, 해당 반도체 부위 및 게이트 전극이 기판으로부터 세워져 마련된 단면 볼록 형상의 부분을 갖게 되지만, 절연이나 보호를 목적으로 하여, 단면 볼록 형상 부분의 측면은 절연막으로 피복할 필요가 있다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 미국 특허 제 7,560,756호 명세서
(특허 문헌 2) 미국 특허 제 7,714,397호 명세서
(특허 문헌 3) 미국 특허 출원 공개 제 2010/297,838호 명세서
그러나 이 단면 볼록 형상 부분을 포함하여 기판 위에 절연막을 형성한 경우, 절연막에 있어서의 단면 볼록 형상 부분의 측면을 피복하는 부분은 필요하지만, 주위의 평탄면을 피복하는 부분이나, 단면 볼록 형상 부분의 꼭대기면을 피복하는 부분은 소자 전체의 평탄성을 저하시키고, 또한 소자 두께를 증가시키기 때문에 불필요한 경우가 있다. 그래서 본원 발명자들은 플라즈마 에칭을 이용하여 절연막의 평탄면 위의 부분을 제거하고자 하면, 측면 위의 부분도 제거되어 버려 단면 볼록 형상 부분을 선택적으로 피복할 수 없는 것을 판명하였다.
본 발명은 이와 같은 과제를 감안하여 이루어진 것으로, 단면 볼록 형상 부분의 측면을 피복하는 절연막을 잔류시킨 상태에서, 그 꼭대기부(頂部)와 주위의 절연막을 제거 가능한 플라즈마 처리 방법 및 플라즈마 처리 장치를 제공하는 것을 목적으로 한다.
상술한 과제를 해결하기 위해, 본 발명의 한 측면에 따른 플라즈마 처리 방법은 기판 본체로부터 세워져 마련된(erected) 단면 볼록 형상 부분을 갖는 기판을 준비하고, 이 단면 볼록 형상 부분을 포함하는 상기 기판 표면을 절연막으로 피복하고, 그 후, 상기 절연막에 플라즈마 처리를 실시하는 플라즈마 처리 방법에 있어서, 상기 기판 표면에 제 1 플라즈마 처리를 실시해 상기 절연막의 표면 위에 보호막을 형성하는 제 1 플라즈마 처리 공정과, 상기 기판 표면에 제 2 플라즈마 처리를 실시해 상기 단면 볼록 형상 부분의 양 측면에 위치하는 상기 절연막을 잔류시키면서, 상기 단면 볼록 형상 부분의 꼭대기면 및 상기 단면 볼록 형상 부분의 주변에 위치하는 상기 절연막을 제거하는 제 2 플라즈마 처리 공정을 구비하고, 상기 제 1 및 제 2 플라즈마 처리 공정은 상기 기판이 배치되는 처리 용기와, SiO2를 포함하는 유전체창 및 이 유전체창의 한쪽 면측에 마련된 슬롯판을 갖는 안테나를 구비한 플라즈마 처리 장치에 의해 행해지고, 이 플라즈마 처리 장치는 상기 안테나에 마이크로파를 공급하면서, 상기 유전체창의 근방에 처리 가스를 공급함으로써, 이 처리 가스를 플라즈마화시켜, 플라즈마화한 처리 가스를 상기 기판 표면측에 주는 것이고, 상기 절연막은 실리콘 탄화질화물로 이루어지고, 상기 제 1 플라즈마 처리 공정에 있어서 상기 처리 용기에 공급되는 상기 처리 가스는 산소 가스를 함유하지 않고 C와 F를 포함하는, 예컨대, CH2F2, CH3F, CHF3, CF4, C5F 및 C4F8로 이루어지는 가스군으로부터 선택되는 적어도 1종의 플루오로카본계 가스를 포함하고, 상기 제 2 플라즈마 처리 공정에 있어서 상기 처리 용기에 공급되는 상기 처리 가스는 산소 가스를 함유하고 C와 F를 포함하는, 예컨대, CH3F, CF4, CHF3, CH2F2, C5F 및 C4F8로 이루어지는 가스군으로부터 선택되는 적어도 1종의 플루오로카본계 가스를 포함하는 것을 특징으로 한다.
이 플라즈마 처리 방법에 의하면, 제 1 플라즈마 처리 공정에 있어서, 처리 가스 중의 플루오로카본계 가스는 마이크로파에 의한 플라즈마화에 의해 일부가 라디칼이 되어 기판 방향으로 흐른다. 또, 이하에서는, (*)는 프리 라디칼(free radical)을 나타내는 것으로 한다.
일반적으로, 플루오로카본계 가스인 CH2F2(2불화에틸)는 이것에 플라즈마화를 위한 마이크로파 에너지가 주어지면, 프리 라디칼로서의 CHF2(*)와 자유 양자 H(*)로 해리되고, 이것에 산소가 가해지면, CO2, H2O 등과 함께 불소 라디칼 F(*)가 발생한다. 특히 불소 라디칼 F(*)는 절연막을 구성하는 실리콘 탄화질화물 중의 실리콘(Si)과 결합하고, 자유 양자 H(*) 또는 산소 O 혹은 산소 라디칼 O(*)는 질소(N) 또는 탄소(C)와 결합하여, 실리콘 탄화질화물로 이루어지는 절연막을 분해하여, 에칭하는 경향이 있다.
이와 같이, 에칭에 기여하는 불소 라디칼 F(*)의 발생은 산소(산소 라디칼)에 의존하고 있다.
여기서, 제 1 플라즈마 처리 공정에서는, 처리 가스 중에 극히 미량의 산소(O)를 공급하지만 산소 가스로서는 공급하지 않는다. 이 미량의 산소의 공급원은 플라즈마가 발생하는 유전체창을 구성하는 SiO2이더라도 좋고, 장치 내부에 공급하는 처리 가스 중에는 산소는 포함되어 있지 않다. 또, 유전체창이 플라즈마에 의해 에칭되는 것에 의해, 여기에서 산소가 발생하는 경우에는 산소에 결합하고 있던 Si도 약간은 발생하게 된다.
실리콘 탄화질화물은 플라즈마화한 처리 가스에 의해 약간 에칭되면서도, 분해된 Si 등과 미량 산소가 결합하여 단면 볼록 형상 부분을 피복하는 절연막 표면 위에 다시 부착된다. 그리고 양 측면의 절연막 표면 위에 실리콘 산화물(Si-O)을 형성하고, 이것이 보호막으로서 절연막 위에 퇴적된다.
한편, 제 2 플라즈마 처리 공정에서는, 적정량의 산소를 처리 가스로서 공급한다. 처리 가스 중의 산소 함유량이 유전체창으로부터의 공급량보다 증가하면, 보호막으로서의 실리콘 산화물의 퇴적 레이트를 에칭 레이트가 상회하는 경향이 나타난다.
플루오로카본계 가스인 CH3F(불화메틸)는 이것에 플라즈마화를 위한 마이크로파 에너지가 주어지면, 프리 라디칼로서의 CH2F(*)와 자유 양자 H(*)로 해리되고, 이것에 산소가 가해지면, CH2F2(2불화에틸)와 마찬가지로 CO2, H2O 등과 함께 불소 라디칼 F(*)가 발생한다. 특히 불소 라디칼 F(*)는 절연막을 구성하는 실리콘 탄화질화물 중의 실리콘(Si)과 결합하고, 자유 양자(H*) 또는 산소(O) 혹은 산소 라디칼 O(*)는 질소(N) 또는 탄소(C)와 결합하여, 실리콘 탄화질화물로 이루어지는 절연막을 분해하여, 에칭하는 경향이 있다.
산소(O)는 플라즈마 중에 있어서의 플루오로카본계 가스의 해리를 촉진하고, 불소 라디칼 F(*)의 발생을 촉진하는 기능을 일반적으로 갖고 있다. 불소 라디칼 F(*)는 보호막이나 절연막을 구성하는 실리콘(Si)과 용이하게 결합하므로, 상술한 것처럼 실리콘 탄화질화물(SiCN)로 이루어지는 절연막은 용이하게 분해되어 에칭이 진행된다. 이 에칭은 보호막(Si-O)에 있어서도 발생하지만, Si-N 사이의 결합 에너지는 Si-O 사이의 결합 에너지보다 작기 때문에, 보호막보다 절연막이 많이 에칭된다.
제 2 플라즈마 처리 공정에 있어서는, 처리 가스 중에 산소를 함유시키는 것에 의해 플루오로카본계 가스 중의 불소(F) 혹은 불소 라디칼 F(*)와 절연막 중의 실리콘(Si)을 결합시키고, 또한, 탄소(C) 또는 질소(N)와 산소(O)를 결합시킴으로써 절연막의 분해를 촉진하고, 에칭을 촉진할 수 있다. 또, 보호막 중의 실리콘(Si)과 플루오로카본계 가스 중의 불소(F)도 결합하고, 보호막 중의 산소(O)는 플루오로카본계 가스 중의 탄소(C)와 결합하기 때문에, 보호막도 약간은 에칭된다.
그러나 제 1 플라즈마 처리 공정에 있어서의 실리콘 산화물의 퇴적 레이트는 플라즈마 발생 위치로부터 기판으로 향하는 방향에 평행한 면, 즉 단면 볼록 형상 부분의 양 측면 위치에 있어서는, 이 방향에 수직인 면보다 상대적으로 높고, 제 2 플라즈마 처리 공정에 있어서의 보호막의 에칭 레이트는 이것과는 반대의 관계를 갖고 있다. 즉, 유전체창 아래의 플라즈마 발생 위치로부터 기판으로 향하는 방향에 수직인 면에서는, 보호막(Si-O) 혹은 절연막(Si-C-N)의 에칭 레이트는 높아지고, 평행한 면에서는 에칭 레이트는 낮아진다. 이것에 의해, 측면의 보호막을 구성하는 실리콘 산화물은 제 1 플라즈마 처리 공정에서는 퇴적되기 쉽고, 제 2 플라즈마 처리 공정에서는 에칭되기 어렵다고 하는 특성을 갖게 되어, 단면 볼록 형상 부분의 양 측면에 있어서 절연막이 잔류하고, 꼭대기면 및 주변의 평탄면 위의 절연막은 제거되게 된다.
또한, 상기 제 1 플라즈마 처리 공정에서는, 상기 기판에 제 1 바이어스 전압이 인가되고, 상기 제 2 플라즈마 처리 공정에서는, 상기 기판에 제 2 바이어스 전압이 인가되고, 상기 제 1 바이어스 전압은 상기 제 2 바이어스 전압보다 큰 것을 특징으로 한다. 즉, 바이어스 전압(바이어스 전력)이 클수록, 바이어스 전압에 의한 처리 가스 구성 원자의 가속이 발생하고 있기 때문에, 퇴적물의 원료인 Si가 절연막으로부터 외부로 튀어나갈 확률이 증가하고, 보호막을 구성하는 실리콘 산화물의 퇴적 레이트가 높아진다. 따라서, 바이어스 전압이 높은 제 1 플라즈마 처리 공정에서는 실리콘 산화물이 퇴적되는 경향이 높아지고, 바이어스 전압이 낮은 제 2 플라즈마 처리 공정에서는 실리콘 산화물이 퇴적되는 경향은 상대적으로 낮아진다. 이것에 의해, 제 1 플라즈마 처리 공정에서는 측벽에 실리콘 산화물이 퇴적되고, 제 2 플라즈마 처리 공정에서는 퇴적보다 실리콘 탄화질화물 혹은 실리콘 산화물의 에칭이 우선되게 된다. 또, 바이어스 전압은 특정 고정 전위(그라운드)와 기판 사이의 전압에 의해 규정된다.
또, 제 1 플라즈마 처리 공정에서 이용하는 플루오로카본계 가스로서는, 상기 CH2F2 외에, CH3F, CHF3, CF4, C5F 및 C4F8 중 적어도 1개 이상의 가스를 이용할 수 있다.
또한, 제 2 플라즈마 처리 공정에서 이용하는 플루오로카본계 가스로서는, 상기 CH3F 외에, CF4, CHF3, CH2F2, C5F 및 C4F8 중 적어도 1개 이상의 가스를 이용할 수 있다.
본 발명의 한 측면에 따른 플라즈마 처리 장치는 상기 플라즈마 처리 방법을 실행하는 플라즈마 처리 장치에 있어서, 상기 처리 가스를 상기 처리 용기 내에 공급하는 가스 공급원과, 상기 유전체창을 갖고, 상기 처리 용기 내에 공급된 상기 처리 가스를 플라즈마화하는 상기 안테나와, 상기 가스 공급원을 제어하는 컨트롤러를 구비하고, 상기 컨트롤러는 상기 제 1 및 제 2 플라즈마 처리 공정을 실행하도록 상기 처리 용기 내에 각각의 플라즈마 처리 공정의 처리 가스를 공급하도록 상기 가스 공급원을 제어하는 것을 특징으로 한다.
이 플라즈마 처리 방법 및 플라즈마 처리 장치에 의하면, 단면 볼록 형상 부분의 측면을 피복하는 절연막을 잔류시킨 상태에서 그 꼭대기부와 주위의 절연막을 제거할 수 있다.
도 1은 핀형 트랜지스터의 사시도이다.
도 2는 도 1에 나타낸 트랜지스터의 IIA-IIA 화살표 단면도(A), 화살표 IIB 방향에서 본 정면도(B)이다.
도 3은 도 1에 나타낸 트랜지스터의 IIIA-IIIA 화살표 단면도(A), IIIB-IIIB 화살표 단면도(B)이다.
도 4는 트랜지스터를 구성하는 1개의 핀 구조의 사시도이다.
도 5는 실시예에 따른 제 1 플라즈마 처리 공정을 설명하기 위한 기판의 종단면도이다.
도 6은 실시예에 따른 제 1 플라즈마 처리 공정을 설명하기 위한 기판의 종단면도이다.
도 7은 실시예에 따른 제 2 플라즈마 처리 공정을 설명하기 위한 기판의 종단면도이다.
도 8은 비교예에 따른 플라즈마 처리 공정을 설명하기 위한 기판의 종단면도이다.
도 9는 바이어스 전력(W)과 단면 볼록 형상 부분의 각종 치수의 관계를 나타내는 그래프이다.
도 10은 플라즈마 처리 장치를 그 종단면 구조와 함께 설명하는 도면이다.
도 11은 슬릿판의 평면도이다.
도 12는 유전체창의 평면도이다.
도 13은 유전체창의 단면도이다.
이하, 실시형태에 따른 플라즈마 처리 방법에 대하여 설명한다. 또, 동일 요소에는 동일 부호를 이용하고, 중복되는 설명은 생략한다.
도 1은 핀형 전계 효과 트랜지스터의 사시도이다. 이 도면에 있어서 XYZ 삼차원 직교 좌표계를 설정하고, 트랜지스터(10)에 있어서의 캐리어가 흐르는 방향을 Y축 방향으로 하고, 기판(1)의 두께 방향을 Z축 방향, 이들 쌍방에 수직인 방향을 X축 방향으로 한다.
이 트랜지스터(10)는 기판(1)과, 기판(1)의 주 표면 위에 형성된 절연층(2)과, 절연층(2) 위에 형성된 핀형 반도체 채널층(3)과, 반도체 채널층(3)의 긴 방향(Y축)을 둘러싸도록 마련된 게이트 절연막 GD와, 게이트 절연막 GD를 사이에 두고 반도체 채널층(3)에 인접하는 게이트 전극 G를 구비하고 있다. 반도체 채널층(3)의 꼭대기면 위의 게이트 절연막 GD에는 비교적 두꺼운 꼭대기부 절연층(4)이 위치하고 있다.
기판(1)은 반도체 기판으로 이루어지고, 본 예에서는 실리콘(Si)이다. 기판(1)의 주 표면 위에 위치하는 베이스 절연층(2)은 매립 산화층(소위 BOX층), 혹은 SOI(Silicon On Insulator) 구조에 있어서의 베이스 절연층이고, 본 예에서는 SiO2로 이루어진다. 또, 절연층(2)은 사파이어(Al2O3) 등의 절연체로 구성되어 있더라도 좋다.
반도체 채널층(3)은 실리콘으로 이루어지고, 게이트 절연막 GD는 고유전율을 갖는 유전체로 이루어진다. 이와 같은 고유전율 재료(high-k 재료)로서는 TiO2, ZrO2, HfO2 등이 알려져 있다. 꼭대기부 절연층(4)은, 예컨대 SiO2 또는 실리콘 질화물로 구성할 수 있다.
게이트 전극 G는 Au, Ag, Cu 또는 Al 등의 금속, 폴리실리콘 등의 반도체, 또는 실리사이드로 구성할 수 있고, 특별히 한정되는 것은 아니지만, 본 예에서는 게이트 전극 G는 폴리실리콘으로 이루어지는 것으로 한다. 또, 반도체에 의해 전극을 구성하는 경우에는 금속성을 가질 정도로 불순물을 첨가하는 것이 바람직하다. 소스 전극 S 및 드레인 전극 D는 게이트 전극 G와 동일한 재료로 구성할 수 있지만, 이들 전극은 반도체 채널층(3)에 접촉하고 있다. 소스 전극 S 및 드레인 전극 D는 게이트 전극 G와 동일하게 각각 X축 방향을 따라 연장되고 있고, 이들 전극은 스트라이프 형상으로 정렬되어 있다.
소스 전극 S 및 드레인 전극 D가 접촉하는 반도체 영역에는 원래의 반도체 채널층(3)과는 다른 도전형 불순물이 첨가되어 있다. 반도체 채널층(3)이 P형이라면 소스 전극 S 및 드레인 전극 D가 접촉하는 반도체 영역의 도전형은 N형이고, 게이트 전극 G에 양전위를 인가함으로써, 게이트 전극 G에 인접하는 반도체 영역에 있어서 N형 채널이 형성된다(NMOS 트랜지스터). 반대로, 소스 전극 S 및 드레인 전극 D가 접촉하는 반도체 영역의 도전형을 P형으로 하고, 게이트 전극 G에 음전위를 인가함으로써, 게이트 전극 G에 인접하는 반도체 영역에 있어서 P형 채널이 형성된다(PMOS 트랜지스터). 또, NMOS 트랜지스터와 PMOS 트랜지스터를 동일 기판 위에 형성한 경우에는 CMOS 트랜지스터가 되고, 이 도면에 나타내는 것보다 많은 전극이 스트라이프 형상으로 정렬되게 된다.
도 2는 도 1에 나타낸 트랜지스터의 IIA-IIA 화살표 단면도(A), 화살표 IIB 방향에서 본 정면도(B)이다.
이 도면(B)에 나타내는 바와 같이, 게이트 절연막 GD는 반도체 채널층(3)의 바깥쪽의 위치에 있어서는 베이스 절연층(2)과 게이트 전극 G에 접촉하여 이들 사이에 개재되어 있고, X축을 따라 연장되어 있다. 이 도면(A)에 나타내는 바와 같이, 게이트 절연막 GD는 반도체 채널층(3)의 위치에 있어서는 그 측부(YZ면)에서 반도체 채널층(3) 및 게이트 전극 G에 접촉하여 이들 사이에 개재되어 있고, 또한, 꼭대기부에 있어서 꼭대기부 절연층(4) 및 게이트 전극 G에 접촉하여 이들 사이에 개재되어 있다.
소스 전극 S 및 드레인 전극 D는 반도체 채널층(3)의 측부(YZ면)에 있어서 반도체 채널층(3)에 접촉하고, 또한, 반도체 채널층(3)의 꼭대기부 위의 꼭대기부 절연층(4)에 접촉하고 있다.
도 3은 도 1에 나타낸 트랜지스터의 IIIA-IIIA 화살표 단면도(A), IIIB-IIIB 화살표 단면도(B)이다.
게이트 전극 G를 지나는 단면도(A)에서 나타내는 바와 같이, 이 XZ 단면에 있어서의 반도체 채널층(3) 및 꼭대기부 절연층(4)의 형상은 직사각형이다. 게이트 절연막 GD는 X축 방향을 따라 연장되어 있고, Z축 방향으로 수직으로 마련되는 핀형 반도체 채널층(3)의 표면으로 뻗어가고 있다. 한편, 게이트 전극 G를 지나지 않는 단면도(B)에 나타내는 바와 같이, 게이트 전극 G의 Y축 방향 바깥쪽의 영역에 있어서는 게이트 절연막 GD는 형성되어 있지 않다.
다음으로 상기 핀 구조를 절연막으로 피복하고, 이것에 플라즈마 처리를 실시하는 공정에 대하여 설명한다.
도 4는 트랜지스터를 구성하는 1개의 핀 구조의 사시도이다. 즉, 이 도면에서는, 설명의 명확화를 위해 도 1에 나타내는 게이트 구조 부분만을 발췌한 것이다. 반도체 기판(1)의 상면은 모두 절연막 FL에 의해 피복되어 있다. 이 절연막 FL은 본 실시형태의 플라즈마 처리 방법에 의해 단면 볼록 형상 부분의 측벽에 마련된 부분을 제외하고 제거된다. 또, 이 절연막의 형성 및 플라즈마 처리 공정은 도 1과 같이 복수의 핀 구조를 갖는 트랜지스터에 있어서 적용된다.
절연막 FL은 실리콘 탄화질화물(SiCN)로 이루어진다. 절연막 FL은 화학적 기상 성장(CVD)법, 플라즈마 여기 CVD(PECVD)법 또는 스퍼터링법을 이용하여 형성할 수 있다. PECVD법에서는 예컨대, 암모니아(NH3) 가스를 실란(SiH4) 가스와 메탄(CH4) 가스를 플라즈마화하여, 기판 위에 SiCN을 퇴적할 수 있다. 스퍼터링법의 경우는 타겟으로서 SiCN 기판을 이용하면 SiCN막을 기판 위에 용이하게 퇴적시킬 수 있다.
퇴적되는 절연막 FL은 비정질이다. 절연막 FL은 기판(1) 위의 베이스 절연층(2)의 표면과 단면 볼록 형상 부분을 피복하고 있다. 단면 볼록 형상의 부분은 이 도면에서는 2부분 존재하고 있다. 1개는 핀형 반도체 채널층(3)의 부분이고, 다른 1개는 게이트 전극 G의 부분이다. 어느 부위라도, 기판으로부터 세워져 마련된 단면 볼록 형상 부분을 구성하고 있다. 어느 부위라도 동일한 플라즈마 처리가 가능하지만, 이하에서는, 게이트 전극 G의 부분을 플라즈마 처리하는 공정에 대하여 설명한다.
이 절연막 FL에 대한 플라즈마 처리는 제 1 플라즈마 처리 공정과, 제 2 플라즈마 처리 공정으로 이루어지고, 후술하는 플라즈마 처리 장치를 이용하여 이하와 같이 행해진다.
도 5는 실시예에 따른 제 1 플라즈마 처리 공정을 설명하기 위한 기판의 종단면도(V-V 화살표 단면 : YZ 단면)이다.
기판(1) 위에는 베이스 절연층(2)을 사이에 두고 단면 볼록 형상 부분을 피복하는 절연막 FL이 형성되어 있다. 단면 볼록 형상 부분은 게이트 절연막 GD, 게이트 전극 G 및 꼭대기부 절연층(5)을 차례로 적층하여 이루어진다. 절연막 FL은 베이스 절연층(2)에 접촉하는 절연 영역 FL1, 단면 볼록 형상 부분의 좌우의 측면을 각각 피복하는 절연 영역 FL2L, FL2R 및 단면 볼록 형상 부분의 꼭대기부를 피복하는 절연 영역 FL3을 구비하고 있고, 이들 절연 영역은 연속하고 있다.
제 1 플라즈마 처리 공정에서는, 플라즈마 처리 장치의 처리 용기 내에 기판을 배치하고, 이 장치에 의해 절연막 FL 위에 보호막을 형성한다. 보호막을 형성하기 위해, 처리 가스에 마이크로파를 조사하여 플라즈마화하고, 플라즈마화한 처리 가스를 기판 표면 위로 유도한다. 여기서, 마이크로파 전자계를 방사하는 안테나는 유전체판과 금속 슬롯판을 대향시켜 구성된다. 유전체판은 석영(SiO2)으로 이루어진다. 유전체판의 바로 아래의 영역에 있어서 처리 가스는 플라즈마화하지만, 이때 처리 가스가 유전체판을 약간 에칭하고 있다.
제 1 플라즈마 처리 공정에 있어서 처리 용기 내에 공급되는 처리 가스는 산소 가스(O2)를 함유하지 않고 플루오로카본계 가스를 포함한다. 플루오로카본계 가스는 CH2F2, CH3F, CHF3, CF4, C5F 및 C4F8로 이루어지는 가스군으로부터 선택되는 적어도 1종의 가스를 포함하고 있다.
또, 이 실시예에 있어서의 제 1 플라즈마 처리 공정의 조건은 이하와 같고, 처리 온도는 실온이다.
(1) 처리 가스에 포함되는 가스 종류 :
ㆍAr
ㆍCH2F2(2불화에틸)
(2) 처리 가스의 유량 :
ㆍAr : 1000sccm
ㆍCH2F2 : 5sccm
(3) 처리 용기 내 압력 :
ㆍ20mTorr(=2.7㎩)
(4) 마이크로파 전력 :
ㆍ2000W(마이크로파의 주파수=2.45㎓)
(5) 바이어스 전력(W1) :
ㆍ450W
(6) RDC 값 :
ㆍ55
(7) 처리 시간 :
ㆍ8초
또, 처리 가스는 처리 용기에 이르는 도입 경로 도중에 분기기를 마련하여 2계통으로 분기되고, 한쪽을 기판과 안테나 사이의 공간의 주위에 위치하는 주변 도입부에 도입하고, 다른 쪽을 기판 중앙의 위쪽에 위치하는 중앙 도입부에 도입한다. 또, 중앙 도입부 및 주변 도입부로부터의 가스 도입량을 조절하는 기술을 RDC(Radical Distribution Control)라고 부른다. 여기서의 RDC 값은 주변 도입부로부터의 가스 도입량 GP에 대한 중앙 도입부로부터의 가스 도입량 GC의 비(=GC/GP)에 의해 나타내어지는 것으로 한다.
또한, 바이어스 전력(W1)은 기판에 인가되는 전력이고, 이 전압(V1)은 주파수가 13.56㎒인 교류 전압이다. 이 바이어스 전력은 바이어스용 전원 BV(도 10 참조)로부터 공급된다.
이 플라즈마 처리 방법에 의하면, 제 1 플라즈마 처리 공정에 있어서, 처리 가스 중의 플루오로카본계 가스(본 예에서는 CH2F2)는 마이크로파에 의한 플라즈마화에 의해 일부가 라디칼이 되어 기판 방향으로 흐른다.
일반적으로, 플루오로카본계 가스인 CH2F2는 마이크로파 에너지가 주어지면, 이하와 같이, 프리 라디칼로서의 CHF2(*)와 자유 양자 H(*)로 해리된다. 또, (*)는 프리 라디칼을 나타내고 있다.
CH2F2→CHF2(*)+H(*)
해리된 처리 가스(CHF2(*)+H(*))에 산소(혹은 산소 라디칼)가 가해지면, CO2, H2O 등과 함께 불소 라디칼 F(*)가 발생한다.
절연막 FL은 SiCN으로 구성되어 있다. SiCN 중에서 불소 라디칼(F*)은 Si와 결합한다(Si-F). 자유 양자(H*) 또는 산소(O) 혹은 산소 라디칼 O(*)는 N 또는 C와 결합하여 CO2, H2O, NH3 등을 생성한다. 이것에 의해. SiCN으로 이루어지는 절연막 FL은 에칭된다.
여기서, 제 1 플라즈마 처리 공정에서는, 처리 가스 중에 극히 미량의 산소(O)를 포함하지만, 산소 가스로서는 공급하지 않더라도 좋다. 이 미량의 산소의 공급원은 유전체창을 구성하는 SiO2이더라도 좋고, 장치 내부에 공급하는 처리 가스 중에는 산소는 포함되어 있지 않더라도 좋다. 또, 유전체창이 플라즈마에 의해 에칭되는 것에 의해, 여기로부터 산소가 발생하는 경우에는 산소에 결합하고 있던 Si도 약간은 발생하게 된다.
SiCN으로 이루어지는 절연막 FL은 플라즈마화한 처리 가스에 의해, 그 표면, 특히 베이스 절연층(2)에 접촉하는 부분의 절연 영역 FL1이 약간 에칭되면서도, 분해된 Si 등과 미량의 산소가 결합하여 단면 볼록 형상 부분을 피복하는 절연막 FL 표면 위에 다시 부착된다.
도 6은 실시예에 따른 제 1 플라즈마 처리 공정을 설명하기 위한 기판의 종단면도이다.
상기 제 1 플라즈마 처리의 결과, 적어도, 단면 볼록 형상 부분의 양 측면의 절연막 FL 표면 위에는, 실리콘 산화물(Si-O)이 형성되고, 이것이 보호막(6)으로서 절연막 FL 위에 퇴적된다. 실리콘 산화물로서는, SiO와 SiO2가 알려져 있지만, 보호막(6)의 주성분은 SiO2 또는 SiO이다.
도 7은 실시예에 따른 제 2 플라즈마 처리 공정을 설명하기 위한 기판의 종단면도이다.
제 2 플라즈마 처리 공정에서는 적정량의 산소를 처리 가스로서 공급한다.
또, 이 실시예에 있어서의 제 2 플라즈마 처리 공정의 조건은 이하와 같고, 처리 온도는 실온이다.
(1) 처리 가스에 포함되는 가스 종류 :
ㆍAr
ㆍCH3F(불화메틸)
ㆍO2
ㆍCO
(2) 처리 가스의 유량:
ㆍAr : 200sccm
ㆍCH2F2 : 45sccm
ㆍO2 : 37sccm
ㆍCO : 100sccm
(3) 처리 용기 내 압력 :
ㆍ45mTorr(=6.0㎩)
(4) 마이크로파 전력 :
ㆍ2000W(마이크로파의 주파수=2.45㎓)
(5) 바이어스 전력(W2) :
ㆍ30W
(6) RDC 값 :
ㆍ5
(7) 처리 시간 :
ㆍ70초
또, 바이어스 전력(W2)은 기판에 인가되는 전압(V2)에 의해 소비되는 전력이고, 이 전압(V2)은 주파수 13.56㎒의 교류 전압이다.
제 2 플라즈마 처리 공정과 같이, 처리 가스 중의 산소 함유량이 유전체창으로부터의 공급량보다 증가하면, 보호막(6)으로서의 실리콘 산화물의 퇴적 레이트를 에칭 레이트가 상회하는 경향이 나타난다. 이 경향은 단면 볼록 형상 부분의 측벽 이외의 영역에서 현저하게 된다.
플루오로카본계 가스인 CH3F(불화메틸)는 이것에 마이크로파 에너지가 주어지면, 프리 라디칼로서의 CH2F(*)와 자유 양자 H(*)로 해리된다. 해리된 처리 가스(CH2F(*)+H(*))에 산소(또는 산소 라디칼)가 가해지면 CH2F2(2불화에틸)와 마찬가지로 CO2, H2O 등과 함께 불소 라디칼 F(*)가 발생한다.
불소 라디칼 F(*)는 절연막 FL을 구성하는 SiCN 중의 실리콘(Si)과 결합하고, 자유 양자(H*) 또는 산소(O) 혹은 산소 라디칼 O(*)는 N 또는 C와 결합하여, SiCN으로 이루어지는 절연막 FL을 분해하여 에칭한다.
산소(O)는 플라즈마 중에 있어서의 플루오로카본계 가스 해리를 촉진하고, 불소 라디칼 F(*)의 발생을 촉진시키는 기능을 일반적으로 갖고 있다. 불소 라디칼 F(*)는 보호막(6)(SiO)이나 절연막 FL(SiCN)을 구성하는 Si와 용이하게 결합하므로, 상술한 바와 같이 SiCN으로 이루어지는 절연막 FL은 용이하게 에칭된다. 이 에칭은 보호막(Si-O)에 있어서도 발생하지만, Si-N 사이의 결합 에너지는 Si-O 사이의 결합 에너지보다 작기 때문에 보호막(6)보다 절연막 FL이 많이 에칭된다.
제 2 플라즈마 처리 공정에 있어서는, 처리 가스 중에 산소를 함유시키는 것에 의해 플루오로카본계 가스 중의 불소(F) 혹은 불소 라디칼 F(*)와 절연막 FL(SiCN) 중의 실리콘(Si)을 결합시킨다. 또한, 절연막 FL 중의 탄소(C) 또는 질소(N)와, 산소(O)(라디칼 포함)가 결합함으로써, 절연막 FL의 분해를 촉진하고, 에칭을 촉진할 수 있다. 또, 보호막(6) 중의 실리콘(Si)과 플루오로카본계 가스 중의 불소(F)와도 결합하고, 보호막(6) 중의 산소(O)는 플루오로카본계 가스 중의 탄소(C)와 결합하기 때문에, 보호막(6)도 약간은 에칭된다.
제 1 플라즈마 처리 공정에 있어서의 실리콘 산화물의 퇴적 레이트는 플라즈마 발생 위치로부터 기판으로 향하는 방향(-Z 방향)에 평행한 면(예 : XZ 평면), 즉 단면 볼록 형상 부분의 양 측면 위치에서는, 이 방향에 수직인 면(XY 평면)보다 상대적으로 높고, 제 2 플라즈마 처리 공정에 있어서의 보호막(6)의 에칭 레이트는 이것과는 반대의 관계를 갖고 있다. 즉, 유전체창 아래의 플라즈마 발생 위치로부터 기판으로 향하는 방향(-Z 방향)에 수직인 면(XY 평면)에서는, 보호막(6)(Si-O) 혹은 절연막 FL(Si-C-N)의 에칭 레이트는 커지고, 평행한 면(예 : XZ 평면)에서는 에칭 레이트는 낮아진다.
이것에 의해, 측면의 보호막(6)을 구성하는 실리콘 산화물은 제 1 플라즈마 처리 공정에서는 퇴적되기 쉽고, 제 2 플라즈마 처리 공정에서는 에칭되기 어렵다고 하는 특성을 갖는다. 이 때문에, 단면 볼록 형상 부분의 양 측면에 있어서 절연막(6)이 잔류하고, 꼭대기면 및 주변의 평탄면 위의 절연막 FL은 제거되게 된다.
또, 측면에 형성된 보호막(6) 및 절연막 FL2L, FL2R이라 하더라도, 처리 시간이 길어지면 에칭이 진행된다. 측면의 보호막(6)이 제거된 시점에서 측면의 절연막 FL2L, FL2R의 두께는 다른 영역의 절연막 FL1, FL3(도 6 참조)보다 두꺼우므로, 에칭을 계속함으로써 절연막 FL1, FL3이 완전히 제거된 시점에서 측면의 절연막 FL2L, FL2R을 잔류시킬 수 있다(도 7 참조). 또, 도 7에 있어서는 게이트 전극 G 위에 잔류하고 있다.
또, 제 1 플라즈마 처리 공정에서는, 기판에 제 1 바이어스 전압(V1)이 인가되고, 제 2 플라즈마 처리 공정에서는, 기판에 제 2 바이어스 전압(V2)이 인가되고 있다. 또, 바이어스 전압은 특정한 고정 전위(그라운드)와 기판 사이의 전압에 의해 규정된다.
여기서, 제 1 바이어스 전압(V1)은 제 2 바이어스 전압(V2)보다 크다. 바이어스 전압(바이어스 전력 W1, W2)이 클수록 바이어스 전압에 의한 처리 가스 구성 원자의 가속이 발생하고 있기 때문에, 퇴적물의 원료가 되는 Si가 절연막으로부터 외부로 튀어나갈 확률이 증가하고, Si가 공급되므로, 보호막(6)을 구성하는 실리콘 산화물의 퇴적 레이트가 높아진다. 또, 바이어스 전력이 없는 경우에 있어서도, 처리 가스는 기판을 향해 흐르고 있으므로, 이와 같은 경향은 갖고 있다.
따라서, 바이어스 전압이 높은 제 1 플라즈마 처리 공정에서는, 실리콘 산화물이 퇴적되는 경향이 높아지고, 바이어스 전압이 낮은 제 2 플라즈마 처리 공정에서는, 실리콘 산화물이 퇴적되는 경향은 상대적으로 낮아진다. 이것에 의해, 제 1 플라즈마 처리 공정에서는, 실리콘 산화물이 퇴적되고, 제 2 플라즈마 처리 공정에서는, 퇴적보다 실리콘 탄화질화물 혹은 실리콘 산화물의 에칭이 우선되게 된다. 또, 제 1 플라즈마 처리 공정에 있어서의 바이어스 전력은 보호막 형성 시간을 짧게 하는 관점에서 100(W) 이상, 단위 면적(1㎠)당 약 0.14W/㎠ 이상이 바람직하다.
다음으로, 비교예에 대하여 설명한다.
비교예에서는, 상술한 2단계의 플라즈마 처리 대신에 1단계만의 플라즈마 처리를 절연막 FL이 형성된 기판에 실시했다. 즉, 비교예에서는, 상술한 제 1 플라즈마 처리는 행하지 않고 상기 제 2 플라즈마 처리만을 행했다.
도 8은 비교예에 따른 플라즈마 처리 공정을 설명하기 위한 기판의 종단면도이다.
비교예에 있어서는, 이 도면에 나타내는 바와 같이, 단면 볼록 형상 부분의 측면의 절연막은 그 주위의 절연막을 제거한 시점에서 거의 완전히 제거되고, 게이트 전극 G의 측면이 노출되었다. 또, 꼭대기부 절연층(5)은 화살표의 방향으로 에칭되어 높이가 감소했다.
도 9는 제 1 플라즈마 처리에 있어서의 바이어스 전력(W)과 단면 볼록 형상 부분의 각종 치수의 관계를 나타내는 그래프이다.
여기서는, 상기 실시예의 조건에 있어서의 바이어스 전력(W)을 변화시켜, 보호막의 퇴적 효과를 현저하게 하기 위해, 처리 시간을 20초로 하고, 다른 조건은 상기 실시예와 동일하게 했다.
이 그래프에 있어서, BTM은 도 6에 있어서의 보호막(6)을 포함하는 단면 볼록 형상 부분의 바닥 부분의 폭(Y축 방향의 치수), TOP는 도 6에 있어서의 보호막(6)을 포함하는 단면 볼록 형상 부분의 꼭대기부 부근(단면 볼록 형상 부분의 보호막 형성 전의 높이의 90% 위치)의 폭(Y축 방향의 치수)을 나타내고 있다. HM은 보호막(6)을 포함하는 단면 볼록 형상 부분의 바닥 부분의 노출 표면으로부터 꼭대기면까지의 높이를 나타내고 있다.
이 그래프에 의하면, 바이어스 전력의 증가에 따라, 보호막(6)의 두께가 증가하고 있는 것을 알 수 있다.(또, 보호막(6)의 형성 전의 단면 볼록 형상 부분의 치수는 BTM=74㎚, TOP=70㎚이다.)
또, 상기 제 1 플라즈마 처리 및 제 2 플라즈마 처리를 행하는 경우, 단면 볼록 형상 부분의 측면에만 절연막 FL을 잔류시킨다.
또, 플루오로카본계 가스의 유량은 제 1 플라즈마 처리 공정의 경우가 제 2 플라즈마 처리 공정을 실행할 때보다 작다.
이상, 상기에서는 게이트 전극 형성 부분을 단면 볼록 형상 부분으로 하여, 이 주위를 피복하는 절연층 FL에 플라즈마 처리를 실시하는 경우에 대하여 설명했다. 또, 단면 볼록 형상 부분으로의 플라즈마 처리로서, 이것을 핀형 반도체 채널층(3)을 피복하는 절연막 FL에 적용한 경우, 이것도 게이트 전극의 경우와 마찬가지로 단면 볼록 형상 부분을 절연막으로 피복하는 구조이기 때문에, 상기와 같이, 실시예의 플라즈마 처리에서는 측면에만 절연막 FL을 잔류시킬 수 있고, 비교예의 플라즈마 처리에서는 측면의 절연막은 잔류시킬 수 없다.
또, 제 1 플라즈마 처리 공정에서 이용하는 플루오로카본계 가스로서는 상기 CH2F2 외에, CH3F, CHF3, CF4, C5F 및 C4F8 중에서 선택되는 적어도 1종을 이용할 수 있다.
또한, 제 2 플라즈마 처리 공정에서 이용하는 플루오로카본계 가스로서는 상기 CH3F 외에, CF4, CHF3, CH2F2, C5F 및 C4F8 중에서 선택되는 적어도 1종을 이용할 수 있다.
이상 설명한 바와 같이, 상술한 플라즈마 처리 방법에 의하면 단면 볼록 형상 부분의 측면을 피복하는 절연막을 잔류시킨 상태에서 그 꼭대기부와 주위의 절연막을 제거할 수 있다.
다음으로 상술한 플라즈마 처리를 행하는 플라즈마 처리 장치에 대하여 설명한다.
도 10은 플라즈마 처리 장치를 그 종단면 구조와 함께 설명하는 도면이다.
플라즈마 처리 장치(101)는 원통 형상의 처리 용기(102)를 구비하고 있다. 처리 용기(102)의 천장부는 유전체로 이루어지는 유전체창(천판)(16)으로 막힌다. 처리 용기(102)는, 예컨대 알루미늄으로 이루어지고, 전기적으로 접지된다. 처리 용기(102)의 내벽면은 알루미나 등의 절연성 보호막(2f)으로 피복되어 있다.
처리 용기(102)의 바닥 부분의 중앙에는 기판으로서의 반도체 웨이퍼(이하 웨이퍼라고 한다) W를 탑재하기 위한 스테이지(103)가 마련된다. 스테이지(103)의 상면에 웨이퍼 W가 유지된다. 스탠드(103)는, 예컨대 알루미나나 질화알루미나 등의 세라믹 재료로 이루어진다. 스탠드(103)의 내부에는 히터(105)가 내장되고, 웨이퍼 W를 소정 온도로 가열할 수 있도록 되어 있다. 히터(105)는 지주 내에 배치된 배선을 통해 히터 전원(104)에 접속된다.
스탠드(103)의 상면에는 스탠드(103)에 탑재되는 웨이퍼 W를 정전 흡착하는 정전척 CK가 마련된다. 정전척 CK에는 정합기 MG를 통해 바이어스용 직류 혹은 고주파 전력을 인가하는 바이어스용 전원 BV가 접속된다.
처리 용기(102)의 바닥 부분에는 스탠드(103)에 탑재되는 웨이퍼 W의 표면보다 아래쪽의 배기구(11a)로부터 처리 가스를 배기하는 배기관(11)이 마련된다. 배기관(11)에는 압력 제어 밸브 PCV를 통해 진공 펌프 등의 배기 장치(10)가 접속된다. 배기 장치(10)는 압력 제어 밸브 PCV를 통해 처리 용기(102) 내부에 연통하고 있다. 압력 제어 밸브 PCV 및 배기 장치(10)에 의해 처리 용기(102) 내의 압력이 소정의 압력으로 조절된다.
처리 용기(102)의 천장부에는 기밀성을 확보하기 위한 O링 등의 밀봉 부분(15)을 사이에 두고 유전체창(16)이 마련된다. 유전체창(16)은 석영(SiO2)으로 구성되는 유전체로 이루어지고, 마이크로파에 대하여 투과성을 갖는다.
유전체창(16)의 상면에는 원판 형상의 슬롯판(20)이 마련된다. 슬롯판(20)은 도전성을 갖는 재질, 예컨대 Ag, Au 등으로 도금이나 코팅된 구리로 이루어진다. 슬롯판(20)에는, 예컨대 복수의 T자 형상이나 L자 형상의 슬롯(21)이 동심원 형상으로 배열되어 있다.
슬롯판(20)의 상면에는 마이크로파의 파장을 압축하기 위한 유전체판(25)이 배치된다. 유전체판(25)은, 예컨대 석영(SiO2), 알루미나(Al2O3), 혹은 질화알루미늄(AlN) 등의 유전체로 이루어진다. 유전체판(25)은 도전성의 커버(26)로 덮인다. 커버(26)에는 둥근 고리 모양의 열매체(heat medium) 유로(27)가 마련된다. 이 열매체 유로(27)에 흐르는 열매체에 의해 커버(26) 및 유전체판(25)이 소정의 온도로 조절된다. 2.45㎓의 파장의 마이크로파를 예로 들면, 진공 중의 파장은 약 12㎝이고, 알루미나제의 유전체창(16) 중에서의 파장은 약 3~4㎝가 된다.
커버(26)의 중앙에는, 마이크로파를 전파하는 동축 도파관(30)이 접속된다. 동축 도파관(30)은 내측 도체(31)와 외측 도체(32)로 구성되고, 내측 도체(31)는 유전체판(25)의 중앙을 관통하여 슬롯판(20)의 중앙에 접속된다.
동축 도파관(30)에는 모드 변환기(37) 및 구형(矩形) 도파관(36)을 통해 마이크로파 발생기(35)가 접속된다. 마이크로파는 2.45㎓ 외에, 860㎒, 915㎒ 및 8.35㎓ 등의 마이크로파를 이용할 수 있다.
마이크로파 발생기(35)가 발생시킨 마이크로파는 마이크로파 도입로로서의 구형 도파관(36), 모드 변환기(37), 동축 도파관(30) 및 유전체판(25)에 전파된다. 유전체판(25)에 전파된 마이크로파는 슬롯판(20)의 다수의 슬롯(21)으로부터 유전체창(16)을 통해 처리 용기(2) 내에 공급된다. 마이크로파에 의해 유전체창(16)의 아래쪽에 전계가 형성되고, 처리 용기(2) 내의 처리 가스가 플라즈마화한다.
슬롯판(20)에 접속되는 내측 도체(31)의 하단은 원뿔대 형상으로 형성된다. 이것에 의해, 동축 도파관(30)으로부터 유전체판(25) 및 슬롯판(20)에 마이크로파가 효율적으로 손실 없이 전파된다.
레이디얼 라인 슬롯 안테나에 의해 생성된 마이크로파 플라즈마의 특징은 유전체창(16) 바로 아래(플라즈마 여기 영역이라고 불린다)에서 생성된 비교적 전자 온도가 높은 에너지의 플라즈마가 확산되고, 웨이퍼 W 바로 위(확산 플라즈마 영역)에서는 약 1~2eV 정도의 낮은 전자 온도의 플라즈마가 되는 것에 있다. 즉, 평행 평판 등의 플라즈마와는 달리, 플라즈마의 전자 온도의 분포가 유전체창(16)으로부터의 거리의 함수로서 명확하게 발생하는 것에 특징이 있다.
보다 상세하게는, 유전체창(16) 바로 아래에서의 수 eV~약 10eV의 전자 온도가 웨이퍼 W 위에서는 약 1~2eV 정도로 감쇠한다. 웨이퍼 W의 처리는 플라즈마의 전자 온도가 낮은 영역(확산 플라즈마 영역)에서 행해지기 때문에, 웨이퍼 W에 리세스 등의 데미지를 주는 것이 억제된다. 플라즈마의 전자 온도가 높은 영역(플라즈마 여기 영역)에 처리 가스가 공급되면, 처리 가스는 용이하게 여기되어 해리된다. 한편, 플라즈마의 전자 온도가 낮은 영역(플라즈마 확산 영역)에 처리 가스가 공급되면, 플라즈마 여기 영역 근방에 공급된 경우에 비하여 해리의 정도는 억제된다.
처리 용기(102)의 천장부의 유전체창(16) 중앙에는 웨이퍼 W의 중심부에 처리 가스를 도입하는 중앙 도입부(55)가 마련된다. 동축 도파관(30)의 내측 도체(31)에는 처리 가스의 공급로(52)가 형성된다. 중앙 도입부(55)는 공급로(52)에 접속된다.
중앙 도입부(55)는 유전체창(16)의 중앙에 마련된 원통 형상의 공간부(143)(도 13 참조)에 끼워지는 원기둥 형상의 블록(57)과, 동축 도파관(30)의 내측 도체(31)의 하면과 블록(57)의 상면의 사이에 적당한 간격을 갖고 뚫린 가스 저장부(60)와, 선단부에 가스 분출용 개구(59)를 갖는 원기둥 형상 공간이 연속한 테이퍼 형상의 공간부(143a)(도 13 참조)로 구성된다.
블록(57)은, 예컨대 알루미늄 등의 도전성 재료로 이루어지고, 전기적으로 접지되어 있다. 블록(57)에는 상하 방향으로 관통하는 복수의 중앙 도입구(58)가 형성된다. 중앙 도입구(58)의 평면 형상은 필요한 컨덕턴스 등을 고려하여 원 또는 긴 구멍으로 형성된다. 알루미늄제의 블록(57)은 양극 산화 피막 알루미나(Al2O3), 이트리아(Y2O3) 등으로 코팅된다.
또, 공간부(143a)(도 13 참조)의 형상은 테이퍼 형상으로 한정되는 것이 아니고, 단순한 원기둥 형상이더라도 좋다.
내측 도체(31)를 관통하는 공급로(52)로부터 가스 저장부(60)에 공급된 처리 가스는 가스 저장부(60) 내에서 확산된 후 블록(57)의 복수의 중앙 도입구로부터 아래쪽으로 또한 웨이퍼 W의 중심부를 향해 분사된다.
처리 용기(102)의 내부에는 웨이퍼 W의 위쪽의 주변을 둘러싸도록, 웨이퍼 W의 주변부에 처리 가스를 공급하는 링 형상의 주변 도입부(61)가 배치된다. 주변 도입부(61)는 천장부에 배치되는 중앙 도입구(58)보다 아래쪽에, 또한 스탠드(103)에 탑재된 웨이퍼 W보다 위쪽에 배치된다. 주변 도입부(61)는 중공(中空)의 파이프를 고리 모양으로 한 것이고, 그 내주측에는 둘레 방향으로 일정한 간격을 두고 복수의 주변 도입구(62)가 뚫린다.
주변 도입구(62)는 주변 도입부(61)의 중심을 향해 처리 가스를 분사한다. 주변 도입부(61)는, 예컨대, 석영으로 이루어진다. 처리 용기(102)의 측면에는 스테인리스 재질의 공급로(53)가 관통한다. 공급로(53)는 주변 도입부(61)에 접속된다. 공급로(53)로부터 주변 도입부(61)의 내부에 공급된 처리 가스는 주변 도입부(61)의 내부의 공간에 확산된 후, 복수의 주변 도입구(62)로부터 주변 도입부(61)의 안쪽을 향해 분사된다. 복수의 주변 도입구(62)로부터 분사된 처리 가스는 웨이퍼 W의 주변 상부에 공급된다. 또, 링 형상의 주변 도입부(61)를 마련하는 대신에 처리 용기(2)의 내측면에 복수의 주변 도입구(62)를 형성하더라도 좋다.
처리 용기(2) 내에는 가스 공급원(100)으로부터 처리 가스가 공급된다. 가스 공급원(100)은 외부로 연장된 2개의 가스 라인(46, 47)을 갖고 있다. 가스 공급원(100)에는 복수의 원료 가스원이 내장되어 있고, 이들 원료 가스원으로부터의 라인은 적당히 분기ㆍ결합되고, 최종적으로 2개의 가스 라인(46, 47)으로서 외부로 연장되어 있다. 제 1 가스 라인(46)은 공급로(52)를 통해 중앙 도입부(55)에 접속되어 있고, 중앙 도입부(55)에 중앙 도입 가스 Gc를 공급한다. 또한, 제 2 가스 라인(47)은 공급로(53)를 통해 주변 도입부(61)에 접속되어 있고, 주변 도입부(61)에 주변 도입 가스 Gp를 공급한다. 바꿔 말하면, 가스 라인(46)으로부터의 처리 가스를 웨이퍼 W 중앙의 위쪽에 위치하는 중앙 도입부(55)에 도입하고, 가스 라인(47)으로부터의 처리 가스를 웨이퍼 W와 안테나(16, 20) 사이의 공간의 주위에 위치하는 주변 도입부(61)에 도입한다.
가스 공급원(100)은 내부에 유량 제어 밸브를 갖고 있고, 각각의 가스 라인(46, 47) 내에 흐르는 가스의 유량은 조정 가능하다.
도 1에 나타낸 컨트롤러 CONT는 가스 공급원(100)에 있어서의 유량 제어 밸브를 제어하고, 가스 라인(46, 47)에 각각 흐르는 가스 Gc, Gp에 포함되는 특정 가스의 분압비와 유량을 제어한다. 예컨대, 가스 라인(46, 47)의 각각에, 모든 원료 가스로부터의 라인이 접속되고, 이들 각 라인에 마련된 각 원료 가스의 유량 제어 밸브를 조정함으로써, 각각의 가스 라인(46, 47)의 내부에 흐르는 각종 원료 가스의 혼합비를 제어한다. 이 장치에서는, 웨이퍼 W의 중심 부분에 공급되는 중앙 도입 가스 Gc와, 주변 부분에 공급되는 주변 도입 가스 Gp의 가스 종류마다의 분압이나 가스 종류 자체를 변화시킬 수 있으므로, 플라즈마 처리의 특성을 다양하게 변화시킬 수 있다.
상술한 바와 같이, 제 1 플라즈마 처리에 있어서는, Ar 가스와 CH2F2 가스를 각각의 가스 라인(46, 47)에 소정의 유량비로 공급하고, 제 2 플라즈마 처리에 있어서는, Ar 가스, CH3F 가스, O2 가스 및 CO 가스를 각각의 가스 라인(46, 47)에 소정의 유량비로 공급한다. 이들 처리 가스의 유량은 가스 공급원(100)을 제어하는 컨트롤러(100)에 의해 제어한다.
도 11은 슬롯판(20)의 평면도이다.
슬롯판(20)은 박판 형상으로서, 원판 형상이다. 슬롯판(20)의 판 두께 방향의 양면은 각각 평평하다. 슬롯판(20)은 판 두께 방향으로 관통하고, 이웃하는 2개의 슬롯(133, 134)을 갖고 있다. 슬롯(133, 134)이 한 쌍이 되어, 중심부가 끊긴 대략 L자 형상이 되도록 배치되어 구성되어 있다. 즉, 슬롯판(20)은 한쪽 방향으로 연장되는 제 1 슬롯(133) 및 한쪽 방향에 대하여 수직인 방향으로 연장되는 제 2 슬롯(134)으로 구성되는 슬롯쌍(140)을 갖는 구성이다. 또, 슬롯쌍(140)의 일례에 대해서는 도 11 중의 점선으로 나타내는 영역에서 도시하고 있다.
이 실시형태에 있어서는, 제 1 슬롯(133)의 개구 폭, 즉 제 1 슬롯(133) 중 긴 방향으로 연장되는 한쪽의 벽부(130a)와 긴 방향으로 연장되는 다른 쪽의 벽부(130b) 사이의 길이 W1은 12㎜가 되도록 구성되어 있다. 한편, 도 11 중의 길이 W2로 나타내는 제 1 슬롯(133)의 긴 방향의 길이, 즉 제 1 슬롯(133)의 긴 방향의 한쪽의 단부(130c)와 제 1 슬롯(133)의 긴 방향의 다른 쪽의 단부(130d) 사이의 길이 W2는 35㎜가 되도록 구성되어 있다. 이들 폭 W1, W2는 ±10%의 변경을 허용할 수 있지만, 이것 이외의 범위이더라도 장치로서는 기능한다. 제 1 슬롯(133)에 대하여, 긴 방향의 길이에 대한 짧은 방향의 길이의 비 W1/W2는 12/35=0.34로서 약 1/3이다. 제 1 슬롯(133)의 개구 형상과 제 2 슬롯(134)의 개구 형상은 같다. 즉, 제 2 슬롯(134)은 제 1 슬롯(133)을 90도 회전시킨 것이다. 또, 슬롯이라고 하는 긴 구멍을 구성할 때, 길이의 비 W1/W2에 대해서는 1 미만이 된다.
슬롯쌍(140)은 내주측에 배치되는 내주측 슬롯쌍군(135)과, 외주측에 배치되는 외주측 슬롯쌍군(136)으로 나뉜다. 내주측 슬롯쌍군(135)은 도 11 중의 일점쇄선으로 나타내는 가상 원의 안쪽 영역에 마련된 7쌍의 슬롯쌍(140)이다. 외주측 슬롯쌍군(136)은 도 11 중의 일점쇄선으로 나타내는 가상 원의 바깥쪽 영역에 마련된 28쌍의 슬롯쌍(140)이다. 내주측 슬롯쌍군(135)에 있어서 7쌍의 슬롯쌍(140)은 각각 둘레 방향으로 같은 간격으로 배치되어 있다.
이와 같이 구성하는 것에 의해, 원형 홈(dimple)으로 이루어지는 제 2 오목부가 마련된 위치에 대응하는 위치에 내주측 슬롯쌍군(135)에 배치되는 7쌍의 슬롯쌍(140)의 한쪽의 슬롯을 각각 배치하여 위치를 맞출 수 있다. 외주측 슬롯쌍군(136)에 있어서 28쌍의 슬롯쌍(140)은 각각 둘레 방향으로 같은 간격으로 배치되어 있다. 슬롯판(20)의 지름 방향의 중앙에도 관통 구멍(137)이 마련되어 있다.
또, 외주측 슬롯쌍군(136)의 바깥지름 쪽의 영역에는, 슬롯판(20)의 둘레 방향의 위치 결정을 용이하게 하기 위해, 판 두께 방향으로 관통하도록 하여 기준 구멍(139)이 마련되어 있다. 즉, 이 기준 구멍(139)의 위치를 표지로 하여, 처리 용기(2)나 유전체창(16)에 대한 슬롯판(20)의 둘레 방향의 위치 결정을 행한다. 슬롯판(20)은 기준 구멍(139)을 제외하고, 지름 방향의 중심(138)을 중심으로 한 회전 대칭성을 갖는다.
또, 외주측 슬롯쌍군(136)을 구성하는 각 슬롯쌍은 슬롯(133' 및 134')으로 이루어지고, 이들의 위치 및 구조는 이들이 외주에 위치하고 있다는 점을 제외하고, 슬롯(133 및 134)의 위치 및 구조와 동일하다.
또한, 슬롯판(20)의 구조에 대하여 상세히 설명하면, 슬롯판(20)의 중심 위치(138)로부터 제 1 거리 R1(원 R1로 나타낸다)에 위치하는 제 1 슬롯군(133)과, 중심 위치(138)로부터 제 2 거리 R2(원 R2로 나타낸다)에 위치하는 제 2 슬롯군(134)과, 중심 위치(138)로부터 제 3 거리 R3(원 R3으로 나타낸다)에 위치하는 제 3 슬롯군(133')과, 중심 위치(138)로부터 제 4 거리 R4(원 R4로 나타낸다)에 위치하는 제 4 슬롯군(134')을 구비하고 있다.
여기서, 제 1 거리 R1<제 2 거리 R2<제 3 거리 R3<제 4 거리 R4의 관계를 만족시키고 있다. 대상이 되는 슬롯(133, 134, 133', 134' 중 하나)을 향해 슬롯판의 중심 위치(138)로부터 연장된 지름(선분 R)과, 이 슬롯의 긴 방향이 이루는 각도는 제 1 내지 제 4 슬롯군(133, 134, 133', 134')에 있어서의 각각의 슬롯군마다 동일하다.
슬롯판(20)의 중심 위치(138)로부터 연장되는 동일한 지름(선분 R) 위에 위치하는 제 1 슬롯군의 슬롯(133)과, 제 2 슬롯군의 슬롯(134)은 서로 다른 방향으로 연장되고 있고(본 예에서는 직교하고 있다), 슬롯판(20)의 중심 위치(138)로부터 연장되는 동일한 지름(선분 R) 위에 위치하는 제 3 슬롯군의 슬롯(133')과, 제 4 슬롯군의 슬롯(134')은 서로 다른 방향으로 연장되고 있다(본 예에서는 직교하고 있다). 제 1 슬롯군의 슬롯(133)의 수와 제 2 슬롯군의 슬롯(134)의 수는 동일한 수 N1이고, 제 3 슬롯군의 슬롯(133')의 수와 제 4 슬롯군의 슬롯(134')의 수는 동일한 수 N2이다.
여기서, N2는 N1의 정수배이고, 면 내 대칭성이 높은 플라즈마를 발생시키는 것이 가능하다.
도 12는 유전체창(16)의 평면도이고, 도 13은 유전체창(16)의 종단면도이다.
유전체창(16)은 대략 원판 형상으로서, 소정의 판 두께를 갖는다. 유전체창(16)은 유전체로 구성되어 있고, 유전체창(16)의 구체적인 재질로서는 석영이나 알루미나 등을 들 수 있다. 유전체창(16)의 상면(159) 위에는 슬롯판(20)이 동축 배치된다.
유전체창(16)의 지름 방향의 중앙에는 판 두께 방향, 즉 지면 상하 방향으로 관통하는 관통 구멍(142)이 마련되어 있다. 관통 구멍(142) 중, 아래쪽 영역은 중앙 도입부(55)에 있어서의 가스 공급구가 되고, 위쪽 영역은 중앙 도입부(55)의 블록(57)이 배치되는 오목부(143)가 된다. 또, 유전체창(16)의 지름 방향의 중심축(144a)을 도 13의 일점쇄선으로 나타낸다.
유전체창(16) 중, 플라즈마 처리 장치에 구비되었을 때에 플라즈마를 생성하는 쪽이 되는 아래쪽의 평탄면(146)의 지름 방향 바깥쪽 영역에는, 고리 모양으로 연속하고, 유전체창(16)의 판 두께 방향 안쪽을 향해 테이퍼 형상으로 오목한 고리 모양의 제 1 오목부(147)가 마련되어 있다. 평탄면(146)은 유전체창(16)의 지름 방향의 중앙 영역에 마련되어 있다. 이 중앙의 평탄면(146)에는 원형의 제 2 오목부(153a~153g)가 둘레 방향을 따라 같은 간격으로 형성되어 있다. 고리 모양의 제 1 오목부(147)는 평탄면(146)의 바깥지름 영역으로부터 바깥지름 쪽을 향해 테이퍼 형상, 구체적으로는 평탄면(146)에 대하여 경사하는 내측 테이퍼면(148), 내측 테이퍼면(148)으로부터 바깥지름 쪽을 향해 지름 방향으로 곧게, 즉 평탄면(146)과 평행하게 연장되는 평탄한 바닥면(149), 바닥면(149)으로부터 바깥지름 쪽을 향해 테이퍼 형상, 구체적으로는 바닥면(149)에 대하여 경사하여 연장되는 외측 테이퍼면(150)으로 구성되어 있다.
테이퍼의 각도, 즉 예컨대, 바닥면(149)에 대하여 내측 테이퍼면이 연장되는 방향으로 규정되는 각도나 바닥면(149)에 대하여 외측 테이퍼면(50)이 연장되는 방향으로 규정되는 각도에 대해서는 임의로 정해지고, 이 실시형태에 있어서는, 둘레 방향의 어느 위치에 있어서도 동일하도록 구성되어 있다. 내측 테이퍼면(148), 바닥면(149), 외측 테이퍼면(150)은 각각 매끄러운 곡면으로 연속하도록 형성되어 있다.
외측 테이퍼면(150)의 바깥쪽에는, 바깥지름 쪽을 향해 지름 방향으로 곧게, 즉 평탄면(146)과 평행하게 연장되는 외주 평면(152)이 마련되어 있다. 이 외주 평면(152)이 유전체창(16)의 지지면이 된다. 유전체창(16)의 외주 평면(152)은 처리 용기(102)를 구성하는 원통 부재의 상부측의 단면에 설치된다.
고리 모양의 제 1 오목부(147)에 의해, 유전체창(16)의 지름 방향 바깥쪽 영역에 있어서, 유전체창(16)의 두께를 연속적으로 변화시키는 영역을 형성하여, 플라즈마를 생성하는 여러 가지 프로세스 조건에 적합한 유전체창(16)의 두께를 갖는 공진 영역을 형성할 수 있다. 그렇게 하면, 여러 가지의 프로세스 조건에 따라, 지름 방향 바깥쪽 영역에 있어서의 플라즈마의 높은 안정성을 확보할 수 있다.
유전체창(16) 중, 고리 모양의 제 1 오목부(147)의 지름 방향 안쪽 영역에는, 평탄면(146)으로부터 판 두께 방향 안쪽을 향해 오목한 제 2 오목부(153)(153a~153g)가 마련되어 있다. 제 2 오목부(153)의 평면 형상은 원형이고, 안쪽의 측면은 원통면을 구성하고, 바닥면은 평탄하다. 원형은 무한한 모서리를 갖는 다각형이므로, 제 2 오목부(153)의 평면 형상은 유한한 모서리를 갖는 다각형으로 하는 것도 가능하다고 생각할 수 있고, 마이크로파 도입시에 있어서, 오목부 내에 있어서 플라즈마가 발생하는 것으로 생각할 수 있지만, 평면 형상이 원형인 경우에는, 중심으로부터의 형상의 등가성이 높기 때문에, 안정된 플라즈마가 발생한다.
제 2 오목부(153)는 이 실시형태에 있어서는 합계 7개 마련되어 있고, 안쪽의 슬롯쌍의 수와 동일하다. 7개의 제 2 오목부(153a, 153b, 153c, 153d, 153e, 153f, 153g)의 형상은 각각 같다. 즉, 제 2 오목부(153a~153g)의 패인 모양이나 그 크기, 구멍의 지름 등에 대해서는 각각 같게 구성되어 있다. 7개의 제 2 오목부(153a~153g)는 유전체창(16)의 지름 방향의 중심(156)을 중심으로 하여, 회전 대칭성을 갖도록 각각 간격을 두고 배치되어 있다. 둥근 구멍 형상의 7개의 제 2 오목부(153a~153f)의 중심(157a, 157b, 157c, 157d, 157e, 157f, 157g)은 각각 유전체창(16)의 판 두께 방향에서 본 경우에, 유전체창(16)의 지름 방향의 중심(156)을 중심으로 한 원(158) 위에 위치하고 있다. 즉, 유전체창(16)을 지름 방향의 중심(156)을 중심으로 하여, 51.42도(=360도/7) 회전시킨 경우에, 회전시키기 전과 동일한 형상이 되도록 구성되어 있다. 원(158)은 도 12에 있어서 일점쇄선으로 나타내고 있고, 원(158)의 직경은 154㎜, 제 2 오목부(153a~153g)의 직경은 30㎜이다.
제 2 오목부(153)(153a~153g)의 깊이, 즉 도 13 중의 길이 L3으로 나타내는 평탄면(146)과 바닥면(155) 사이의 거리는 적절하게 정해지고, 이 실시형태에 있어서는 32㎜로 하고 있다. 오목부(153)의 직경 및 오목부(153)의 바닥면으로부터 유전체창의 상면까지의 거리는 이것에 도입되는 마이크로파 파장 λg의 4분의 1로 설정된다. 또, 이 실시형태에 있어서는 유전체창(16)의 직경은 약 460㎜이다. 또, 상기 원(158)의 직경, 오목부(153)의 직경, 유전체창(16)의 직경 및 오목부(153)의 깊이는 ±10%의 변경을 허용할 수도 있지만, 본 장치가 동작하는 조건은 이것으로 한정되는 것이 아니고, 플라즈마가 오목부 내에 가두어지면 장치로서는 기능한다. 센터에 가까운 오목부의 직경이나 깊이의 값이 커지면, 센터측이 주위보다 플라즈마 밀도가 커지기 때문에, 이들의 밸런스를 조정할 수도 있다.
이 제 2 오목부(153a~153g)에 의해, 마이크로파의 전계를 해당 오목부 내에 집중시킬 수 있고, 유전체창(16)의 지름 방향 안쪽 영역에 있어서, 강고한 모드 고정을 행할 수 있다. 이 경우, 프로세스 조건이 여러 가지 변경되더라도, 지름 방향 안쪽 영역에 있어서의 강고한 모드 고정의 영역을 확보할 수 있고, 안정적으로 균일한 플라즈마를 발생시킬 수 있어, 기판 처리량의 면 내 균일성을 높이는 것이 가능하다. 특히, 제 2 오목부(153a~153g)는 회전 대칭성을 갖기 때문에, 유전체창(16)의 지름 방향 안쪽 영역에 있어서 강고한 모드 고정의 높은 축 대칭성을 확보할 수 있고, 생성하는 플라즈마에 있어서도 높은 축 대칭성을 갖는다.
이상에서, 이와 같은 구성의 유전체창(16)은 넓은 프로세스 마진을 가짐과 아울러, 생성하는 플라즈마가 높은 축 대칭성을 갖는다.
본 실시형태의 안테나는 상술한 슬롯판(20)과 유전체창(16)을 동축상에 겹치게 하여 이루어진다. Z축 방향에서 보면, 외측 테이퍼면(150)과 제 4 슬롯군(안쪽으로부터 4번째의 슬롯군)에 속하는 슬롯(134')은 일부분이 겹친다. 또한, 고리 모양의 평탄한 바닥면(149)과 제 3 슬롯군(안쪽으로부터 3번째의 슬롯군)에 속하는 슬롯(133')이 겹친다.
또한, 마찬가지로, Z축 방향에서 보면, 내측 테이퍼면과 제 2 슬롯군(안쪽으로부터 2번째의 슬롯군)에 속하는 슬롯(134)은 겹친다. 또한, 가장 안쪽의 제 1 슬롯군에 속하는 슬롯(133)은 모두 평탄면(146) 위에 위치하고 있다. 또한, 제 2 오목부(153)의 중심 위치는 슬롯(133)과 중복된다.
본 예에서는, 슬롯(133)의 중심 위치와 제 2 오목부(153)의 중심 위치가 일치하고, 슬롯(133) 내에, 제 2 오목부(153)의 중심 위치가 겹쳐 위치하고 있다. 이 경우는 제 2 오목부(153)에 플라즈마가 확실히 고정되기 때문에, 플라즈마의 흔들림은 적고, 각종 조건 변화에 대해서도 플라즈마의 면 내 변동이 적어진다. 특히, 오목부(153)가 형성되어 있는 위치가 중앙의 평탄면(146) 위이기 때문에, 1개의 오목부(153) 주위의 면의 등가성이 높고, 플라즈마의 고정 정도가 높아진다.
이상, 설명한 바와 같이, 상술한 플라즈마 처리 방법은, 기판 본체로부터 세워져 마련된 단면 볼록 형상 부분을 갖는 기판을 준비하고, 이 단면 볼록 형상 부분을 포함하는 기판 표면을 절연막 FL로 피복하고, 그 후, 절연막 FL에 플라즈마 처리를 실시하는 플라즈마 처리 방법에 있어서, 기판 표면에 제 1 플라즈마 처리를 실시해 절연막 FL의 표면 위에 보호막(6)을 형성하는 제 1 플라즈마 처리 공정(도 6 참조)과, 기판 표면에 제 2 플라즈마 처리를 실시해 단면 볼록 형상 부분의 양 측면에 위치하는 절연막 FL을 잔류시키면서 단면 볼록 형상 부분의 꼭대기면 및 단면 볼록 형상 부분의 주변에 위치하는 절연막을 제거하는 제 2 플라즈마 처리 공정(도 7 참조)을 구비하고 있다.
제 1 및 제 2 플라즈마 처리 공정은 SiO2를 포함하는 유전체창(16)과, 이 유전체창(16)의 한쪽 면에 마련된 슬롯판(20)을 갖는 안테나를 구비한 플라즈마 처리 장치에 의해 행해지고, 이 플라즈마 처리 장치(20)는 안테나에 마이크로파를 공급하면서 유전체창(16)의 근방에 처리 가스를 공급함으로써 이 처리 가스를 플라즈마화시키고, 플라즈마화한 처리 가스를 기판 표면측에 주는 것이다.
절연막 FL은 실리콘 탄화질화물로 이루어지고, 제 1 플라즈마 처리 공정에 있어서의 처리 가스는 산소 가스를 함유하지 않고 특정한 플루오로카본계 가스를 포함하고, 제 2 플라즈마 처리 공정에 있어서의 처리 가스는 산소 가스를 함유하고 특정한 플루오로카본계 가스를 포함하고 있다.
이 플라즈마 처리 방법 및 플라즈마 처리 장치에 의하면, 제 1 플라즈마 처리에 있어서의 보호막 형성이 유효하게 기능하고, 단면 볼록 형상 부분의 측면을 피복하는 절연막을 잔류시킨 상태에서 그 꼭대기부와 주위의 절연막을 제거할 수 있다. 또, 상술한 수치는 +10%의 오차를 포함할 수 있다.
1 : 기판 2 : 베이스 절연층
3 : 반도체 채널층 4 : 꼭대기부 절연층
GD : 게이트 절연막 G : 게이트 전극
W : 웨이퍼(기판) 102 : 처리 용기
103 : 스테이지 11a : 배기구
16 : 유전체창 20 : 슬롯판
21(133, 134) : 슬롯 35 : 마이크로파 발생기
46, 47 : 가스 라인 55 : 중앙 도입부
58 : 중앙 도입구 61 : 주변 도입부
62 : 주변 도입구

Claims (4)

  1. 기판 본체로부터 세워져 마련된(erected) 단면 볼록 형상 부분을 갖는 기판을 준비하고, 이 단면 볼록 형상 부분을 포함하는 상기 기판 표면을 절연막으로 피복하고, 그 후, 상기 절연막에 플라즈마 처리를 실시하는 플라즈마 처리 방법에 있어서,
    상기 기판 표면에 제 1 플라즈마 처리를 실시해 상기 절연막의 표면 위에 보호막을 형성하는 제 1 플라즈마 처리 공정과,
    상기 기판 표면에 제 2 플라즈마 처리를 실시해 상기 단면 볼록 형상 부분의 양 측면에 위치하는 상기 절연막을 잔류시키면서, 상기 단면 볼록 형상 부분의 꼭대기면(頂面) 및 상기 단면 볼록 형상 부분의 주변에 위치하는 상기 절연막을 제거하는 제 2 플라즈마 처리 공정
    을 구비하고,
    상기 제 1 및 제 2 플라즈마 처리 공정은 상기 기판이 배치되는 처리 용기와, SiO2를 포함하는 유전체창 및 이 유전체창의 한쪽 면측에 마련된 슬롯판을 갖는 안테나를 구비한 플라즈마 처리 장치에 의해 행해지고, 이 플라즈마 처리 장치는 상기 안테나에 마이크로파를 공급하면서 상기 유전체창의 근방에 처리 가스를 공급함으로써 이 처리 가스를 플라즈마화시키고, 플라즈마화한 처리 가스를 상기 기판 표면측에 주는 것이고,
    상기 절연막은 실리콘 탄화질화물로 이루어지고,
    상기 제 1 플라즈마 처리 공정에 있어서 상기 처리 용기에 공급되는 상기 처리 가스는 산소 가스를 함유하지 않고 C 및 F를 포함하는 플루오로카본계 가스를 포함하고,
    상기 제 2 플라즈마 처리 공정에 있어서 상기 처리 용기에 공급되는 상기 처리 가스는 산소 가스를 함유하고 C 및 F를 포함하는 플루오로카본계 가스를 포함하는
    것을 특징으로 하는 플라즈마 처리 방법.
  2. 제 1 항에 있어서,
    상기 제 1 플라즈마 처리 공정에 있어서 상기 처리 용기에 공급되는 상기 플루오로카본계 가스는 CH2F2, CH3F, CHF3, CF4, C5F 및 C4F8로 이루어지는 가스군으로부터 선택되는 적어도 1종을 포함하고,
    상기 제 2 플라즈마 처리 공정에 있어서 상기 처리 용기에 공급되는 상기 플루오로카본계 가스는 CH3F, CF4, CHF3, CH2F2, C5F 및 C4F8로 이루어지는 가스군으로부터 선택되는 적어도 1종을 포함하는
    것을 특징으로 하는 플라즈마 처리 방법.
  3. 제 1 항에 있어서,
    상기 제 1 플라즈마 처리 공정에서는, 상기 기판에 제 1 바이어스 전압이 인가되고,
    상기 제 2 플라즈마 처리 공정에서는, 상기 기판에 제 2 바이어스 전압이 인가되고,
    상기 제 1 바이어스 전압은 상기 제 2 바이어스 전압보다 큰
    것을 특징으로 하는 플라즈마 처리 방법.
  4. 청구항 1에 기재된 플라즈마 처리 방법을 실행하는 플라즈마 처리 장치에 있어서,
    상기 처리 가스를 상기 처리 용기 내에 공급하는 가스 공급원과,
    상기 유전체창을 갖고, 상기 처리 용기 내에 공급된 상기 처리 가스를 플라즈마화하는 상기 안테나와,
    상기 가스 공급원을 제어하는 컨트롤러
    를 구비하고,
    상기 컨트롤러는 상기 제 1 및 제 2 플라즈마 처리 공정을 실행하도록, 상기 처리 용기 내에 각각의 플라즈마 처리 공정의 처리 가스를 공급하도록, 상기 가스 공급원을 제어하는
    것을 특징으로 하는 플라즈마 처리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190022256A (ko) * 2017-08-25 2019-03-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 격리 구조물 및 이를 제조하기 위한 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015037091A (ja) * 2013-08-12 2015-02-23 東京エレクトロン株式会社 エッチング方法
JP2015050433A (ja) * 2013-09-04 2015-03-16 東京エレクトロン株式会社 プラズマ処理方法
JP6159757B2 (ja) 2014-07-10 2017-07-05 東京エレクトロン株式会社 基板の高精度エッチングのプラズマ処理方法
JP6601257B2 (ja) * 2016-02-19 2019-11-06 東京エレクトロン株式会社 基板処理方法
US10312432B2 (en) * 2016-04-06 2019-06-04 Varian Semiconductor Equipment Associates, Inc. Magnetic memory device and techniques for forming
US10658192B2 (en) * 2017-09-13 2020-05-19 Tokyo Electron Limited Selective oxide etching method for self-aligned multiple patterning
US10354883B2 (en) * 2017-10-03 2019-07-16 Mattson Technology, Inc. Surface treatment of silicon or silicon germanium surfaces using organic radicals
US10515815B2 (en) * 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10790195B2 (en) 2018-07-31 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Elongated pattern and formation thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060261411A1 (en) * 2003-06-27 2006-11-23 Hareland Scott A Nonplanar device with stress incorporation layer and method of fabrication
US20070034972A1 (en) * 2002-08-23 2007-02-15 Chau Robert S Tri-gate devices and methods of fabrication
US20100297838A1 (en) * 2004-09-29 2010-11-25 Chang Peter L D Independently accessed double-gate and tri-gate transistors in same process flow
JP2011101002A (ja) * 2009-11-03 2011-05-19 Internatl Business Mach Corp <Ibm> finFET、及びfinFETの形成方法
JP2011211135A (ja) * 2010-03-31 2011-10-20 Hitachi High-Technologies Corp プラズマ処理方法
JP2012015149A (ja) * 2010-06-29 2012-01-19 Tokyo Electron Ltd エッチング方法及び装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7744735B2 (en) * 2001-05-04 2010-06-29 Tokyo Electron Limited Ionized PVD with sequential deposition and etching
US6902440B2 (en) * 2003-10-21 2005-06-07 Freescale Semiconductor, Inc. Method of forming a low K dielectric in a semiconductor manufacturing process
US7087532B2 (en) * 2004-09-30 2006-08-08 International Business Machines Corporation Formation of controlled sublithographic structures
JP5004271B2 (ja) * 2006-09-29 2012-08-22 東京エレクトロン株式会社 マイクロ波プラズマ処理装置、誘電体窓の製造方法およびマイクロ波プラズマ処理方法
US20090283836A1 (en) * 2008-05-13 2009-11-19 International Business Machines Corporation Cmos structure including protective spacers and method of forming thereof
US8372755B2 (en) * 2010-01-13 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multilayer hard mask
US8034677B2 (en) * 2010-02-25 2011-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated method for forming high-k metal gate FinFET devices
JP5554099B2 (ja) * 2010-03-18 2014-07-23 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
JP5045786B2 (ja) * 2010-05-26 2012-10-10 東京エレクトロン株式会社 プラズマ処理装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070034972A1 (en) * 2002-08-23 2007-02-15 Chau Robert S Tri-gate devices and methods of fabrication
US20060261411A1 (en) * 2003-06-27 2006-11-23 Hareland Scott A Nonplanar device with stress incorporation layer and method of fabrication
US20100297838A1 (en) * 2004-09-29 2010-11-25 Chang Peter L D Independently accessed double-gate and tri-gate transistors in same process flow
JP2011101002A (ja) * 2009-11-03 2011-05-19 Internatl Business Mach Corp <Ibm> finFET、及びfinFETの形成方法
JP2011211135A (ja) * 2010-03-31 2011-10-20 Hitachi High-Technologies Corp プラズマ処理方法
JP2012015149A (ja) * 2010-06-29 2012-01-19 Tokyo Electron Ltd エッチング方法及び装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190022256A (ko) * 2017-08-25 2019-03-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 격리 구조물 및 이를 제조하기 위한 방법
US10510751B2 (en) 2017-08-25 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
US11251181B2 (en) 2017-08-25 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same

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JP2013157351A (ja) 2013-08-15
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