KR100989738B1 - 나선형 채널을 가지는 플래시 메모리 및 이의 제조방법 - Google Patents

나선형 채널을 가지는 플래시 메모리 및 이의 제조방법 Download PDF

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Abstract

나선형 채널을 가지는 플래시 메모리 및 이의 제조방법이 개시된다. 절연막 트렌치 상에 형성된 게이트를 중심으로 채널은 회전하면서 나선형 구조를 가지게 된다. 게이트는 절연막 트렌치를 통해 하부 및 측부가 감싸지고, 게이트의 상부에는 상부 채널이 형성된다. 따라서, 상부 채널과 게이트를 통해 프로그램 및 소거 동작이 수행되어 채널의 길이는 증가하게 된다.
나선형 채널, 플래시 메모리, SONOS

Description

나선형 채널을 가지는 플래시 메모리 및 이의 제조방법{Flash Memory of having Spiral Channel and Method of Manufacturing the same}
본 발명은 비휘발성 메모리 소자에 관한 것으로, 더욱 상세하게는 나선형 구조를 가지는 전화포획 플래시 메모리 소자에 관한 것이다.
집적회로의 소형화와 고집적화에 의해 MOSFET의 기본구조는 비례축소(scale-down)되어 왔다. 집적회로 소자의 소형화 및 고집적화는 다양한 기술 개발을 통해 실현되고 있다. 그러나, 소형화된 소자의 동작은 양자역학적인 특성에 의한 본연의 한계를 넘을 수 없다.
특히, MOSFET 소자의 소형화가 진행되면서 소스와 드레인 사이가 근접하게 되면 단채널 효과(Short Channel Effect)에 희해 게이트가 더 이상 소스와 드레인 간의 전하 이동을 제어할 수 없게 된다. 즉, 트랜지스터가 스위칭 기능을 상실하게 된다.
현재의 플래시 메모리는 MOSFET 구조에 기반을 두고 있으므로, MOSFET 구조에서 발생하는 문제에 의해 플래시 메모리는 초소형 및 고집적화에 단채널 효과에 기인한 문제를 안고 있다. 이러한 단채널 효과에 기인한 문제를 해결하기 위해 MOSFET 및 플래시 메모리에서는 여러 가지 트랜지스터의 구조가 제시되고 있다. 특히, SOI(Silicon On Insulator) 기판을 사용하여 제작된 Fully-depleted SOI(FD-SOI) 구조를 가진 플래시 메모리는 50nm 이하의 채널 길이에도 단채널 효과를 개선하여 문턱전압의 감소에 따른 문제점을 해결할 수 있다. 또한, 소자에 3차원 구조를 도입한 Fin-FET 구조를 가진 플래시 메모리는 Fin의 폭을 조절하여 단채널 효과를 감소시키고 안정적인 문턱전압을 확보할 수 있다.
이처럼 소자의 소형화 및 고집적화는 MOSFET의 기본구조가 비례 축소되는 형태로 진행되었는데, 이러한 비례축소에 의한 소자의 소형 고집적화는 물리적 한계에 도달하고 있다. 현재 실리콘 기판의 평판 구조의 플래시 메모리는 문턱전압의 조절에 한계가 있으며, 센싱 전류의 마진 부족 등의 문제점을 안고 있다. 또한, 다양한 기술개발을 통해 소자의 크기를 원하는 만큼 축소할 수 있으나, 소형화된 소자의 동작은 소자 물리적 특성에 의한 제약을 극복하지 못하고 있다. 상술한 단채널 효과에 의해 트랜지스터가 더 이상 스위칭 기능을 수행하지 못하며, FinFET 구조에서도 또 다른 문제를 노출한다. 즉, 3차원 구조의 FinFET 구조에서는 문턱전압에 영향을 주는 Fin의 두께를 조절하여 식각 공정을 수행하는데 있어 어려움이 있으며, 기판을 식각하여 채널 영역을 형성함에 따른 채널 영역에 불순물이 트랩되는 단점이 있다.
상술한 문제점을 해결하기 위해 본 발명의 제1 목적은 비례 축소가 수행되더라도 채널의 길이가 충분히 확보되는 플래시 메모리를 제공하는데 있다.
또한, 본 발명의 제2 목적은 상기 제1 목적의 달성을 위해 사용되는 플래시 메모리의 제조방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 반도체 기판; 상기 반도체 기판 상에 형성된 산화막; 상기 산화막 상에 형성된 절연막 트렌치; 상기 절연막 트렌치 상에 형성된 게이트; 및 상기 게이트를 회전하면서 나선형으로 감싸는 채널 영역을 포함하고, 채널 영역의 일 종단부는 상기 반도체 기판의 소스 영역에 연결되고, 상기 채널 영역의 타 종단부는 상기 절연막 트렌치 상부에 노출되는 것을 특징으로 하는 플래시 메모리를 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막 및 반도체 기판의 소스 영역 상부에 반도체 박막층을 형성하는 단계; 상기 반도체 박막층을 부분 식각하여 제1 방향으로 신장된 핀 채널을 형성하고, 상기 소스 영역 상부에 연결 채널을 형성하는 단계; 상기 핀 채널을 부분 식각하여 2개의 측면 채널들이 하부 채널을 통해 연결된 반도체 채널을 형성하는 단계; 상기 반도체 채널과 상기 연결 채널을 매립하는 절연막 트렌치를 형성하는 단계; 상기 절연막 트렌치 상에 상기 제1 방향과 교차하는 제2 방향으로 신장된 게이트를 형성하는 단계; 및 이웃하는 반도체 채널의 측면 채널들 사이를 연결하거나, 측면 채널과 상기 연결 채널을 연결하는 상부 채널을 형성하는 단계를 포함하되, 상기 상부 채널은 상기 게이트를 가로질러 연결되는 것을 특징으로 하는 플래시 메모리의 제조방법을 제공한다.
상술한 본 발명에 따르면, 채널 영역은 게이트를 중심으로 나선형으로 회전하면서 구성된다. 또한, 채널 영역의 일측 종단부는 소스 영역에 연결되고, 타측 종단부는 드레인 영역에 연결된다. 이를 통해 단일 소자의 채널 길이는 증가하며, 플래시 메모리의 소형화에 의해 감소하는 채널 길이에 의한 단채널 효과 등은 방지된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 플래시 메모리를 도시한 사시도들 및 단면도이다.
도 2는 상기 도 1에 개시된 구조물을 AA' 방향으로 절단한 경우의 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100) 상에 산화막(110)을 형성하고, 산화막(110)의 상부에 반도체 박막층(120)을 형성한다.
먼저, 반도체 기판(100) 상의 소스 영역(105)을 고농도로 도핑한 다음, 반도체 기판(100)의 상부는 산화막(110)으로 도포된다. 상기 산화막(110)은 절연성을 가진 물질이면 어느 것이나 가능할 것이나 실리콘 산화물을 사용함이 바람직하다. 또한, 형성된 산화막(110)에 대한 선택적 식각을 통해 산화막(110)의 일부는 제거되고, 고농도로 도핑된 소스 영역(105)은 오픈된다. 이어서, 소스 영역(105)이 오픈된 산화막(110) 상부에 반도체 박막층(120)이 형성된다. 상기 반도체 박막층(120)은 에피텍셜 성장법을 이용함이 바람직하다.
이외에도 상기 도 1 및 도 2에 개시된 구조물은 다음의 과정을 통해서도 형성될 수 있다.
즉, 반도체 기판(100) 상에 산화막(110)을 형성한다. 이어서, 형성된 산화막(110)에 대한 선택적 식각을 통해 소스 영역(105)이 되는 반도체 기판(100)의 일부를 노출시킨 다음, 오픈된 영역에 대한 이온주입 공정을 통해 소스 영역(105)을 형성한다. 이후에 소스 영역(105)과 패터닝된 산화막(110) 상에 반도체 박막층(120)을 형성한다. 상술한 과정을 통해서 상기 도 1 및 도 2에 개시된 구조물을 형성할 수 있다.
계속해서 도 3을 참조하면, 상기 도 1에 도시된 반도체 박막층(120)의 일부를 식각하는 선택적 식각을 통해 적어도 하나의 핀 채널(130)과 연결 채널(140)을 형성한다.
먼저, 상기 도 1의 반도체 박막층(120) 상에 포토레지스트를 도포하고, 통상의 포토리소그래피 공정을 이용하여 제1 포토레지스트 패턴(135)을 형성한다. 형성된 제1 포토레지스트 패턴(135)을 식각마스크로 하여 식각을 수행한다. 상기 식각 공정은 반도체 박막층(120) 하부의 산화막(110)이 노출될 때까지 수행된다. 상술한 과정을 통해 제1 방향으로 신장되고, 제1방향과 교차하는 제2 방향으로는 소정의 이격 공간을 가지는 핀 채널(130)이 형성된다. 또한, 반도체 기판(100) 상에 형성된 소스 영역(105) 상의 연결 채널(140)은 기둥 모양의 돌출된 형상으로 이루어진다.
이어서, 도 4를 참조하면, 상기 도 3에 개시된 구조물 상에 제2 포토레지스 트 패턴(145)을 형성하고, 형성된 제2 포토레지스트 패턴(145)을 식각마스크로 하여 핀 채널(130)의 저면 부분을 잔류시켜서 반도체 채널(140)을 형성하는 부분 식각을 수행한다. 상기 제2 포토레지스트 패턴(145)의 형성은 기 형성된 제1 포토레지스트 패턴을 에싱 공정을 통해 제거하고, 상기 도 3에 도시된 핀 채널(130) 및 연결 채널(140) 상에 포토레지스트를 도포하고, 통상의 리소그래피 공정을 통해 핀 채널(130)의 일부 및 연결 채널(140)의 상부에 포토레지스트를 잔류시키는 것에 의해 달성된다.
또한, 상기 도 4에서의 식각 공정은 상기 핀 채널(130)의 하부를 잔류시키는 형태로 이루어진다. 따라서, 각각의 핀 채널(130)은 제1 방향으로 서로 대향하는 2개의 측면 채널들(150A)과 이를 서로 연결하는 하부 채널(150B)로 구성된다. 또한, 상기 반도체 채널(150)을 구성하는 2개의 측면 채널들(150A)과 하부 채널(150B)은 상기 도 3의 핀 채널(130)의 선택적 식각에 의해 형성되므로, 동일 재질이며 일체화된 연결관계를 가진다.
또한, 상기 반도체 채널(150)은 상기 제1 방향과 교차하는 제2 방향으로 소정의 이격공간을 가지고 다수개로 배치될 수 있다.
도 5를 참조하면, 상기 도 4에 개시된 구조물 상에 절연막 트렌치(160)를 형성한다. 상기 절연막 트렌치(160)는 산화막(110) 상부에 형성된 반도체 채널(150) 및 연결 채널(140)을 충분히 덮도록 형성된다.
절연막 트렌치(160)의 형성은 도 4의 구조물에 절연막을 도포하고, 통상의 포토리소그래피 공정 및 식각을 통해 형성될 수 있다. 즉, 전면 도포된 절연막 상 부에 포토레지스트 패턴을 형성하고, 형성된 포토레지스트 패턴을 식각 마스크로 하여 트렌치 구조를 형성할 수 있다. 이때, 트렌치의 하부에는 하부 채널(150B)이 매립된 형태로 존재한다. 상술한 과정을 통해 제2 방향으로 신장된 절연막 트렌치 구조를 얻을 수 있다.
도 6을 참조하면, 상기 도 5에 도시된 절연막 트렌치(160) 상부에 제어 게이트층(170), 블로킹 절연막(180) 및 전하 트랩층(190)을 순차적으로 적층한다.
상기 제어 게이트층(160)은 다결정 실리콘 또는 금속, 도전성 금속질화물 또는 도전성 산화물이 사용될 수 있다. 또한, 블로킹 절연막(180)은 고유전율의 산화물이 사용됨이 바람직하다. 특히, 실리콘 산화물 또는 금속 산화물이 사용될 수 있는데, 금속 산화물로는 하프늄 산화물, 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 탄탈륨 산화물 및 지르코늄 산화물로 구성된 그룹에서 선택될 수 있으며, 이들 그룹에서 선택된 적어도 어느 하나에 질소 또는 실리콘의 첨가물일 수 있으며, 이들의 복합막일 수도 있다. 또한, 상기 전하 트랩층(190)은 실리콘 질화물로 구성됨이 바람직하다.
이어서, 절연막 트렌치(160)의 상부 표면, 반도체 채널(150) 및 연결 채널(140)의 상부 표면이 노출되도록 제어 게이트층(170), 블로킹 절연막(180) 및 전하 트랩층(190)을 제거한다. 이를 통해 절연막 트렌치(160) 내부 공간인 트렌치에는 제어 게이트층(170), 블로킹 절연막(180) 및 전하 트랩층(190)이 배치되고, 양 측면으로는 절연막 트렌치(160)의 상부표면이 노출된다. 또한, 절연막 트렌치(160)에 의해 매립된 반도체 채널(150)의 측면 채널의 상부 표면이 노출되고, 연결 채 널(140)의 상부 표면도 노출된다.
상기 절연막 트렌치(160) 상부의 제어 게이트층(170), 블로킹 절연막(180) 및 전하 트랩층(190)의 제거는 전면 식각(etch back) 또는 화학적 기계적 연마를 통해 수행된다. 어느 경우든지 반도체 채널(150)의 표면, 연결 채널(140)의 표면 및 측면의 절연막 트렌치(160)의 상부 표면이 노출되도록 수행되어야 한다.
또한, 상기 도 6에서는 트렌치의 내부 측벽에 제어 게이트층(170) 및 블로킹 절연막(180)이 잔류하는 것으로 도시되었으나, 트렌치의 내부 측벽에 형성된 막질은 소정의 식각 공정을 통해 용이하게 제거될 수 있음은 당업자에게 자명하다 할 것이다.
도 7을 참조하면, 노출된 전하 트랩층(190) 상부에 터널링 절연막(200)을 형성한다.
먼저, 상기 도 6에 도시된 구조물의 상면에 터널링 절연막을 도포한다. 도포된 터널링 절연막 상부에는 포토레지스트를 도포하고, 통상의 리소그래피 공정을 통해 표면에 노출된 제어 게이트층(170), 블로킹 절연막(180) 및 전하 트랩층(190) 상부를 제외한 나머지 영역을 오픈하는 포토레지스트 패턴을 형성한다. 형성된 포토레지스트 패턴을 식각마스크로 하여 식각을 수행하면, 트렌치 절연막(160)의 상부, 측면 채널 및 연결 채널(140)의 상부는 노출되고, 전하 트랩층(180) 상부에는 터널링 절연막(200)이 잔류한다. 만일, 상기 도 7처럼, 트렌치의 내부 측벽에 제어 게이트층(170) 및 블로킹 절연막(180)이 잔류하는 경우에는 터널링 절연막(200)은 상부 표면에 노출된 제어 게이트층(170), 블로킹 절연막(180) 및 전하 트랩층(190) 을 덮도록 형성된다.
상기 터널링 절연막(200)은 실리콘 산화물로 구성됨이 바람직하며, 열산화 공정, 원자층 증착 또는 화학 기상 증착을 이용하여 형성될 수 있다.
결국, 터널링 절연막(200), 전하 트랩층(190), 블로킹 절연막(180) 및 제어 게이트층(170)은 플래시 메모리의 게이트를 구성한다.
도 8을 참조하면, 상기 도 7에 개시된 구조물의 상부에 상부 채널(210)을 형성한다. 상기 상부 채널(210)은 단결정 실리콘 또는 다결정 실리콘으로 형성된다. 특히, 상기 상부 채널(210)이 단결정 실리콘으로 형성되는 경우, 상기 상부 채널(210)은 에피텍셜 공정을 통해 형성됨이 바람직하다.
먼저, 도 7에 개시된 구조물에 증착 또는 에피텍셜 성장법을 이용하여 반도체층을 형성한다. 이를 통상의 리소그래피 공정 및 식각 공정을 이용하여 패턴화된 상부 채널(210)로 형성한다. 즉, 반도체층을 형성한 후, 패터닝된 포토레지스트를 식각 마스크로 하여 식각을 수행하여 상기 도 8에 도시된 상부 채널(210)을 생성시킬 수 있다.
상부 채널(210)은 연결 채널(140)의 상부와 반도체 채널(150)의 측면 채널과 연결되며, 터널링 절연막(200) 상부를 가로질러 연결된다. 즉, 제2 방향으로 인접한 측면 채널과는 연결되지 않고, 이와 대향하는 측면 채널과 연결되되, 터널링 절연막(200)을 가로질러 연결된다.
또한, 상기 상부 채널(210)은 인접한 반도체 채널(150) 사이를 연결할 수 있다. 즉, 상기 도 8에서 개시된 바와 같이 서로 다른 2개의 반도체 채널(150)을 연 결하되, 제2 방향으로 신장된 터널링 절연막(200)을 가로지르게 구성된다. 따라서, 연결 채널(140), 반도체 채널(150) 및 상부 채널(210)은 서로 나선형으로 연결되고, 채널 영역을 형성한다. 즉, 채널 영역은 게이트를 중심으로 나선형으로 회전하는 구성을 가지며, 소스 영역과 드레인 영역 사이에서 나선형으로 연결된 구조를 가지게 된다.
본 실시예에서 소스 영역은 반도체 기판 상에 형성된다. 또한, 드레인 영역은 나선형으로 구성된 채널 영역의 말단에 형성된다. 상기 도 8의 경우, 2개의 상부 채널을 거쳐, 최우측 반도체 채널의 노출된 상부 표면에 드레인 영역이 형성된다.
도 9는 상기 도 8에 도시된 구조물을 BB'방향으로 절단한 단면도이다.
도 9를 참조하면, 반도체 기판(100) 상부에 산화막(110)이 형성되고, 산화막(110)의 상부에는 트렌치 절연막(160)이 형성된다. 또한, 트렌치 절연막(160)의 내부 공간인 트렌치에는 제어 게이트층(170), 블로킹 절연막(180) 및 전하 트랩층(190)이 순차적으로 적층된다. 제어 게이트층(170), 블로킹 절연막(180) 및 전하 트랩층(190)의 상부에는 터널링 절연막(200)이 형성된다. 상술한 제어 게이트층(170), 블로킹 절연막(180), 전하 트랩층(190) 및 터널링 절연막(200)은 게이트를 구성한다.
또한, 터널링 절연막(200)과 트렌치 절연막(160)의 상부에는 상부 채널(210)이 형성된다. 상기 상부 채널(210)은 연결 채널(140)의 상부와 측면 채널(150A)의 상부를 서로 연결하는 구성을 가진다.
상기 연결 채널(150A)은 반도체 기판(100) 상에 형성된 소스 영역과 연결된다.
도 10은 상기 도 8에 도시된 플래시 메모리를 CC' 방향으로 절단한 단면도이다.
도 10을 참조하면, 산화막(110) 상부에는 일체화된 반도체 채널(150)이 구비된다. 또한, 반도체 채널(150)을 구성하고 서로 대향하는 측면 채널들(150A) 사이의 이격공간에는 절연막 트렌치(160)가 형성되고, 절연막 트렌치(160)의 내부 공간에는 게이트가 형성된다. 상기 게이트는 제어 게이트층(170), 블로킹 절연막(180), 전하 트랩층(190) 및 터널링 절연막(200)으로 구성된다. 또한, 하나의 반도체 채널(150)을 이루는 측면 채널들(150A)은 하부 채널(150B)을 통해 연결된다.
상기 도 9 및 도 10의 구성을 살펴보면, 동일한 반도체 채널(150)의 측면 채널들(150A)은 하부 채널(150B)을 통해 연결되고, 채널 영역의 나선형 구성을 위해 상부 채널(210)은 연결 채널(140)과 측면 채널(150A) 사이에 연결되거나, 인접한 반도체 채널들의 연결 채널들 사이에 연결된다. 다만, 상기 상부 채널(210)은 제2 방향으로 신장된 게이트를 가로질러 형성된다.
상술한 구성을 통해 플래시 메모리의 동작은 구현될 수 있다. 즉, 상부 채널층, 터널링 절연막, 전하 트랩층, 블로킹 절연막, 제어 게이트를 통해 통상의 플래시 메모리의 프로그램 동작과 소거 동작은 수행될 수 있다. 즉 상부 채널에 대한 전하의 소거와 트랩 동작을 통해 통상의 동작을 수행할 수 있으며, 트랜지스트의 턴 온 동작시, 채널은 소스 영역과 드레인 영역 사이의 나선형 구조로 실현되어 채 널의 길이를 충분히 확보할 수 있다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 플래시 메모리를 도시한 사시도들 및 단면도이다.
도 9는 상기 도 8에 도시된 구조물을 BB'방향으로 절단한 단면도이다.
도 10은 상기 도 8에 도시된 플래시 메모리를 CC' 방향으로 절단한 단면도이다.

Claims (13)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 산화막;
    상기 산화막 상에 형성된 절연막 트렌치;
    상기 절연막 트렌치 상에 형성된 게이트; 및
    상기 게이트를 회전하면서 나선형으로 감싸는 채널 영역을 포함하고,
    채널 영역의 일 종단부는 상기 반도체 기판의 소스 영역에 연결되고, 상기 채널 영역의 타 종단부는 상기 절연막 트렌치 상부에 노출되는 것을 특징으로 하는 플래시 메모리.
  2. 제1항에 있어서, 상기 채널 영역은,
    상기 소스 영역에 연결된 연결 채널;
    제1 방향으로 신장되고, 일체로 형성된 반도체 채널; 및
    상기 연결 채널과 반도체 채널의 상부면 사이를 연결하는 상부 채널을 포함하고,
    상기 상부 채널은 상기 게이트를 가로질러 형성되고, 상기 게이트는 상기 제1 방향과 교차하는 제2 방향으로 신장되는 것을 특징으로 하는 플래시 메모리.
  3. 제2항에 있어서, 상기 반도체 채널은,
    상기 제1 방향으로 서로 대향하는 2개의 측면 채널들; 및
    상기 측면 채널들을 연결하는 하부 채널을 포함하는 것을 특징으로 하는 플래시 메모리.
  4. 제2항에 있어서, 상기 반도체 채널은 상기 절연막 트렌치에 의해 매립되고, 상기 산화막 상부에 형성되는 것을 특징으로 하는 플래시 메모리.
  5. 제4항에 있어서, 상기 채널 영역의 타종단부는 고농도로 도핑된 드레인 영역인 것을 특징으로 하는 플래시 메모리.
  6. 제2항에 있어서, 상기 게이트는,
    상기 절연막 트렌치의 내부 공간에 형성된 제어 게이트층;
    상기 제어 게이트 상부에 형성된 블로킹 절연막;
    상기 블로킹 절연막 상에 형성된 전하 트랩층; 및
    상기 전하 트랩층 상부에 형성된 터널링 절연막을 포함하는 것을 특징으로 하는 플래시 메모리.
  7. 제6항에 있어서, 상기 상부 채널은 상기 터널링 절연막 상부를 가로질러 형성되는 것을 특징으로 하는 플래시 메모리.
  8. 반도체 기판 상에 산화막을 형성하는 단계;
    상기 산화막 및 반도체 기판의 소스 영역 상부에 반도체 박막층을 형성하는 단계;
    상기 반도체 박막층을 부분 식각하여 제1 방향으로 신장된 핀 채널을 형성하고, 상기 소스 영역 상부에 연결 채널을 형성하는 단계;
    상기 핀 채널을 부분 식각하여 2개의 측면 채널들이 하부 채널을 통해 연결된 반도체 채널을 형성하는 단계;
    상기 반도체 채널과 상기 연결 채널을 매립하는 절연막 트렌치를 형성하는 단계;
    상기 절연막 트렌치 상에 상기 제1 방향과 교차하는 제2 방향으로 신장된 게이트를 형성하는 단계; 및
    이웃하는 반도체 채널의 측면 채널들 사이를 연결하거나, 측면 채널과 상기 연결 채널을 연결하는 상부 채널을 형성하는 단계를 포함하되,
    상기 상부 채널은 상기 게이트를 가로질러 연결되는 것을 특징으로 하는 플래시 메모리의 제조방법.
  9. 제8항에 있어서, 상기 반도체 기판 상에 산화막을 형성하는 단계는,
    상기 반도체 기판 상에 상기 소스 영역을 형성하는 단계;
    상기 반도체 기판 상에 상기 산화막을 도포하는 단계; 및
    상기 산화막을 선택적으로 식각하여 상기 소스 영역 상부를 노출시키는 단계 를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  10. 제8항에 있어서, 상기 반도체 기판 상에 산화막을 형성하는 단계는,
    상기 반도체 기판 상에 상기 산화막을 도포하는 단계;
    상기 산화막을 부분 식각하여 상기 반도체 기판의 일부를 노출시키는 단계; 및
    상기 노출된 반도체 기판에 대해 이온주입을 실시하여 상기 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  11. 제8항에 있어서, 상기 절연막 트렌치를 형성하는 단계는,
    상기 반도체 채널 및 연결 채널을 덮는 절연막을 형성하는 단계; 및
    상기 절연막을 부분식각하여 상기 제2 방향으로 신장된 트렌치를 가지는 상기 절연막 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  12. 제8항에 있어서, 상기 게이트를 형성하는 단계는,
    상기 절연막 트렌치 상에 제어 게이트층을 형성하는 단계;
    상기 제어 게이트층 상부에 블로킹 절연막을 형성하는 단계;
    상기 블로킹 절연막 상에 전하 트랩층을 형성하는 단계;
    상기 절연막 트렌치의 상부 표면, 상기 반도체 채널의 상부 표면, 상기 전하 트랩층 및 상기 연결 채널의 상부 표면이 드러나도록 상기 절연막 트렌치의 상부 표면에 형성된 상기 제어 게이트층, 상기 블로킹 절연막, 상기 전하 트랩층을 제거하는 단계; 및
    상기 노출된 상기 전하 트랩층 상부에 터널링 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  13. 제12항에 있어서, 상기 상부 채널은 상기 터널링 절연막을 가로질러 형성되는 것을 특징으로 하는 플래시 메모리의 제조방법.
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