KR100810071B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플라즈마 도핑에 의해 도핑된 폴리실리콘막과 텅스텐실리사이드막의 계면에 위치한 도펀트가 후속 공정에 의해 외부로 확산되는 현상을 방지하여 도펀트 손실을 억제하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 미세 그레인을 갖는 게이트 폴리실리콘막을 형성하는 단계; 상기 미세 그레인을 갖는 게이트 폴리실리콘막에 플라즈마 도핑을 통해 도펀트를 주입하는 단계; 상기 미세 그레인을 갖는 게이트 폴리실리콘막 내에 도핑된 도펀트를 활성화시키기 위한 열처리를 진행하는 단계; 및 상기 미세 그레인을 갖는 게이트 폴리실리콘막 상에 게이트 금속막을 형성하는 단계를 포함하며, 이에 따라 본 발명은 미세 다결정 게이트 폴리실리콘막에 플라즈마 도핑을 통해 도펀트를 도핑하므로서, 이온 주입시와 유사한 가우시안 도핑 프로파일을 얻을 수 있으므로 도펀트 피크 영역을 게이트 폴리실리콘막과 게이트 텅스텐실리사이드 계면이 아닌 게이트 폴리실리콘막의 중앙에 형성할 수 있으므로, 도펀트 초표면층 형성 억제 효과와 더불어 도펀트의 손실을 방지할 수 있는 효과가 있다.
게이트 폴리 도핑, 플라즈마 도핑, 도펀트 손실 억제, 비정질, 결정질

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 빔 라인 이온 주입 및 플라즈마 도핑 직후 도펀트의 프로파일을 나타낸 그래프.
도 3은 열공정 후, 빔 라인 이온 주입 및 플라즈마 도핑의 도펀트 프로파일을 나타낸 그래프.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 5는 본 발명의 일실시예를 부연 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 소자분리막
43 : 게이트 절연막 47 : 게이트 텅스텐실리사이드
44 : 미세 그레인을 갖는 게이트 폴리실리콘막
45, 46, 48 : 도펀트 프로파일
본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트 폴리실리콘막의 표면에 도핑된 도펀트의 손실을 방지하는데 적합한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자 제조 공정시 이온주입(Implantation)은 빔 라인 이온 주입(Beam line Ion imlpantation(또는 이온 빔 이온주입(Ion Beam Implantation)이라고도 함)을 이용하는데, 빔 라인 이온 주입은 전기장을 이용하여 주입하고자 하는 이온들을 높은 운동에너지를 갖도록 가속시켜서 고체 상태인 재료의 표면에 충돌시키므로서, 이온을 주입하는 기술이다.
최근에는 플라즈마 도핑(Plasma doping)을 이용하는데, 플라즈마 도핑은 빔 라인 이온 주입과 달리 별도의 이온 발생원(이온빔)과 가속 장치를 사용하지 않으므로 설비 제작 비용을 감소시킨다. 또한, 주입하고자 하는 물질을 기체 상태로 도입하고, 플라즈마를 형성시킨 후 처리하고자 하는 시편에 고전압의 바이어스를 인가함으로써 플라즈마 중의 양이온들이 시편의 표면에 충돌, 주입되도록 하는 이온 주입 방식을 채택하므로, 균일한 이온 주입을 구현할 수 있으며 따라서 처리 속도를 크게 향상시킬 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI 방법을 사용하여 소자분리막(12)을 형성한다. 그리고나서, 반도체 기판(11) 상에 게이트 절연막(13), 게이트 절연막(13) 상에 게이트 폴리실리콘막(14)을 형성한다. 여기서, 게이트 폴리실리콘막(14)은 n 타입으로 도핑된 비정질 폴리실리콘막(Amorphous Poly-Si)을 사용한다. 이어서, 게이트 폴리실리콘막(14)에 p형 도펀트를 도핑하기 위해 플라즈마 도핑을 실시한다.
도 1b에 도시된 바와 같이, 게이트 폴리실리콘막(14) 내에 도핑된 p형 도펀트를 활성화시키기 위해 열처리 공정 진행한다. 열처리 공정은 500∼550℃의 온도 분위기에서 진행되며, 열처리 공정을 수행한 후 비정질인 게이트 폴리실리콘막은 결정화(Crystalline)된다.
도 1c에 도시된 바와 같이, 결정화된 게이트 폴리실리콘막(14) 상에 게이트 텅스텐실리사이드(15)와 같은 금속막을 증착한 후, 후속 공정을 실시한다.
도 1a 내지 도 1c에서 도면부호 15, 16, 18은 도펀트의 프로파일을 나타낸다.
도 1a에서 도펀트 프로파일(15)을 보면, 게이트 폴리실리콘막(14)의 표면에 도펀트가 과도하게 도핑되고, 게이트 폴리실리콘막(14)에서 게이트 절연막(13)으로 내려갈수록 도펀트 농도가 낮아짐을 알 수 있다. 도 1b에서 도펀트 도핑 후, 열처리를 통해 도펀트 프로파일(16)이 변화한 것을 알 수 있다. 도 1c에서 게이트 텅스텐실리사이드막(17) 증착 후 후속 공정을 진행한 후, 도펀트 프로파일(18)이 다시 변한다.
상술한 종래 기술은, 게이트 패턴 식각시 게이트 패턴의 식각 프로파일을 개선하기 위해 비정질 상태의 폴리실리콘막을 증착한 후, 도펀트를 도핑하고 열처리를 실시하여 도펀트를 활성화시킨다. 이 때, 실시하는 열처리로 비정질 폴리실리콘막은 결정화되고, 이를 게이트 전도막으로 사용하였다.
이러한 폴리실리콘막 증착 공정에 플라즈마 도핑을 적용하면, 도펀트는 비정질 상태에서 도핑되기 때문에 폴리실리콘막의 내부로 밀려들어가지 못하여 폴리실리콘막의 표면에 쌓이게 된다. 도핑된 도펀트의 프로파일은 가우시안 분포와 같은 프로파일을 갖지 못하기 때문에 후속 공정에서 심각한 도펀트 손실 현상을 초래한다.
즉, 게이트 텅스텐실리사이드 증착 후 후속 공정시 도펀트가 텅스텐실리사이드 내로 외확산(Out diffusion)되어 폴리실리콘막의 도핑 효과가 상실되는 악영향을 줄 수 있다.
도 2는 빔 라인 이온 주입 및 플라즈마 도핑 직후 도펀트의 프로파일을 나타낸 그래프이고, 도 3은 열공정 후, 빔 라인 이온 주입 및 플라즈마 도핑의 도펀트 프로파일을 나타낸 그래프이다.
도 2와 도 3의 그래프에서, 가로축은 깊이(Depth, Å)를 나타내고 세로축은 보론 농도(ions/cm3)를 나타낸다.
도 2와 도 3을 참조하면, 플라즈마 도핑에 의해 초표면 영역(게이트 폴리실리콘막과 게이트 텅스텐실리사이드)에 과도하게 도핑되어 있는 도펀트(보론)들이 게이트 텅스텐실리사이드의 후속 공정시 게이트 텅스텐실리사이드 내로 외확산되어 게이트 폴리실리콘막의 도핑 효과가 급격히 상실된다. 이는, 게이트 폴리실리콘막의 저항 증가 및 p+ 게이트 전극 PMOS의 포화 전류(Saturation current) 특성을 열화시키게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플라즈마 도핑에 의해 도핑된 폴리실리콘막과 텅스텐실리사이드의 계면에 위치한 도펀트가 후속 공정에 의해 외부로 확산되는 현상을 방지하여 도펀트 손실을 억제하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 미세 그레인을 갖는 게이트 폴리실리콘막을 형성하는 단계; 상기 미세 그레인을 갖는 게이트 폴리실리콘막에 플라즈마 도핑을 통해 도펀트를 주입하는 단계; 상기 미세 그레인을 갖는 게이트 폴리실리콘막 내에 도핑된 도펀트를 활성화시키기 위한 열처리를 진행하는 단계; 및 상기 미세 그레인을 갖는 게이트 폴리실리콘막 상에 게이트 금속막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41)의 소정 영역에 STI(Shallow Trench Isolation)을 이용하여 소자분리막(42)을 형성한다. 계속해서, 반도체 기판(41)의 전면에 게이트 절연막(43)을 증착한다. 게이트 절연막(43)은 통상의 열산화법 또는 건식/습식 산화로 형성한다. 이어서, 게이트 절연막(43) 상에 n 타입의 도펀트가 도핑된 미세 그레인을 갖는 게이트 폴리실리콘막(44)을 증착한다.
미세 그레인을 갖는 게이트 폴리실리콘막(44)은 550∼600℃의 온도 분위기에서 화학기상증착(Chemical Vapor Deposition, CVD) 또는 물리기상증착(Physical Vapor Deposition, PVD) 방법으로 증착하며 400∼1200Å 두께를 가진다. 한편, 미세 그레인을 갖는 게이트 폴리실리콘막(44)은 1E10∼6E20 atoms/cm3의 농도를 가진다.
미세 그레인을 갖는 게이트 폴리실리콘막(44)은 내부에 다수의 그레인 바운더리(Grain boundary)를 포함하는데, 그레인(도시하지 않음)의 크기는 적어도 300Å 이하로 성장시킨다. 여기서, 그레인은 도펀트 이동 경로로 작용하여 후속 도펀트 도핑시 도펀트가 미세 그레인을 갖는 게이트 폴리실리콘막(44)의 표면에서 게이 트 폴리실리콘막(44)의 내부로 밀려들어가도록 한다.
도 4b에 도시된 바와 같이, 미세 그레인을 갖는 게이트 폴리실리콘막(44)을 도핑시키기 위해 p형 도펀트를 플라즈마 도핑한다. 이 때, p형 도펀트는 BF3 또는 B2H6를 사용하며, 1E15∼1E17 atom/cm2 의 도즈량을 가진다.
미세 그레인을 갖는 게이트 폴리실리콘막(44)에 플라즈마 도핑을 진행하므로서, 미세 그레인을 갖는 게이트 폴리실리콘막(44) 내부의 그레인이 도펀트 이동 경로로 작용하여 빔 라인 이온 주입시와 유사한 도펀트 프로파일(45, 예컨대 가우시안 분포 형태)을 얻을 수 있다.
따라서, 플라즈마 도핑시 도펀트가 과도하게 도핑되어 있는 영역이 미세 그레인을 갖는 게이트 폴리실리콘막(44)과 텅스텐실리사이드(도 4d 참조)의 계면이 아닌 미세 그레인을 갖는 게이트 폴리실리콘막(44)의 중앙에 위치하므로, 도펀트의 초면층 형성 억제 효과와 더불어 텅스텐실리사이드 증착 후 진행하는 열처리에 따른 도펀트 손실을 억제할 수 있다.
도 4c에 도시된 바와 같이, 미세 그레인을 갖는 게이트 폴리실리콘막(44) 내에 도핑된 p형 도펀트를 활성화시키기 위한 열처리 공정을 실시하여 도펀트를 활성화시켜, 이온 주입시와 유사한 도핑 프로파일을 얻을 수 있다. 열처리 공정은 급속열처리(RTP)를 이용하고, 850∼1100℃의 온도 분위기에서 1∼60초 동안 진행한다.
열처리 후, 도펀트 프로파일(46)은 열처리 전 도펀트 프로파일(45)과 거의 유사함을 알 수 있다.
도 4d에 도시된 바와 같이, 미세 그레인을 갖는 게이트 폴리실리콘막(44) 상에 게이트 금속막 예컨대, 텅스텐실리사이드(47)를 증착한다. 게이트 금속막으로 텅스텐실리사이드(47) 뿐만 아니라 텅스텐막을 사용할 수 있다. 후속 공정으로, 게이트 패터닝을 진행하여 게이트 패턴(도시하지 않음)을 형성한다.
한편, 텅스텐실리사이드(47) 증착 후 진행하는 열처리 공정 후에도 도펀트의 프로파일(48)은 이온 주입과 같은 가우시안 분포와 유사한 형태를 갖는다. 즉, 텅스텐실리사이드 증착 후 후속 공정을 진행하여도 도펀트가 텅스텐실리사이드(44)로 외부 확산 되는 것을 방지할 수 있는 것을 알 수 있다.
도 5는 본 발명의 일실시예를 부연 설명하기 위한 도면이다.
도 5에서, 가로축은 웨이퍼 넘버를 나타내고, 세로축은 PDR(Poly Depletion Ratio, %@-1.35V)을 나타낸다.
도 5를 참조하면, 비정질 폴리실리콘막에 보론을 주입했을 때(A, B)보다 결정질 폴리실리콘막에 보론을 주입했을 때(A', B'), PDR이 2∼10% 정도 개선됨을 알 수 있다.
또한, 현재 전환된 듀얼 폴리 게이트 구조(Converted dual gate scheme)에서는 p+ 폴리 게이트 이온 주입 후, 활성화를 위해 게이트 식각 전 열공정이 있다. 본 발명에서는, 미세 그레인을 갖는 폴리실리콘막 상태에서 게이트 식각 공정이 실시되므로, 최종 게이트 패턴의 식각 프로파일은 동일하다고 할 수 있다.
상술한 바와 같이, 게이트 전도막으로 미세 그레인을 갖는 폴리실리콘막을 사용하므로서, 플라즈마 도핑시 미세 그레인을 갖는 폴리실리콘막 내부의 그레인 바운더리로 도펀트의 이동이 용이해져, 게이트 폴리실리콘막의 표면에만 도펀트가 과도 도핑되는 문제를 해결할 수 있다.
따라서, 플라즈마 도핑이지만 이온 주입과 같은 가우시안 분포를 가지는 도펀트 프로파일을 얻을 수 있으므로, 과도하게 도핑되어 있는 영역이 폴리실리콘막과 텅스텐실리사이드의 계면이 아닌, 폴리실리콘막의 중앙에 위치하므로 과도핑된 초표면층 형성 억제 효과와 더불어 도펀트의 손실을 방지할 수 있다.
한편, 발명의 실시예는 듀얼 폴리 게이트(Dual Poly Gate)의 p+ 폴리실리콘막 형성시 적용되는 기술로 사용하였다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 미세 그레인을 갖는 게이트 폴리실리콘막에 플라즈마 도핑을 통해 도펀트를 도핑하므로서, 이온 주입시와 유사한 가우시안 도핑 프로파일을 얻을 수 있으므로 도펀트 피크 영역을 게이트 폴리실리콘막과 게이트 텅스텐실리사이드 계면이 아닌 게이트 폴리실리콘막의 중앙에 형성할 수 있으므로, 도펀트 초표 면층 형성 억제 효과와 더불어 도펀트의 손실을 방지할 수 있는 효과가 있다.

Claims (8)

  1. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 미세 그레인을 갖는 게이트 폴리실리콘막을 형성하는 단계;
    상기 미세 그레인을 갖는 게이트 폴리실리콘막에 플라즈마 도핑을 통해 도펀트를 주입하는 단계;
    상기 미세 그레인을 갖는 게이트 폴리실리콘막 내에 도핑된 도펀트를 활성화시키기 위한 열처리를 진행하는 단계; 및
    상기 미세 그레인을 갖는 게이트 폴리실리콘막 상에 게이트 금속막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 미세 그레인을 갖는 게이트 폴리실리콘막은,
    550∼600℃의 온도 분위기에서 증착하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 미세 그레인을 갖는 게이트 폴리실리콘막은,
    CVD 또는 PVD 방법을 사용하여 400∼1200Å 두께로 형성하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 미세 그레인을 갖는 게이트 폴리실리콘막의 그레인 크기는 50~300Å인 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 미세 그레인을 갖는 게이트 폴리실리콘막은 1E20∼6E20atoms/cm3의 농도를 갖는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 도펀트는,
    BF3 또는 B2H6를 사용하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 도펀트는,
    1E15∼1E17 atom/cm2 의 도즈량을 가지는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 열처리는,
    급속열처리(RTP)를 사용하며, 850∼1100℃의 온도 분위기에서 1∼60초 동안 진행하는 반도체 소자의 제조 방법.
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Citations (4)

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