KR20080000787A - 메모리 소자의 듀얼 폴리 게이트 및 그 제조 방법 - Google Patents
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- 230000009977 dual effect Effects 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 66
- 229920005591 polysilicon Polymers 0.000 claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 239000002245 particle Substances 0.000 claims abstract description 11
- 239000002105 nanoparticle Substances 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 230000001939 inductive effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 43
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005543 nano-size silicon particle Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
- H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
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Abstract
본 발명은 메모리 소자의 듀얼 폴리 게이트 및 그 제조 방법에 관한 것으로, 보다 자세하게는 게이트용 폴리실리콘막 하부에 나노 폴리실리콘막을 형성한 후 플라즈마 도핑(PLAD) 공정과 열처리(anneal) 공정을 진행하여 각 막의 입자 크기 차이에 의해 게이트용 폴리실리콘막 하부로 도펀트(dopant)의 확산을 증가시킴으로써 PMOS에서 PDR(Poly Depletion Rate)이 확보된 안정적인 메모리 소자를 형성할 수 있는 메모리 소자의 듀얼 폴리 게이트 및 그 제조 방법에 관한 것이다.
PMOS, 듀얼 폴리 게이트, 나노 폴리실리콘막
Description
도 1은 종래 기술에 따른 PMOS 듀얼 폴리 게이트의 도핑 프로파일을 설명하기 위한 도면이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 메모리 소자의 PMOS 듀얼 폴리 게이트 형성 방법을 설명하기 위한 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 210 : 게이트 산화막
220 : 나노 폴리실리콘막 230 : 폴리실리콘막
240 : 마스크 250 : 불순물 도핑 영역 250a : 확산된 불순물 도핑 영역
본 발명은 메모리 소자의 듀얼 폴리 게이트 및 그 제조 방법에 관한 것으로, 보다 자세하게는 PDR이 확보된 안정적인 메모리 소자의 PMOS 듀얼 폴리 게이트 및 그 제조 방법에 관한 것이다.
최근 고집적 소자 제작시 소자의 성능을 향상시키기 위해 듀얼 폴리 게이트(dual poly gate)의 형성이 요구된다. 이러한 듀얼 폴리 게이트 제작 중 불순물이 도핑된 폴리 게이트 형성을 위해 플라즈마 도핑(PLAsma Doping;이하 'PLAD'로 칭함) 기술을 이용한 도핑 방법이 주로 적용되고 있다.
도 1은 종래 기술에 따른 PMOS 듀얼 폴리 게이트의 도핑 프로파일을 설명하기 위한 도면이다.
도 1을 참조하면, (a)는 폴리실리콘막에 이온주입에너지를 7KeV로, 1.6E16ions/㎠량의 붕소(Boron)을 플라즈마 도핑(PLAD) 방식으로 이온 주입한 후 열처리 공정(annealing)을 진행한 도핑 프로파일(profile)이고, (b)는 폴리실리콘막에 붕소의 이온주입량을 2.0E16ions/㎠량으로 변경한 것을 제외하고는 (a)와 동일 조건하에서 진행한 도핑 프로파일이다.
(c)는 폴리실리콘막에 이온주입에너지를 5KeV로, 1.6E16ions/㎠량의 붕소를 빔 라인 임플란트(beam line implant) 방식으로 이온 주입한 후 열처리 공정을 진행한 도핑 프로파일이다.
상기 (a) 및 (b)와 같이 플라즈마 도핑(PLAD) 공정을 거친 도핑 프로파일은 폴리실리콘막 표면에 A영역과 같은 약 1E22 내지 1E23ions/㎤의 고농도 피크(peak) 프로파일이 형성되나, 폴리실리콘막의 깊이(Depth)가 증가함에 따라 붕소(Boron)의 농도가 약 1E20ions/㎤ 이하까지 낮아지는 것을 알 수 있었다.
반면, 상기 (c)와 같이 빔 라인 임플란트 공정을 거친 도핑 프로파일은 상기 플라즈마 도핑(PLAD) 공정을 거친 (a)와 (b)에 비해 폴리실리콘막의 깊이가 증가하여도 붕소의 농도가 약 1E20 내지 1E21ions/㎤으로 비교적 높은 농도의 안정적인 프로파일을 갖는 것을 알 수 있었다.
여기서, 폴리실리콘막의 두께를 800Å로 형성된 것으로 고려하여 도핑 프로파일은 폴리실리콘막 표면으로부터 800Å 깊이까지만 비교하였다.
빔 라인 임플란트 공정은 도핑 프로파일은 좋으나 공정 진행에 약 5시간이 소요되어 TAT(Turn Around Time)가 길어져 생산성을 저하시키므로 공정에 적용하기 어렵다.
상기 플라즈마 도핑(PLAD)은 공정 진행에 약 몇 분 밖에 소요되지 않아 생산성을 향상시킬 수 있다는 장점이 있으나 게이트용 폴리실리콘막 하부 즉, 폴리실리콘막과 게이트 산화막(Gox) 계면의 농도 문제 및 폴리실리콘막 내부에 있는 도펀트(dopant)의 상호 확산(inter diffusion)이 적게 되어 PMOS의 PDR(Poly Depletion Rate)이 열화되는 문제점으로 안정적인 소자를 제작하는데 어려움이 있다.
본 발명은 플라즈마 도핑에 의한 PMOS 듀얼 폴리 게이트 형성시 PDR이 확보된 안정적인 메모리 소자의 듀얼 폴리 게이트 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 메모리 소자의 듀얼 폴리 게이트는, 반도체 기판 상부에 형성된 게이트 산화막; 상기 게이트 산화막 상부에 형성된 나노 폴리실리콘막; 및 상기 나노 폴리실리콘막 상부에 형성되며 불순물이 도핑된 폴리실리콘막을 포함한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 메모리 소자의 듀얼 폴리 게이트 형성 방법은, 반도체 기판 상부에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 나노 폴리실리콘막을 형성하는 단계; 상기 나노 폴리실리콘막 상부에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상부에 불순물 도핑 공정을 실시하는 단계; 및 상기 불순물이 도핑된 폴리실리콘막에 열처리 공정을 실시하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 메모리 소자의 PMOS 듀얼 폴리 게이트 형성 방법을 설명하기 위한 공정 단면도이다.
우선, 도 2a를 참조하면, 반도체 기판(200) 상부에 습식 또는 건식 산화(Oxidation) 공정을 통해 실리콘 산화막(SiO2)으로 이루어지는 게이트 산화막(210)을 형성한다. 상기 게이트 산화막(210)은 화학기상증착 방법에 의해 형성될 수도 있다.
상기 게이트 산화막(210) 상부에는 나노 입자 크기(nano grain size)를 갖는 나노 폴리실리콘막(220)을 형성한다.
상기 나노 폴리실리콘막(220)은 SiH4 가스를 소스 가스(source gas)로 하여 5 내지 280torr의 압력범위 내에서 싱글 웨이퍼 타입(Single Wafer Type)의 CVD 방식에 의해 원주(columnar) 구조의 폴리실리콘(polysilicon)을 증착하여 형성한다.
또한, 상기 나노 폴리실리콘막(220)은 SiH4 가스와 H2 가스를 소스 가스로 하여 5 내지 280torr의 압력범위 내에서 싱글 웨이퍼 타입의 CVD 방식에 의해 랜덤(random) 구조의 폴리실리콘을 증착하여 형성한다.
상기 나노 폴리실리콘막(220)은 박막에 나노 입자 개수를 많이 갖도록 형성하며, 입자 크기(grain size)는 80Å 이하를 만족하도록 형성한다.
즉, 상기 나노 폴리실리콘막(220)은 원주 입자(columnar grain)를 80Å이하의 입자 크기를 갖도록 형성하거나 랜덤 입자(random grain)를 80Å이하의 입자 크기를 갖도록 형성한다.
도 2b를 참조하면, 상기 나노 폴리실리콘막(220) 상부에 폴리실리콘을 저압화학기상증착(LPCVD;Low-Pressure Chemical Vapor Deposition) 방식으로 SiH4 또는 Si2H6와 PH3 가스를 이용하여 500 내지 550℃ 사이의 온도 범위에서 0.1 내지 3torr의 낮은 압력으로 증착하여 폴리실리콘막(230)을 형성한다.
상기 폴리실리콘막(230)은 수천Å 이상의 입자 크기를 갖도록 형성하며, 200 내지 2000Å의 두께로 형성한다.
도 2c를 참조하면, 상기 폴리실리콘막(230) 상부에 마스크(mask;240)를 형성한 후 플라즈마 도핑(PLAD) 방식으로 불순물 도핑을 실시한다.
상기 불순물은 P+형 불순물이며, 예컨대 붕소(B;Boron)를 주입한다.
상기 플라즈마 도핑(PLAD)시 이온주입량(dose)은 1.0E20 내지 3.0E20atom/㎠로 실시한다.
이를 통해 폴리실리콘막(230) 내에 불순물이 주입된 불순물 도핑 영역(250)이 형성된다. 이후, 상기 마스크(240)를 제거한다.
도 2d를 참조하면, 상기 불순물이 도핑된 폴리실리콘막(230)의 불순물을 활성화(activation) 시키기 위하여 열처리(anneal) 공정을 실시한다.
상기 열처리 공정은 레이저 열처리(Laser anneal), 급속열처리(RTP;Rapid Thermal Process) 또는 로(Furnace)를 이용하여 실시하며, 800℃ 이상에서 진행한다.
상기한 바와 같이, 게이트용 폴리실리콘막(230) 증착 전 나노 입자 크기가 80Å 이하인 나노 폴리실리콘막(220)을 증착할 경우 폴리실리콘막(230)과 나노 폴리실리콘막(220)의 입자 크기 차이에 의해 도펀트의 확산 증가 현상이 발생됨으로써 나노 폴리실리콘막(220) 하부와 게이트 산화막(Gox;210)의 계면까지 불순물이 주입되는 확산된 불순물 도핑 영역(250a)이 형성된다.
즉, 게이트용 폴리실리콘막 중 입자 크기가 큰 상부층의 폴리실리콘막(230)의 경우 외부 확산(out diffusion)을 최소화하고, 하부층의 나노 폴리실리콘 막(220)의 경우 높은 상호 확산(inter diffusion)을 유발시킴으로써 PMOS에서 높은 PDR(Poly Depletion Rate)이 확보된 안정적인 듀얼 폴리 게이트(dual poly gate)의 소자 제작이 가능하다.
또한, 본 발명은 각 막의 입자 크기 차이에 의한 도펀트의 높은 상호 확산 작용으로 인해 주입 도즈량의 감소가 가능하여 공정 TAT 단축이 가능하다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명은 게이트용 폴리실리콘막 하부에 나노 폴리실리콘막을 형성한 후 플라즈마 도핑 공정과 열처리 공정을 진행하여 각 막의 입자 크기 차이에 의해 게이트용 폴리실리콘막 하부로 도펀트의 높은 상호 확산을 유발시킴으로써 PDR(Poly Depletion Rate)이 확보된 안정적인 PMOS 듀얼 폴리 게이트를 형성할 수 있는 효과가 있다.
본 발명은 각 막의 입자 크기 차이에 의한 도펀트의 높은 상호 확산 작용으로 인해 주입 도즈량의 감소가 가능하여 공정 TAT 단축이 가능한 다른 효과가 있다.
Claims (15)
- 반도체 기판 상부에 형성된 게이트 산화막;상기 게이트 산화막 상부에 형성된 나노 폴리실리콘막; 및상기 나노 폴리실리콘막 상부에 형성되며 불순물이 도핑된 폴리실리콘막을 포함하는 메모리 소자의 듀얼 폴리 게이트.
- 제 1 항에 있어서,상기 나노 폴리실리콘막은 입자 크기가 80Å이하인 메모리 소자의 듀얼 폴리 게이트.
- 제 1 항에 있어서,상기 나노 폴리실리콘막은 원주(columnar) 구조의 나노 입자를 갖는 메모리 소자의 듀얼 폴리 게이트.
- 제 1 항에 있어서,상기 나노 폴리실리콘막은 랜덤(random) 구조의 나노 입자를 갖는 메모리 소자의 듀얼 폴리 게이트.
- 제 1 항에 있어서,상기 불순물은 P형 불순물인 메모리 소자의 듀얼 폴리 게이트.
- 반도체 기판 상부에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상부에 나노 폴리실리콘막을 형성하는 단계;상기 나노 폴리실리콘막 상부에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상부에 불순물 도핑 공정을 실시하는 단계; 및상기 불순물이 도핑된 폴리실리콘막에 열처리 공정을 실시하는 단계를 포함하는 메모리 소자의 듀얼 폴리 게이트 제조 방법.
- 제 6 항에 있어서,상기 나노 폴리실리콘막은 입자 크기가 80Å이하인 메모리 소자의 듀얼 폴리 게이트 제조 방법.
- 제 6 항에 있어서,상기 나노 폴리실리콘막은 원주(columnar) 구조의 나노 입자로 형성하는 메모리 소자의 듀얼 폴리 게이트 제조 방법.
- 제 6 항에 있어서,상기 나노 폴리실리콘막은 랜덤(random) 구조의 나노 입자로 형성하는 메모리 소자의 듀얼 폴리 게이트 제조 방법.
- 제 6 항에 있어서,상기 나노 폴리실리콘막은 SiH4 가스를 소스 가스로 하여 5 내지 280torr의 압력범위 내에서 싱글 웨이퍼 타입(Sigle Wafer Type)의 화학기상증착 방법에 의해 형성하는 메모리 소자의 듀얼 폴리 게이트 제조 방법.
- 제 6 항에 있어서,상기 나노 폴리실리콘막은 SiH4 가스와 H2 가스를 소스 가스로 하여 5 내지 280torr의 압력범위 내에서 싱글 웨이퍼 타입(Sigle Wafer Type)의 화학기상증착 방법에 의해 형성하는 메모리 소자의 듀얼 폴리 게이트 제조 방법.
- 제 6 항에 있어서,상기 불순물 도핑은 플라즈마 도핑 방식으로 수행하는 메모리 소자의 듀얼 폴리 게이트 제조 방법.
- 제 12 항에 있어서,상기 플라즈마 도핑은 1.0E20 내지 3.0E20atom/㎠의 이온주입량으로 수행하는 메모리 소자의 듀얼 폴리 게이트 제조 방법.
- 제 6 항에 있어서,상기 폴리실리콘막은 저압화학기상증착(LPCVD) 방식으로 SiH4 또는 Si2H6와 PH3 가스를 이용하여 500 내지 550℃ 사이의 온도범위에서 0.1 내지 3torr의 낮은 압력으로 형성하는 메모리 소자의 듀얼 폴리 게이트 제조 방법.
- 제 6 항에 있어서,상기 폴리실리콘막은 200 내지 2000Å의 두께로 형성하는 메모리 소자의 듀얼 폴리 게이트 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060058576A KR20080000787A (ko) | 2006-06-28 | 2006-06-28 | 메모리 소자의 듀얼 폴리 게이트 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020060058576A KR20080000787A (ko) | 2006-06-28 | 2006-06-28 | 메모리 소자의 듀얼 폴리 게이트 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080000787A true KR20080000787A (ko) | 2008-01-03 |
Family
ID=39212903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060058576A KR20080000787A (ko) | 2006-06-28 | 2006-06-28 | 메모리 소자의 듀얼 폴리 게이트 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080000787A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120092954A (ko) * | 2011-02-14 | 2012-08-22 | 에스케이하이닉스 주식회사 | 원주 구조의 나노 입자를 갖는 반도체 소자의 게이트 및 그 제조방법 |
-
2006
- 2006-06-28 KR KR1020060058576A patent/KR20080000787A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120092954A (ko) * | 2011-02-14 | 2012-08-22 | 에스케이하이닉스 주식회사 | 원주 구조의 나노 입자를 갖는 반도체 소자의 게이트 및 그 제조방법 |
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