CN101083230A - 快闪存储装置的制造方法 - Google Patents

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Abstract

本发明公开了一种快闪存储装置的制造方法，包括在其中界定了单元区域、低电压区域和高电压区域的半导体衬底之上形成栅极。将第一离子注入到单元区域中以在单元区域中形成掺杂结，低电压区域和高电压区域被覆盖以防止第一离子被注入到低电压区域和高电压区域中。利用快速退火工艺来激活注入到单元区域中的第一离子。执行快速退火工艺不超过10分钟。快速退火工艺使单元区域处的瞬时增强扩散的出现最小化。

Description

快闪存储装置的制造方法
技术领域
本发明涉及一种快闪存储装置，更具体而言，涉及一种能够防止在单元结单位(cell junction unit)之间产生穿通泄漏电流的快闪存储装置的制造方法。
背景技术
随着快闪存储装置的集成水平增加，单元尺寸逐渐减小。特别是，在具有100nm或更小栅极长度的单元的情况下，可能由于小的栅极长度产生穿通泄漏电流，由此降低单元精度所要求的感测裕度(sensing margin)。
图1是示出具有穿通和没有穿通的单元的V-I特性的曲线图。X轴表示任意单位(arbitrary unit)的栅极电压。Y轴表示以安培为单位的漏极电流。
在图1中，曲线A表示在具有约100nm栅极长度的单元中相对于栅极电压的漏极电流的变化。如曲线A所示，相对于所施加的栅极电压Vg得到了正常的漏极电流(Id)，而没有产生穿通。
曲线B示出了在栅极长度减小的单元中的穿通泄漏电流。相对于所施加的栅极电压Vg的漏极电流(Id)高于正常值(由曲线A示出)。在存储器开发阶段评估所述单元时，泄漏电流减小了单元的感测裕度，并且引起了各种误差。
因此，为了改善单元特性，需要消除穿通泄漏电流。实现此的一个途径是增大有效沟道长度。目前的方法利用了离子注入工艺期间减少的离子剂量来得到有效栅极长度。然而，该方法减小了流过单元自身的电流量。特别是，当单元结的电阻由于离子剂量的降低而较高时，流过单元自身的电流量进一步减小。
此外，在单元结形成工艺期间被注入的离子通过后续执行的退火工艺被激活，由此产生瞬时增强扩散(TED)，并减少了沟道掺杂分布。TED指的是在被注入工艺损伤的区域处不希望得到的掺杂剂的聚集。
在具有长的栅极长度的单元的情况下，尽管出现TED，因为能够维持有效沟道长度，所以不会显著降低硼(B)的浓度。由于在沟道中存在足够的掺杂剂，所以这是可能的。在具有短的栅极长度的单元的情况下，不能有效补偿由于TED的出现而导致的硼(B)浓度的降低。
发明内容
本发明涉及一种快闪存储装置的制造方法，其中可以防止短栅极长度晶体管中的穿通泄漏电流在单元结单位之间出现。
在一个实施例中，一种快闪存储装置的制造方法包括以下步骤：在其中界定了单元区域、低电压区域和高电压区域的半导体衬底之上形成栅极；仅使单元区域敞开来执行离子注入工艺并在半导体衬底中形成单元结；执行第一热处理工艺；仅使低电压区域敞开来执行低浓度离子注入工艺；仅使高电压区域敞开来执行离子注入工艺；在栅极的侧壁上形成间隙壁，并且仅使低电压区域敞开来执行高浓度离子注入工艺；以及执行第二热处理工艺。
在另一实施例中，一种快闪存储装置的制造方法包括以下步骤：在其中界定了单元区域、低电压区域和高电压区域的半导体衬底之上形成栅极；仅使单元区域敞开来执行离子注入工艺并在半导体衬底中形成单元结；仅使低电压区域敞开来执行低浓度离子注入工艺；仅使高电压区域敞开来执行离子注入工艺；在栅极的侧壁上形成间隙壁，并且仅使低电压区域敞开来执行高浓度离子注入工艺；以及执行快速热退火(RTA)工艺。
在一个实施例中，一种快闪存储装置的制造方法包括在其中界定了单元区域、低电压区域和高电压区域的半导体衬底之上形成栅极。将第一离子注入到单元区域中，同时覆盖低电压区域和高电压区域，以在半导体衬底中形成单元结。将第二离子注入到低电压区域中，同时覆盖单元区域和高电压区域，该注入第二离子的步骤是低浓度离子注入工艺。将第三离子注入到高电压区域中，同时覆盖单元区域和低电压区域。在栅极的侧壁上形成间隙壁。将第四离子注入到低电压区域中，该注入第四离子的步骤是高浓度离子注入工艺。在注入第四离子的步骤之后执行快速热退火(RTA)工艺。
在一个实施例中，一种快闪存储装置的制造方法包括在其中界定了单元区域、低电压区域和高电压区域的半导体衬底之上形成栅极。将第一离子注入到单元区域中以在单元区域中形成掺杂结，低电压区域和高电压区域被覆盖以防止第一离子被注入到低电压区域和高电压区域中。利用快速退火工艺来激活注入到单元区域中的第一离子。执行快速退火工艺不超过10分钟。快速退火工艺使单元区域处的瞬时增强扩散的出现最小化。
在另一实施例中，该方法还包括将第二离子注入到低电区域中，同时覆盖单元区域和高电压区域，使得第二离子不被注入到单元区域和高电压区域中。将第三离子注入到高电压区域中，同时覆盖单元区域和低电压区域，使得第三离子不被注入到单元区域和低电压区域中。快速退火工艺激活至少第一离子和第二离子。
在另一实施例中，方法还包括将第四离子注入到低电压区域中，同时覆盖单元区域和高电压区域，使得第四离子不被注入到单元区域和低电压区域中；以及执行热处理工艺以激活至少第四离子。热处理工艺还激活第三离子。
附图说明
图1是示出具有穿通和没有穿通的单元的V-I特性的曲线图；
图2A至2E是示出根据本发明一实施例的快闪存储装置的制造方法的截面图；
图3是示出在执行现有工艺和RTA时沟道硼浓度分布的曲线图；
图4是示出在执行现有工艺和RTA时单元的V-I特性变化的曲线图。
具体实施方式
参照图2A，在具有单元区域和外围区域的半导体衬底100上执行Vt离子注入工艺。外围区域是设置在单元区域的外围的区域，并包括低电压区域LV或高电压区域HV或者这两者。图2A示出了Vt的单元区域C、低电压区域LV和高电压区域HV，它们被界定从而控制阈值电压。在本实施方式中，Vt离子注入工艺包括注入硼(B)离子。在其他实施方式中，也可以使用除硼之外的掺杂剂。
在半导体衬底100上形成隧穿氧化物层102(或隧穿介电层)。形成用于浮置栅极的导电层104、介电层106和用于控制栅极的导电层108、110。用于浮置栅极的导电层104可以包括多晶硅，介电层106可以包括氧化物-氮化物-氧化物(ONO)结构。用于控制栅极的导电层可以包括多晶硅和钨(或金属)。例如，导电层108可以是多晶硅层，导电层110可以是钨层110。栅极结构112包括导电层104(或第一多晶硅层)、介电层106、导电层108(或第二多晶硅层)和导电层110。
参考图2B，在低电压区域LV和高电压区域HV之上形成第一光致抗蚀剂图案114，同时保持单元区域C敞开。利用栅极结构112作为掩模进行离子注入工艺，从而在半导体衬底100中形成单元结116。可以利用磷(P)和/或砷(As)源来执行离子注入工艺以形成结区域。
在去除第一光致抗蚀剂图案114之后，为了激活所注入的离子，执行快速热退火(RTA)工艺。在本实施方式中，所注入的离子是磷(P)和/或砷(As)。可以在800至1200摄氏度的温度范围内执行RTA1秒至10分钟。为了控制在RTA工艺期间进入到半导体衬底100中的离子的扩散，应用斜线上升(ramp-up)方法。斜线上升速率设置在10至150摄氏度/秒的范围内。
参照图2C，在高电压区域HV和单元区域C之上形成第二光致抗蚀剂图案117，同时保持低电压区域LV敞开。使低电压区域LV敞开同时覆盖高电压区域HV和单元区域C时，来执行低浓度离子注入工艺。利用磷(P)和/或砷(As)来执行低浓度离子注入工艺。所使用的注入能量为20至70keV。低浓度注入步骤形成了结118L。结118L具有1E12至1E14离子/cm2的浓度。
参照图2D，去除第二光致抗蚀剂图案117。在单元区域C和低电压区域LV之上形成第三光致抗蚀剂图案119，同时保持高电压区域HV敞开。使高电压区域HV敞开同时覆盖单元区域C和低电压区域LV，来执行离子注入工艺。利用磷(P)来执行离子注入工艺。所使用的注入能量为20至100keV。注入步骤形成了结118H。结118H具有1E12至1E14离子/cm2的浓度。
参照图2E，去除第三光致抗蚀剂119。在高电压区域已经被注入有离子之后，在衬底之上形成绝缘层。蚀刻绝缘层以在栅极112的侧面形成间隙壁120。低电压区域LV敞开同时单元区域C和高电压区域HV被覆盖。利用栅极112和间隙壁120作为掩模在低电压区域LV上执行高浓度离子注入工艺，从而在半导体衬底110之内形成轻掺杂漏极(LDD)结构。
为了激活所注入的离子，执行炉型热处理工艺。正如此处所使用的，低浓度离子注入工艺和高浓度离子注入工艺作为相对术语而使用。也就是说，低浓度离子注入工艺提供了比高浓度离子注入工艺更低的离子浓度。
在一个实施例中，在炉型热处理工艺之前执行RTA工艺。否则，如果在炉型热处理工艺之后执行RTA工艺，则会损失RTA工艺的效果。例如驱动所注入的离子的RTA工艺阻止了TED的出现。如果首先执行炉退火。则在衬底上已经出现了TED。因此，在阻止TED方面，RTA工艺的使用效力降低。
在本发明的另一实施例中，在形成单元结116之后不执行RTA工艺。在低电压区域LV上执行高浓度离子注入工艺，而在形成单元结116之后不执行RTA工艺。然后执行RTA工艺而不是进行炉型热处理工艺。
因而，激活了注入到结区域以及单元区域C、低电压区域LV和高电压区域HV中的离子。此外，由于没有增加工艺步骤，所以没有延长周转时间(TAT)。
在图3中，“a”是示出在进行现有工艺时，即在使用炉退火以驱动离子时，相对于结深度的硼(B)浓度的曲线。曲线(b)示出了在进行RTA工艺以用于驱动离子时相对于结深度的硼(B)的浓度。
从图3中可以看到，相对于进行现有工艺的情况(“a”)，在进行RTA工艺的情况(“b”)下，在很大程度上防止了出现TED的区域中的硼(B)浓度的降低。因而，在防止穿通泄漏电流方面，RTA工艺提供了更好的特性。
参照图4，“c”是示出在进行RTA工艺时相对于所施加的栅极电压Vg的漏极电流Id的曲线，“d”是示出在进行现有工艺时相对于所施加的栅极电压Vg的漏极电流Id的曲线。
从图4中可以看到，“c”和“d”在“e”处具有相同的电流值。随着TED的出现将更可能出现穿通泄漏电流，因为TED将从单元沟道区域去除掺杂剂。而利用RTA工艺以激活离子，阻止了TED的出现。结果，没有从单元沟道区域去除掺杂剂。
如上所述，根据本发明，在形成单元结之后，执行RTA工艺以使TED的出现最小化。这能够使沟道区域保持足够数量的掺杂剂从而有效地用作沟道。
本发明的以上实施例是示例性的而非限制性的。各种替换和等同特征是可能的。其他添加、减少或修改基于本公开是明显的并被认为落入权利要求的范围内。
本申请要求于2006年5月29日提交的韩国专利申请10-2006-48231的优先权，其全部内容在此引入作为参考。

Claims (15)

1.一种快闪存储装置的制造方法，所述方法包括：
在其中界定了单元区域、低电压区域和高电压区域的半导体衬底之上形成栅极；
使所述单元区域敞开同时覆盖所述低电压区域和所述高电压区域来执行离子注入工艺，从而在所述半导体衬底中形成单元结；
在所述单元区域已被注入离子之后执行所述衬底的第一热处理工艺，所述第一热处理工艺执行不超过10分钟；
在所述低电压区域上执行低浓度离子注入工艺，同时覆盖所述单元区域和所述高电压区域；
将离子注入到所述高电压区域中，同时覆盖所述单元区域和所述低电压区域；
在所述栅极的侧壁上形成间隙壁；
在敞开的所述低电压区域上执行高浓度离子注入工艺；以及
在所述高浓度离子注入工艺之后执行第二热处理工艺。
2.根据权利要求1所述的方法，其中：
所述第一热处理工艺是快速热退火工艺，并且
所述第二热处理工艺是炉型热处理工艺。
3.根据权利要求1所述的方法，其中在800至1200摄氏度的温度范围内执行所述第一热处理工艺1秒至10分钟。
4.根据权利要求1所述的方法，其中所述第一热处理工艺应用了斜线上升方法，斜线上升速率设置在10至150摄氏度/秒的范围内。
5.一种快闪存储装置的制造方法，所述方法包括：
在其中界定了单元区域、低电压区域和高电压区域的半导体衬底之上形成栅极；
将第一离子注入到所述单元区域中，同时覆盖所述低电压区域和所述高电压区域，以在所述半导体衬底中形成单元结；
将第二离子注入到所述低电压区域中，同时覆盖所述单元区域和所述高电压区域，所述第二离子注入的步骤是低浓度离子注入工艺；
将第三离子注入到所述高电压区域中，同时覆盖所述单元区域和所述低电压区域；
在所述栅极的侧壁上形成间隙壁；
将第四离子注入到所述低电压区域中，所述第四离子注入的步骤是高浓度离子注入工艺；以及
在所述第四离子注入的步骤之后执行快速热退火工艺以激活所述离子。
6.根据权利要求5所述的方法，其中在800至1200摄氏度的温度范围内执行所述快速热退火工艺1秒至10分钟。
7.根据权利要求5所述的方法，其中所述快速热退火工艺应用了斜线上升方法，斜线上升速率设置在10至150摄氏度/秒的范围内。
8.根据权利要求5所述的方法，其中执行所述注入第四离子的步骤同时覆盖所述单元区域和所述高电压区域。
9.一种快闪存储装置的制造方法，所述方法包括：
在其中界定了单元区域、低电压区域和高电压区域的半导体衬底之上形成栅极；
将第一离子注入到所述单元区域中以在所述单元区域中形成掺杂结，所述低电压区域和所述高电压区域被覆盖以防止所述第一离子被注入到所述低电压区域和所述高电压区域中；以及
利用快速退火工艺来激活注入到所述单元区域中的第一离子。
10.根据权利要求9所述的方法，其中所述快速退火工艺执行不超过10分钟。
11.根据权利要求9所述的方法，其中所述快速退火工艺使所述单元区域处的瞬时增强扩散的出现最小化。
12.根据权利要求9所述的方法，还包括：
将第二离子注入到所述低电区域中，同时覆盖所述单元区域和所述高电压区域，使得所述第二离子不被注入到所述单元区域和所述高电压区域中；以及
将第三离子注入到所述高电压区域中，同时覆盖所述单元区域和所述低电压区域，使得所述第三离子不被注入到所述单元区域和所述低电压区域中。
13.根据权利要求12所述的方法，所述方法还包括：
将第四离子注入到所述低电压区域中，同时覆盖所述单元区域和所述高电压区域，使得所述第四离子不被注入到所述单元区域和所述低电压区域中；以及
执行热处理工艺以激活至少所述第四离子。
14.根据权利要求13所述的方法，其中所述热处理工艺激活所述第三离子。
15.根据权利要求12所述的方法，其中所述快速退火工艺激活至少所述第一离子和所述第二离子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104851839A (zh) * 2014-02-17 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种提高存储器性能的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8598005B2 (en) * 2011-07-18 2013-12-03 Spansion Llc Method and manufacture for embedded flash to achieve high quality spacers for core and high voltage devices and low temperature spacers for high performance logic devices

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5940699A (en) * 1996-02-26 1999-08-17 Sony Corporation Process of fabricating semiconductor device
KR100273705B1 (ko) * 1997-12-22 2000-12-15 윤종용 불휘발성반도체메모리장치의웰구조및그에따른제조방법
US6251717B1 (en) * 1998-09-30 2001-06-26 Advanced Micro Devices, Inc. Viable memory cell formed using rapid thermal annealing
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
US6117737A (en) * 1999-02-08 2000-09-12 Taiwan Semiconductor Manufacturing Company Reduction of a hot carrier effect by an additional furnace anneal increasing transient enhanced diffusion for devices comprised with low temperature spacers
JP3523151B2 (ja) * 1999-09-17 2004-04-26 Ｎｅｃエレクトロニクス株式会社 Ｍｏｓトランジスタの製造方法
TW480677B (en) * 2001-04-04 2002-03-21 Macronix Int Co Ltd Method of fabricating a nitride read only memory cell
US6458643B1 (en) * 2001-07-03 2002-10-01 Macronix International Co. Ltd. Method of fabricating a MOS device with an ultra-shallow junction
JP2003023114A (ja) * 2001-07-05 2003-01-24 Fujitsu Ltd 半導体集積回路装置およびその製造方法
KR100466194B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 제조방법
KR20040062276A (ko) * 2003-01-02 2004-07-07 삼성전자주식회사 플래시 메모리 소자의 주변 트랜지스터 형성방법
KR20050048114A (ko) * 2003-11-19 2005-05-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100538884B1 (ko) * 2004-03-30 2005-12-23 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
KR100624290B1 (ko) * 2004-06-14 2006-09-19 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 제조 방법
KR100594324B1 (ko) * 2005-02-19 2006-06-30 삼성전자주식회사 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104851839A (zh) * 2014-02-17 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种提高存储器性能的方法
CN104851839B (zh) * 2014-02-17 2019-05-28 中芯国际集成电路制造(上海)有限公司 一种提高存储器性能的方法

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