CN112614841A - 分裂栅闪存单元 - Google Patents

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Abstract

本发明提供了一种分裂栅闪存单元，包括：绝缘体上半导体衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；浅沟槽隔离结构，从所述第二半导体层向下延伸至所述第一半导体层中，所述浅沟槽隔离结构限定出第一区域和第二区域；两个栅极结构，位于所述第二半导体层上并位于所述第一区域内；源区及两个漏区，位于所述第一区域内，并交替排布在所述栅极结构两侧的第二半导体层中；两个体区，位于所述第二区域内，且排布在所述浅沟槽隔离结构外侧的第二半导体层中；两个掺杂区，两个所述掺杂区均位于所述绝缘埋层下方的第一半导体层中。本发明以实现分裂栅闪存单元的阈值电压可调，提高器件的灵活性。

Description

分裂栅闪存单元
技术领域
本发明涉及半导体技术领域，尤其涉及一种分裂栅闪存单元。
背景技术
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。
随着MOS工艺节点提高的必然趋势，缩小闪存器件单元结构的尺寸势在必行；然而对于闪存器件，尺寸缩小带来诸如问题，如功耗及编程效率等问题，且其编写速度由于其纵向电场的影响而具有局限性。
在现有技术中，随着器件尺寸的缩小，引入了全耗尽型(Fully Depleted，FD)绝缘层上半导体(Semiconductor On Insulator，SOI)即FDSOI技术，FDSOI技术的优势包括：
速度更快：在相同的技术节点，FDSOI晶体管的沟道比体效应(bulk)晶体管的沟道短，而且前者是全耗尽型沟道，无掺杂剂。在这两个因素共同作用下，FDSOI晶体管在相同电压时开关速度更快，在功耗相同条件下，高压工作频率提高35％，低压工作频率也得到提高。
功耗更低：有多个因素促使功耗降低：全耗尽沟道消除了漏极引起的寄生效应，在低功耗模式，可更好地限制载流子从源极流向漏极；更厚的栅电介质层可降低栅极泄漏电流；更好地控制体偏压技术，体偏压是为更好地控制速度和功耗而向晶体管体施加的电压。结果，在高性能时，功耗降低35％；在低性能时，功耗降幅更大，高达50％。
工艺更简单：FDSOI制造工艺与28nm工艺节点的体效应技术的相近程度达到90％，总工序减少15％，研发周期更短。此外，FDSOI技术无需压力源如锗硅工艺或其它类似的复杂技术，而其它工艺可能需要这些技术。最终工艺的复杂度低于体效应技术。
而分裂栅闪存器件具有高编程速度的天然优势，分裂栅闪存器件的操作电压更低，相应的功耗更低，但其结构中半浮栅结构尖端放电的均匀性问题随着其不断向高工艺节点进发，对工艺的要求也是越来越高。并且目前客户对于不同终端应用的需求，对擦除/编程/读取状态下的阈值电压区间要求不一，那势必带来相应工艺的调整及长时间的验证过程，每种终端需求都需要定制化的产品，这会使得增加工艺成本和工艺时间。
发明内容
本发明的目的在于提供一种分裂栅闪存单元，以实现分裂栅闪存单元的阈值电压可调，提高器件的灵活性。
为了达到上述目的，本发明提供了一种分裂栅闪存单元，包括：
绝缘体上半导体衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；
浅沟槽隔离结构，从所述第二半导体层向下延伸至所述第一半导体层中，所述浅沟槽隔离结构限定出第一区域和第二区域；
两个栅极结构，位于所述第二半导体层上并位于所述第一区域内；
源区及两个漏区，位于所述第一区域内，并交替排布在所述栅极结构两侧的第二半导体层中，所述源区位于两个所述漏区之间；
两个体区，位于所述第二区域内，且排布在所述浅沟槽隔离结构外侧的第二半导体层中；
两个掺杂区，包括第一掺杂区及第二掺杂区，两个所述掺杂区均位于所述绝缘埋层下方的第一半导体层中，其中所述第一掺杂区位于所述源区及一部分的所述栅极结构的正下方，所述第二掺杂区位于所述漏区及剩余部分的所述栅极结构的正下方，两个所述掺杂区的底部高于所述浅沟槽隔离结构的底部。
可选的，所述栅极结构包括控制栅结构和选择栅结构，所述控制栅结构和所述选择栅结构并排设置且紧密排列。
可选的，所述选择栅结构的顶部低于所述控制栅结构的顶部。
可选的，所述控制栅结构包括由下至上依次堆叠的隧穿介质层、浮栅层、控制介质层及控制栅层，其中，所述隧穿介质层覆盖所述第二半导体层的部分表面，所述浮栅层覆盖所述隧穿介质层的部分表面，所述控制介质层覆盖所述浮栅层及所述隧穿介质层的剩余表面，所述控制栅层覆盖所述控制介质层。
可选的，所述选择栅结构包括由下至上依次堆叠的选择介质层及选择栅层，其中，所述选择介质层覆盖所述第二半导体层的部分表面，所述选择栅层覆盖所述选择介质层。
可选的，所述控制介质层与所述选择介质层为一体结构，且所述控制介质层高于所述选择介质层。
可选的，所述控制介质层与所述选择介质层均为ONO结构。
可选的，所述第一掺杂区将所述第二掺杂区划分为两部分，所述第一掺杂区与所述第二掺杂区并排设置且紧密排列，且均与所述绝缘埋层的底部接触。
可选的，所述第一掺杂区的宽度等于两个所述栅极结构中的两个控制栅结构之间的距离，被划分成两部分的所述第二掺杂区中的两部分宽度相等且宽度等于所述浅沟槽隔离结构与其相邻的所述栅极结构中的选择栅结构之间的距离。
可选的，所述第一掺杂区与所述第二掺杂区的导电类型不同。
可选的，两个所述栅极结构共用一个所述源区。
在本发明提供的一种分裂栅闪存单元中，绝缘体上半导体衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；浅沟槽隔离结构从第二半导体层向下延伸至第一半导体层中，浅沟槽隔离结构限定出第一区域和第二区域；其中两个栅极结构位于第二半导体层上并位于第一区域内，源区及两个漏区位于第一区域内，并交替排布在栅极结构两侧的第二半导体层中，源区位于两个漏区之间；两个体区位于第二区域内，且排布在浅沟槽隔离结构外侧的第二半导体层中；两个掺杂区包括第一掺杂区及第二掺杂区，两个掺杂区均位于绝缘埋层下方的第一半导体层中，其中第一掺杂区位于源区及一部分的栅极结构的正下方，第二掺杂区位于漏区及剩余部分的栅极结构的正下方，两个掺杂区的底部高于浅沟槽隔离结构的底部。在体区加电压能够将电压通过第一半导体层导到第一掺杂区及第二掺杂区，从而实现第一掺杂区及第二掺杂区从底部对源区和漏区间的沟道区进行耗尽，以实现分裂栅闪存单元的阈值电压可调。因此，本发明能够使分裂栅闪存单元能够进行阈值调节，最终提高分裂栅闪存单元的灵活性，适用性广。
附图说明
图1为本发明一实施例提供的分裂栅闪存单元的器件结构图；
其中，附图标记为：
100A-第一半导体层；100B-第二半导体层；110-绝缘埋层；120-沟道区；130-浅沟槽隔离结构；140-源区；141-源区的第一导电类型重掺杂区；142-源区的第一导电类型轻掺杂区；150-漏区；151-漏区的第一导电类型重掺杂区；152-漏区的第一导电类型轻掺杂区；160-栅极结构；161-控制栅结构；162-选择栅结构；170-第一掺杂区；180-第二掺杂区；190-体区；201-隧穿介质层；202-浮栅层；203-控制介质层；204-控制栅层；205-选择介质层；206-选择栅层；R1-第一区域；R2-第二区域；T1-第一宽度；T2-第二宽度。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例提供的分裂栅闪存单元的器件结构图。本实施例提供了一种分裂栅闪存单元，以实现分裂栅闪存单元的阈值电压可调，提高器件的灵活性。请参考图1，分裂栅闪存单元包括：绝缘体上半导体衬底、浅沟槽隔离结构130、两个栅极结构160、源区140、两个漏区150、两个体区190及两个掺杂区。
其中绝缘体上半导体衬底，包括由下至上依次堆叠的第一半导体层100A、绝缘埋层110及第二半导体层100B；在本实施例中，第一半导体层100A的材质及第二半导体层100B的材质均包括硅、锗、碳中的一种或多种，绝缘埋层110为氧化硅埋层，但不限于此限制。在绝缘体上半导体衬底上形成有源区，有源区由浅沟槽结构130围绕，在有源区中形成器件单元结构。浅沟槽隔离结构130从第二半导体层100B向下延伸至第一半导体层100A中，浅沟槽隔离结构130限定出第一区域R1和第二区域R2。
由于一个分裂栅闪存单元具有两个子单元，每一个子单元包括一个栅极结构160，所以分裂栅闪存单元包括两个栅极结构160，两个栅极结构160位于第二半导体层100B上并位于第一区域R1内。其中栅极结构160包括控制栅结构161和选择栅结构162，控制栅结构161和选择栅结构162并排设置且紧密排列，并且选择栅结构162的顶部低于控制栅结构161的顶部。
控制栅结构161包括由下至上依次堆叠的隧穿介质层201、浮栅层202、控制介质层203及控制栅层204，其中，隧穿介质层201覆盖第二半导体层100B的部分表面，浮栅层202覆盖隧穿介质层201的部分表面，控制介质层203覆盖浮栅层202及隧穿介质层201的剩余表面，控制栅层204覆盖控制介质层203。选择栅结构162包括由下至上依次堆叠的选择介质层205及选择栅层206，其中，选择介质层205覆盖第二半导体层100B的部分表面，选择栅层206覆盖选择介质层205。其中控制介质层203与选择介质层205为一体结构，且控制介质层203的顶部高于选择介质层205的顶部；在本实施例中，控制介质层203与选择介质层205均为ONO结构，ONO结构由氧化层、氮化层和氧化层依次叠加而成。
其中源区140及两个漏区150均位于第一区域R1内，并交替排布在栅极结构160两侧的第二半导体层100B中，且源区140位于两个漏区150之间，两个栅极结构160共用一个源区140。具体的，源区140及两个漏区150形成于有源区中，源区140及漏区150之间的第二半导体层100B形成全耗尽型的沟道区120。源区140具有源区的第一导电类型轻掺杂区142及源区的第一导电类型重掺杂区141，源区的第一导电类型重掺杂区141形成于源区的第一导电类型轻掺杂区142中，源区140的结深为第二半导体层100B的厚度；漏区150具有漏区的第一导电类型轻掺杂区152及漏区的第一导电类型重掺杂区151，漏区的第一导电类型重掺杂区151形成于漏区的第一导电类型轻掺杂区152中，漏区150的结深为第二半导体层100B的厚度。
两个掺杂区包括第一掺杂区170及第二掺杂区180，两个所述掺杂区均位于绝缘埋层110下方的第一半导体层100A中，其中第一掺杂区170位于源区140及一部分的栅极结构160的正下方，第二掺杂区180位于漏区150及剩余部分的栅极结构160的正下方，两个掺杂区的底部高于浅沟槽隔离结构130的底部。具体的，第一掺杂区170将第二掺杂区180划分为两部分，第一掺杂区170与第二掺杂区180并排设置且紧密排列，且均与绝缘埋层110的底部接触。在本实施例中，被划分成两部分的第二掺杂区180分别位于第一掺杂区170的两侧且与第一掺杂区170紧密排列，但不限于此，也可为其他排布方式。第一掺杂区170的宽度为第一宽度T1，第一宽度T1等于两个栅极结构160中的两个控制栅结构161之间的距离；被划分成两部分的第二掺杂区180中的两部分宽度相等，其中每一部分的宽度均为第二宽度T2，第二宽度T2等于浅沟槽隔离结构130与其相邻的栅极结构160中的选择栅结构162之间的距离，即第一掺杂区170位于选择栅结构162及源区140的正下方，第二掺杂区180位于控制栅结构161及漏区150的正下方。两个掺杂区对应两个不同的栅结构，能够起到不同的作用，两个掺杂区分别对不同栅结构的电压进行控制，第一掺杂区170能够扩宽选择栅的电压范围，第二掺杂区180能够增强浮栅的数据保持能力以增强器件的可靠性。在本实施例中，第一掺杂区170及第二掺杂区180的导电类型不同，第一掺杂区170为第一导电类型重掺杂，第二掺杂区180为第二导电类型重掺杂，但不限于此。
由于一个分裂栅闪存单元具有两个子单元，每一个子单元包括一个体区190，因此一个分裂栅闪存单元包括两个体区190，两个体区190均位于第二区域R2内，且排布在浅沟槽隔离结构130外侧的第二半导体层100B中。在本实施例中，体区190为第二导电类型重掺杂，与源区140及漏区150的导电类型不同。通过在体区190加电压，电压通过第一半导体层100A传输至第一掺杂区170及第二掺杂区180，第一掺杂区170及第二掺杂区180从全耗尽型的沟道区120的底部对其进行耗尽，以此改变器件单元结构的阈值电压。
在本实施例中，分裂栅闪存单元为N型器件，第一导电类型为N型，第二导电类型为P型；当器件单元结构为P型器件，第一导电类型为P型，第二导电类型为N型。
综上，在本发明提供的一种分裂栅闪存单元中，绝缘体上半导体衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；浅沟槽隔离结构从第二半导体层向下延伸至第一半导体层中，浅沟槽隔离结构限定出第一区域和第二区域；其中两个栅极结构位于第二半导体层上并位于第一区域内源区及两个漏区位于第一区域内，并交替排布在栅极结构两侧的第二半导体层中，源区位于两个漏区之间；两个体区位于第二区域内，且排布在浅沟槽隔离结构外侧的第二半导体层中；两个掺杂区包括第一掺杂区及第二掺杂区，两个掺杂区均位于绝缘埋层下方的第一半导体层中，其中第一掺杂区位于源区及一部分的栅极结构的正下方，第二掺杂区位于漏区及剩余部分的栅极结构的正下方，两个掺杂区的底部高于浅沟槽隔离结构的底部。在体区加电压能够将电压通过第一半导体层导到第一掺杂区及第二掺杂区，从而实现第一掺杂区及第二掺杂区从底部对源区和漏区间的沟道区进行耗尽，以实现分裂栅闪存单元的阈值电压可调。因此，本发明能够使分裂栅闪存单元能够进行阈值调节，最终提高分裂栅闪存单元的灵活性，适用性广。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (11)

1.一种分裂栅闪存单元，其特征在于，包括：
绝缘体上半导体衬底，包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层；
浅沟槽隔离结构，从所述第二半导体层向下延伸至所述第一半导体层中，所述浅沟槽隔离结构限定出第一区域和第二区域；
两个栅极结构，位于所述第二半导体层上并位于所述第一区域内；
源区及两个漏区，位于所述第一区域内，并交替排布在所述栅极结构两侧的第二半导体层中，所述源区位于两个所述漏区之间；
两个体区，位于所述第二区域内，且排布在所述浅沟槽隔离结构外侧的第二半导体层中；
两个掺杂区，包括第一掺杂区及第二掺杂区，两个所述掺杂区均位于所述绝缘埋层下方的第一半导体层中，其中所述第一掺杂区位于所述源区及一部分的所述栅极结构的正下方，所述第二掺杂区位于所述漏区及剩余部分的所述栅极结构的正下方，两个所述掺杂区的底部高于所述浅沟槽隔离结构的底部。
2.如权利要求1所述的分裂栅闪存单元，其特征在于，所述栅极结构包括控制栅结构和选择栅结构，所述控制栅结构和所述选择栅结构并排设置且紧密排列。
3.如权利要求2所述的分裂栅闪存单元，其特征在于，所述选择栅结构的顶部低于所述控制栅结构的顶部。
4.如权利要求2或3所述的分裂栅闪存单元，其特征在于，所述控制栅结构包括由下至上依次堆叠的隧穿介质层、浮栅层、控制介质层及控制栅层，其中，所述隧穿介质层覆盖所述第二半导体层的部分表面，所述浮栅层覆盖所述隧穿介质层的部分表面，所述控制介质层覆盖所述浮栅层及所述隧穿介质层的剩余表面，所述控制栅层覆盖所述控制介质层。
5.如权利要求4所述的分裂栅闪存单元，其特征在于，所述选择栅结构包括由下至上依次堆叠的选择介质层及选择栅层，其中，所述选择介质层覆盖所述第二半导体层的部分表面，所述选择栅层覆盖所述选择介质层。
6.如权利要求5所述的分裂栅闪存单元，其特征在于，所述控制介质层与所述选择介质层为一体结构，且所述控制介质层高于所述选择介质层。
7.如权利要求6所述的分裂栅闪存单元，其特征在于，所述控制介质层与所述选择介质层均为ONO结构。
8.如权利要求2所述的分裂栅闪存单元，其特征在于，所述第一掺杂区将所述第二掺杂区划分为两部分，所述第一掺杂区与所述第二掺杂区并排设置且紧密排列，且均与所述绝缘埋层的底部接触。
9.如权利要求8所述的分裂栅闪存单元，其特征在于，所述第一掺杂区的宽度等于两个所述栅极结构中的两个控制栅结构之间的距离，被划分成两部分的所述第二掺杂区中的两部分宽度相等且宽度等于所述浅沟槽隔离结构与其相邻的所述栅极结构中的选择栅结构之间的距离。
10.如权利要求1所述的分裂栅闪存单元，其特征在于，所述第一掺杂区与所述第二掺杂区的导电类型不同。
11.如权利要求1所述的分裂栅闪存单元，其特征在于，两个所述栅极结构共用一个所述源区。
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