JP2006318633A - 不揮発性の半導体メモリ、および不揮発性の半導体メモリへのデータ書き込み方法 - Google Patents

Abstract

【課題】無駄な動作を抑制して、処理能や信頼性を向上できる不揮発性の半導体メモリおよびそれへのデータの書き込み方法を提供する。
【解決手段】仮想接地メモリセルアレイにおいて、各ビットの初期段階と終止段階との記憶状態を判定する。上記判定結果に応じて、上記初期段階の各ビットを消去するか否かを決定する。上記決定された、初期段階のビットを消去する。必要に応じて、消去されたビットを再プログラムする。
【選択図】図４

Description

本発明は、不揮発性の半導体メモリ、および上記メモリへのデータ書き込み方法に関するものである。

フラッシュメモリ類は、高密度不揮発性の半導体メモリであり、データフラッシュメモリとコードフラッシュメモリとに分類することができる。データフラッシュメモリは、通常、大量のデータを記憶するために使用され、各セクター内に多数のメモリセルを有している。コードフラッシュメモリは、通常、プログラムコードを記憶するために使用され、読み取り、書き込み、および消去動作を行うために、メモリ内のより小さな部分にアクセスする必要がある。フラッシュメモリの記憶容量は、セル毎の記憶ビット数を増やすことによって大きくすることができる。

窒化物層を有するプログラム可能な読み出し専用メモリ（ＮＲＯＭ）セルは、セル毎に２つのビットを記憶できるようになっている。図１は、従来のＮＲＯＭセルの断面図である。

セルのゲートＧはワード線に接続され、２つの各ソース／ドレイン領域Ｓ／Ｄは、各ビット線に接続される。ゲートＧの下には、いわゆるＯＮＯ層が設けられている。ＯＮＯ層は、上側酸化層ＴＯ、下側酸化層ＢＯ、および上側酸化層ＴＯと下側酸化層ＢＯとの間に設けられた窒化物層ＮＬからなっている。

電荷は、窒化物層ＮＬ内で、第１ソース／ドレイン領域Ｓ／Ｄ近傍の第１位置、および第２ソース／ドレイン領域Ｓ／Ｄ近傍の第２位置において蓄積することができる。ＮＲＯＭセルのチャネルは、第１ソース／ドレイン領域Ｓ／Ｄと第２ソース／ドレイン領域Ｓ／Ｄとの間に形成され、半導体基板ＳＢ内のＯＮＯ層の下に配置される。

上記第１および第２の各位置においてそれぞれ蓄積される各電荷量は、それぞれ独立して調整可能なため、第１ビットＢ１および第２ビットＢ２として、単一のセル内においてそれぞれの記憶状態とすることができる。また、上記各位置において、蓄積された電荷量に応じて、セル内のそれぞれの位置における閾電圧値ＶＴＨが決定される。高い閾値ＶＴＨはプログラム状態に対応し、低い閾値ＶＴＨは消去状態に対応する。

第１ビットＢ１の読み取りのときには、高閾電圧−低閾電圧間の電圧にあるゲート電圧が印加される工程と、第１ソース／ドレイン領域Ｓ／Ｄと第２ソース／ドレイン領域Ｓ／Ｄとに例えば、０Ｖおよび１．５Ｖの電位が、それぞれ、印加されて、上記セルを通して流れる電流を検知する工程とを含む。

第１ビットＢ１のプログラムのときには、例えば、４．５Ｖの電圧が、第１ビットＢ１近くの第１ソース／ドレイン領域Ｓ／Ｄに印加され、０Ｖの電圧が第２ソース／ドレイン領域Ｓ／Ｄに印加され、９Ｖの電圧がゲートＧに印加される各工程を含み、この結果、ホット電子が、セルのチャネルから、窒化物層ＮＬ内に貫入して電荷として蓄積される。

第１ビットＢ１の消去のときには、例えば８Ｖの電圧が、第１ビットＢ１近くの第１ソース／ドレイン領域Ｓ／Ｄに印加され、もう一方のソース／ドレイン領域Ｓ／Ｄが浮遊電位とされ、負電圧がゲートＧに印加されることによって、ホット正孔の注入が行われる。

第２ビットＢ２の読み取り、プログラムおよび消去のときには、第１ソース／ドレイン領域Ｓ／Ｄおよび第２ソース／ドレイン領域Ｓ／Ｄに印加される電圧を、第１ビットＢ１のときの各電圧に対して、互いに交換する。

本発明において、図２に示す記号は、ゲートコンタクトＧと、２つのソース／ドレインコンタクトＳ／Ｄとを有するＮＲＯＭセルを示すものであり、第１ビットＢ１および第２ビットＢ２がセル内にて記憶可能な状態を表すものである。第１ビットＢ１近くのソース／ドレインコンタクトＳ／Ｄ、および第２ビットＢ２近くのソース／ドレインコンタクトＳ／Ｄを、それぞれ、第１ソース／ドレインコンタクト、および第２ソース／ドレインコンタクトと称する。第１ソース／ドレインコンタクトおよび第２ソース／ドレインコンタクトには、同一の参照記号Ｓ／Ｄを使用する。これにより、セルがこれらの各コンタクトに対して対称であることを示す。

レイアウト面積を最小にするため、ＮＲＯＭセルは、図３に示す、いわゆる「仮想接地アレイ」を用いて接続される場合が多い。メモリセル群ＭＣは、行方向および列方向に配置され、ワード線およびビット線に接続される。

行方向に配置されたメモリセルＭＣのゲートコンタクトＧは、ワード線によって接続される。列方向に配置されたメモリセルＭＣのソース／ドレインコンタクトＳ／Ｄはビット線ＢＬに接続され、各ビット線ＢＬは、列方向に隣接する２本のメモリセルＭＣにより共有されている。

各セル毎に２本のビット線を設けるのではなく、各ビット線を２つのセルで共有することにより、メモリＭに必要な占有面積を小さくすることができる。アレイＭにおけるメモリセルＭＣ内の各第１ビットＢ１および各第２ビットＢ２は、上記メモリセルＭＣが位置する行および列にそれぞれ対応するワード線ＷＬおよびビット線ＢＬによってアクセス可能である。

スタンダードなフラッシュメモリにおいて、メモリセルＭＣの内容を変更する場合、プログラムされるメモリセルＭＣが消去されていなければ、ブロック消去またはセクター消去を行った後、セクターのプラグラム処理が行われる。この手法は、共有基板とソースとがメモリセルによって共有されている、ＥＴＯＸや浮遊ゲートフラッシュメモリなどの第１世代のフラッシュメモリから引き継がれたものである。そのため、ソースおよび／または基板に消去電圧が印加される度に、同一の基板およびソース端子を共有する全てのセルに、消去電圧が並列に印加される。

本願発明に関連する特許文献１としては、米国特許第６，８２９，１７３号が挙げられる。

しかしながら、上記従来のような消去およびプログラム手段は、今までのメモリとの互換性を有するものの、現行のフラッシュメモリには、非常に不利益なものとなる。

つまり、所望のメモリセルの内容が変更される度に消去動作が行われるため、メモリの消費電力が高いものとなる。また、セルの内容を変更する必要がない場合でも、消去およびプログラム処理を、全てのセルに対して周期的に繰り返し行う必要がある。

この不要な周期的な繰り返し処理は、メモリセルの寿命を縮め、メモリ全体の信頼度を低下させる。さらに、少なくとも消去動作は、メモリへのデータの書き込みが行われる度に行われるため、データのスループットすなわち処理能力が低下する。

上記課題を鑑みて、本発明は、その１つの様態において、データのスループットが高く、消費電力が低減されると共に、信頼性の向上した不揮発性の半導体メモリを提供する。

本発明の各実施形態により、不揮発性の半導体メモリへのデータの書き込み方法が提供される。上記半導体メモリは、複数の各メモルセルと、複数の各ビット線と、複数の各ワード線を含んでいる。各メモリセルは、それぞれ、ゲートコンタクトと、第１ソース／ドレインコンタクトと、第２ソース／ドレインコンタクトとを有しており、第１ビットおよび第２ビットを記憶するものである。各第１ビットおよび各第２ビットは、それぞれ、プログラム状態または消去状態にて記憶可能となっている。

上記複数の各メモリセルは、それぞれ第１方向に沿った行方向、および第２方向に沿った列方向に配列されている。行毎において、上記行の各メモリセルの各ゲートコンタクトは、上記行にそれぞれ対応する同じワード線にそれぞれ接続されている。また、各行において、各メモリセルは、それぞれのソース／ドレインコンタクトを介して、互いに隣り合うメモリセルに接続されている。

列毎に、上記列に対応する各メモリセルの各ソース／ドレインコンタクトは、複数の各ビット線における、上記列に対応する、同じビット線にそれぞれ接続されている。第１メモリセルおよび第２メモリセルは、列方向に互いに隣り合う各メモリセルであり、各工程（ａ）、（ｂ）、（ｃ）、（ｄ）の何れかの工程を実行することにより、第２メモリセルの第１ビットと、対応する第１メモリセルの第２ビットとに記憶される初期段階の記憶状態が、終止段階の記憶状態に変更される。

工程（ａ）は、第１ビットおよび第２ビットの終止段階が、それぞれの初期段階と一致する場合に実行され、上記第１ビットおよび上記第２ビットの初期段階を維持する工程を含む。

工程（ｂ）は、第１ビットおよび第２ビットが、消去された終止段階を備えるが、それらの各初期段階が消去されていない場合に実行され、上記第１ビットおよび第２ビットの両方を消去する工程を含む。

工程（ｃ）は、第１ビットおよび第２ビットの何れにおいても、プログラムされた初期段階から消去された終止段階に変更されるべきではない場合に実行され、第１ビットを消去された初期段階からプログラムされた終止段階に変更すべき場合には第１ビットをプログラムする工程を含み、第２ビットを消去された初期段階からプログラムされた終止段階に変更すべき場合には第２ビットをプログラムする工程を含む。

工程（ｄ）は、第１ビットおよび第２ビットの何れか一方のみを、プログラムされた初期段階から消去された終止段階に変更すべき場合に実行され、最初に、第１ビットおよび第２ビットの両方を消去する工程と、その後に、第１ビットが終止段階においてプログラムされているとき、第１ビットをプログラムし、第２ビットが終止段階においてプログラムされているとき、第２ビットをプログラムする工程とを含む。

メモリへの上記データ書き込み方法は、各メモリセルをプログラムするためにメモリセルのセクター全体を消去するものではないため、最小で２ビットからなるメモリの一部にアドレスしてデータを書き込むことができるという利点がある。

さらに、メモリセルの内容を変更する必要がなければ、セルに対して、消去動作やプログラム動作は行われない。終止段階を得るために消去動作を行う必要がなければ、セルに対して消去動作を行わずに、直接プログラムすることができる。

さらに、プログラム動作は、変更されるビットに対してのみ行われる。これに対し、従来技術では、変更されるべきビットと共に消去された全てのビットに対して、これらのビットの初期段階がプログラムされていれば、再プログラムを行う必要がある。

上記工程（ｂ）および工程（ｄ）において、第２メモリセルの第１ビット、および第１メモリセルの第２ビットは、半導体メモリにおいて記憶されている、他の全てのビットに対して選択的に消去されることが好ましい。

上記工程（ｂ）および工程（ｄ）における第１ビットおよび第２ビットの選択的な消去は、以下のように行われることが好ましい。

（１）第１メモリセルのゲートコンタクトと、第２メモリセルのゲートコンタクトとを接続するワード線にワード線電位を印加する。

（２）第１メモリセルの第２ソース／ドレインコンタクトと、第２メモリセルの第１ソース／ドレインコンタクトとを接続するビット線に、ワード線電位よりも高い電位である第１のビット線電位を印加する。

（３）第１メモリセルの第１ソース／ドレインコンタクトを接続するビット線の電位と、第２メモリセルの第２ソース／ドレインコンタクトを接続するビット線の電位とを浮遊電位とする。

上記ワード線の電位は、通常、負の電位である一方、上記第１のビット線電位は正の電位である。

上記工程（ｂ）および工程（ｄ）における第１ビットおよび第２ビットの消去は、第１ビットおよび第２ビットの両方が消去されているかを判定し、第１ビットおよび第２ビットの両方が消去されていると判定されるまで消去工程を繰り返すように行われることが好ましい。これにより、ビットが確実に消去状態を記憶していることを確認することができる。

上記工程（ｃ）および工程（ｄ）における第１ビットおよび第２ビットのプログラム処理は、以下のように行われることが好ましい。

（１）第１メモリセルのゲートコンタクトと、第２メモリセルのゲートコンタクトとを接続するワード線にワード線電位を印加する。

（２）第１メモリセルの第２ソース／ドレインコンタクトと、第２メモリセルの第１ソース／ドレインコンタクトとを接続するビット線に、ワード線電位よりも低い電位である第２のビット線電位を印加する。

（３）第２メモリセルの第１ビットが終止段階においてプログラムされるべき場合、第２メモリセルの第２ソース／ドレインコンタクトを接続するビット線に、第２のビット線電位よりも低い電位である第３のビット線電位を印加すると共に、第１メモリセルの第１ソース／ドレインコンタクトを接続するビット線の電位を浮遊電位とする。

（４）第１メモリセルの第２ビットが終止段階においてプログラムされるべき場合、第１メモリセルの第１ソース／ドレインコンタクトを接続するビット線に、第２のビット線電位よりも低い電位である第４のビット線電位を印加すると共に、第２メモリセルの第２ソース／ドレインコンタクトを接続するビット線の電位を浮遊電位とする。

上記ワード線電位および上記第２のビット線電位は、通常、正の電位である一方、第３および第４の各ビット線の各電位は接地電位である。

上記工程（ｃ）および工程（ｄ）における第１ビットおよび第２ビットのプログラム処理は、以下のように行われることが好ましい。

（１）プログラム処理後、プログラム処理された所望の終止段階が、第１ビットおよび第２ビットのそれぞれに記憶されているかを判定すると共に、プログラム処理された所望の終止段階が、上記第１ビットおよび上記第２ビットのそれぞれに記憶されていないかを判定する。

（２）プログラム処理された所望の終止段階が、第１ビットおよび第２ビットのそれぞれに記憶されるまで、第１ビットおよび第２ビットのプログラム処理を繰り返す。これにより、ビットが確実にプログラム状態を記憶していることを確認することができる。

上記工程（ｄ）において、第１ビットおよび第２ビットの初期段階の各記憶状態は、第１ビットおよび第２ビットの消去工程の前に記憶され、記憶された値は、第１ビットおよび第２ビットの何れかを、上記初期段階の記憶状態にプログラムするために使用することが好ましい。これにより、両方のビットが消去された場合でも、初期段階の各記憶状態が消失することがない。

半導体メモリに書き込まれるビットの数は、上記の工程（ａ）ないし工程（ｄ）を行う前に決定されることが好ましい。これにより、各セルのセクター全体を消去する場合と、第１および第２の各ビットを選択的に消去する場合とで、どちらが時間的に有効かを判断することができる。

各メモリセルは各セクターにグループ分けされ、各セクターは所定数の各メモリセルを含むことが好ましい。セクター内の各メモリセルへのデータ書き込みを、半導体メモリに書き込まれるデータのビット数が、上記セクター内に所定数存在する各メモリセルの所定部分の記憶容量を超える場合は、上記セクター内の全ての各メモリセルを消去し、その後、必要とされる各メモリセルをプログラムすることによって行うと共に、上記の工程（ａ）ないし工程（ｄ）の実行を省略することが好ましい。上記所定部分は、消費電流や、必要とされるデータスループットやセクターサイズ等の各パラメータに応じて決定される。

各メモリセルは、窒化物を有するプログラム可能な読み出し専用メモリセル類であることが好ましい。このような各メモリセル類は、セル毎に２つのビットを記憶可能であり、仮想接地アレイとして構成すると、必要とされる占有スペースが非常に小さくてすむという利点がある。また、このようなメモリセル類については、標準的な各工程により製造することができる。

さらに、本発明では、不揮発性の半導体メモリへのデータ書き込み方法が提供される。半導体メモリは、複数の各メモリセルを含んで構成することができ、各メモリセルは、それぞれ、第１ビットおよび第２ビットを記憶するようになっている。第１ビットおよび第２ビットの各ビットは、それぞれ、プログラム状態または消去状態を記憶することができる。上記複数の各メモリセルのうち、第１メモリセルおよび対応する第２メモリセルは、同一のビット線および同一のワード線により接続されている。工程（ａ）ないし工程（ｄ）の何れかの工程を実行することによって、第２メモリセルの第１ビットと、上記第２メモリセルに対応する第１メモリセルの第２ビットとに記憶された初期段階の記憶状態が、終止段階の記憶状態に変更される。

工程（ａ）は、第１ビットおよび第２ビットの終止段階が、それぞれの初期段階と一致する場合に実行され、上記第１ビットおよび第２ビットの初期段階が維持される工程を備える。

工程（ｂ）は、第１ビットおよび第２ビットは、消去された終止段階を有するが、第１ビットおよび第２ビットの双方の初期段階は消去されていない場合に実行され、上記第１ビットおよび第２ビットの両方が消去される工程を備える。

工程（ｃ）は、第１ビットおよび第２ビットの何れにおいても、プログラムされた初期段階から消去された終止段階に変更されるべきではない場合に実行され、第１ビットが消去された初期段階からプログラムされた終止段階に変更されるべきとき、上記第１ビットをプログラムする工程を備え、および／または第２ビットが消去された初期段階からプログラムされた終止段階に変更されるべきとき、上記第２ビットをプログラムする工程を備える。

工程（ｄ）は、第１ビットおよび第２ビットの何れか一方のみが、プログラムされた初期段階から消去された終止段階に変更されるべき場合に実行され、第１ビットおよび第２ビットの両方を消去する工程と、その後に、第１ビットが終止段階においてプログラムされるとき、上記第１ビットをプログラムする工程、かつ、第２ビットが終止段階においてプログラムされるとき、第２ビットをプログラムする工程とを備える。

上記の方法によれば、各メモリセルでは、プログラムが必要なときに、上記プログラムのみが行われ、かつ、消去が必要なときに、上記消去のみが行われる。この結果、消費電力を低減すると共に、データスループットを向上することができる。また、同一時間において、各メモリセルに対して実行される各工程の繰り返しを少なくすることができるため、各メモリセルの信頼性および耐久性を向上できる。

さらに、別の不揮発性の半導体メモリが提供される。上記別の不揮発性の半導体メモリは、各セクターにグループ分けされていると共に、複数の各ワード線および複数の各ビット線に接続された複数の各メモリセルを含んでいる。ワード線デコーダー、およびビット線デコーダーは、アドレス部に接続されている。各メモリセルは、それぞれ第１ビットおよび第２ビットを記憶する。各ワード線および各ビット線が各メモリセルを接続することにより、仮想接地アレイが形成される。

制御部は、アドレス部をコントロールして、（１）各メモリセルの各セクター全体へのアドレッシングと、（２）各第２メモリセルの各第１ビットおよび各第１メモリセルの各第２ビットへのアドレッシングとの間を切り替える。上記各第１メモリセルと上記各第２メモリセルとは、互いに同一のワード線および同一のビット線により接続されている。

本発明の上記のような様態は、（１）フラッシュメモリにデータを書き込む従来の方法と、（２）２つの異なる各メモリセル内の２つのビットを選択的にアドレスする新規の方法との組み合わせを実現する半導体メモリを提供できる。

本発明のような２つの各方法間での切り替え能力は、変更されることが必要なビットが１つや２つの場合でも、数多くの各セクターが消去され、かつ再プログラムされるという無駄が必要な従来のデータフラッシュメモリに対して、上記無駄を低減できる点で特に重要なものである。

制御部による、（１）各セクター全体へのアドレッシングと、（２）各第１ビットおよび各第２ビットへのアドレッシングとの切り替えは、上記メモリに書き込まれるべきデータのビット数に基づいて行われることが好ましい。書き込まれるビット量により、どちらの方法がデータの書き込みに適しているかが判断される。

制御部による、（１）各セクター全体へのアドレッシングと、（２）各第１ビットおよび各第２ビットへのアドレッシングとの切り替えは、上記メモリへのデータの書き込みに使用される命令（コマンド）に基づいて行われることが好ましい。通常、上記命令は、データ量またはデータが書き込まれるべきアドレス領域量を含むものであるため、どちらの方法がメモリへのデータの書き込みに適しているかを判断するために必要な情報を提供するものである。

上記各メモリセルは、窒化物を含むプログラム可能な読み出し専用メモリセル類であることが好ましい。

本発明に係る不揮発性の半導体メモリへのデータ書き込み方法は、以上のように、仮想接地メモリセルアレイにおいて、各ビットの初期段階と終止段階との記憶状態を判定し、上記判定結果に応じて、上記初期段階の各ビットを消去するか否かを決定し、上記決定された、初期段階のビットを消去し、必要に応じて、消去されたビットを再プログラムする方法である。

上記方法は、各ビットの初期段階と終止段階との記憶状態を判定する工程を備えているので、従来のようにセクター全ての各ビットを消去し、プログラムする場合と比べて、消去が必要なときに上記消去のみが行われ、プログラムが必要なときに上記プログラムのみが行われる。

この結果、上記方法は、消去されるビット数を低減できるので、消費電力を低減すると共に、データスループットを向上することができ、また、同一時間において、各メモリセルに対して実行される各工程の繰り返しを少なくすることができるため、各メモリセルの信頼性および耐久性を向上できるという効果を奏する。

以下に、添付の図面を参照して、本発明をより詳細に説明する。本発明は、以下の説明に限定されるものではない。

図４を参照し、以下に本発明の仮想接地メモリセルアレイについて説明する。図４は、仮想接地メモリセルアレイの要部回路部を示すものである。各メモリセルＭＣは、それぞれ、互いに交差する第１の方向Ｘおよび第２の方向Ｙに沿った、行方向および列方向に配列されている。

行方向に沿って配列された各メモリセルＭＣの各ゲートコンタクト（ゲート端子）Ｇは、ワード線ＷＬによって互いに接続されている。列方向に配列された各メモリセルＭＣの各ソース／ドレインコンタクトＳ／Ｄは、ビット線ＢＬによって接続されている。行方向に互いに隣り合う各メモリセルＭＣは、ビット線ＢＬを共有している。各メモリセルＭＣは、それぞれ、第１ビットＢ１および第２ビットＢ２を記憶することができる。

各メモリセルＭＣの第２ビットＢ２と、Ｘ方向に沿って上記各第２ビットＢ２に隣り合う各メモリセルＭＣの第１ビットＢ１とは、いわゆる「ダブルビット」ＤＢを形成している。各ダブルビットＤＢは、それぞれ、同一のビット線ＢＬおよび同一のワード線ＷＬを共有する各メモルセルＭＣによって形成されている。

図５を参照して、ダブルビットＤＢの概念を以下に説明する。図５は、互いに隣り合う各メモリセル、例えば第１メモリセルＭＣ１および第２メモリセルＭＣ２を示すものである。第１メモリセルＭＣ１および第２メモリセルＭＣ２の各ゲートコンタクトＧは、ワード線ＷＬによって接続されている。第１メモリセルＭＣ１の第１ソース／ドレインコンタクトＳ／Ｄは、ビット線ＢＬ１に接続されている。第２メモリセルＭＣ２の第２ソース／ドレインコンタクトＳ／Ｄは、ビット線ＢＬ３に接続されている。第１メモリセルＭＣ１の第２ソース／ドレインコンタクトＳ／Ｄと、第２メモリセルＭＣ２の第１ソース／ドレインコンタクトＳ／Ｄとは、ビット線ＢＬ２にそれぞれ接続されて、互いに接続されている。

図５において、第１ビットＢ１および第２ビットＢ２は、それぞれ、丸によって示されている。白丸は値「０」を示し、黒丸は値「１」を示す。説明の便宜上、値「０」は、第１メモリセルＭＣ１の第２ビットＢ２に記憶され、値「１」は、第２メモリセルＭＣ２の第１ビットＢ１に記憶されるものとする。ダブルビットＤＢに記憶される値は、（ｍ、ｎ）を用いて表記する。表記中、ｍは、第１メモリセルＭＣ１の第２ビットＢ２に記憶される値を示し、ｎは、第２メモリセルＭＣ２の第１ビットＢ１に記憶される値を示す。値「１」は、消去状態を示すものであり、値「０」は、ビットのプログラム状態を示すものである。

図５、図６、および図７は、ダブルビットＤＢが、初期段階（０、１）から終止段階（１、０）にプログラムされる工程を説明するためのものである。段階の遷移は、矢印「→」によって示すことができるため、上記の遷移は（０、１）→（１、０）で表すことができる。

ダブルビットＤＢのビットは、個別にプログラムすることができる。しかしながら、ダブルビットＤＢのビットは、同時にしか消去することができない。これは、ワード線ＷＬと第２ビット線ＢＬ２とが共有される結果、第１メモリセルＭＣ１の第２ビットＢ２と、第２メモリセルＭＣ２の第１ビットＢ１とが必ず同時に消去されるためである。

このため、所望の終止段階のいくつかを得るためには、ダブルビットＤＢの値が（１、１）であると共に、ダブルビットＤＢの第１ビットＢ１および第２ビットＢ２の双方を消去するための中間工程が必要になる。

図６に、この中間工程を示す。第２メモリセルＭＣ２の第１ビットＢ１、および第１メモリセルＭＣ１の第２ビットＢＬの両方を黒丸によって示し、双方において消去状態であることが表される。ダブルビットＤＢの消去時には、ワード線ＷＬに負圧ＶＷＬが印加される。

同時に、第１ビット線ＢＬ１および第３ビット線ＢＬ３の電位ＶＢＬ１およびＶＢＬ３が浮遊電位とした状態で、第２ビット線ＢＬ２に正の電圧ＶＷＬが印加される。印加電圧は、例えば、ＶＷＬ＝−７Ｖ、ＶＢＬ２＝６Ｖに設定されていてもよい。電圧が印加された結果、ＯＮＯ層にホット正孔が注入されて、局所的に蓄積された電子が中和されることにより実効電荷が減少する。

図７は、ダブルビットＤＢ（１，０）を得るために必要なプログラム工程を示す図である。第１メモリセルＭＣ１の第２ビットＢ２の消去状態が維持されるべき状態で、第２メモリセルＭＣ２の第１ビットＢ１がプログラムされる。

上記第１ビットＢ１は、各メモリセルＭＣ１、ＭＣ２の各ゲートコンタクトＧに接続されたワード線ＷＬに、正の電圧ＶＷＬを印加することによってプログラムすることを達成できる。

これと同時に、上記正の電圧ＶＷＬより、低い正の電圧ＶＢＬ２を第２ビット線ＢＬ２に印加する必要がある一方、上記ＶＢＬ２よりもさらに低い電圧ＶＢＬ３を第３ビット線ＢＬ３に印加した状態で行われる。第１ビット線ＢＬ１の電位ＶＢＬ１は、浮遊電位状態に維持される。印加電圧は、例えば、ＶＷＬ＝９Ｖ、ＶＢＬ２＝５Ｖ、ＶＢＬ３＝０Ｖに設定することができる。

第１メモリセルＭＣ１の第２ビットＢ２をプログラムすべき場合は、第２メモリセルＭＣ２の第１ビットＢ１をプログラムする上記例示に対して、第１ビット線ＢＬ１および第３ビット線ＢＬ３に印加される電位ＶＢＬ１および電位ＶＢＬ３を入れ替えればよい。

図８は、メモリへのデータ書き込みのために使用される、本発明に係る方法を示すフローチャートである。楕円Ｓ０、Ｓ１、・・・Ｓ５は、各工程の開始や終了を示す各状態を示す。菱形Ｑ０、Ｑ１、・・・Ｑ３は判断工程をそれぞれ示す。長方形Ａ１、Ａ２、・・・Ａ５は、各工程での動作（処理）をそれぞれ示す。

最初の判断工程Ｑ０において、書き込まれるデータが、メモリ内にて書き込まれる辺区指定されたセクターのサイズよりも大きなデータ量を有するかが判定される。データ量が多い場合、公知の方法である動作Ａ０によりデータがメモリに書き込まれる。動作Ａ０を終了すると、終止段階Ｓ０が得られる。書き込まれるビット数が少ない場合、ダブルビットの粒度性（互いに独立し、近接した粒子状の各領域）を利用してデータをメモリに書き込むための最初の工程である状態Ｓ１に移行する。

次に、判断工程Ｑ１では、ダブルビットＤＢ内のビットの所望の終止段階が、上記ダブルビットＤＢの初期段階と異なるかが判定される。上記初期段階と上記終止段階とが互いに同じである場合、ダブルビットＤＢにビットの消去やプログラムは行われず、状態Ｓ２にて処理を終了する。これに該当する遷移は、（０、０）→（０、０）、（０、１）→（０、１）、（１、０）→（１、０）、および（１、１）→（１、１）である。上記初期段階が、上記終止段階と異なる場合、判断工程Ｑ２へ移行する。

判断工程Ｑ２では、ダブルビットにおいて、一つ以上のビットのプログラムのみが必要かが判定される。換言すれば、プログラム状態から消去状態に変更されるべきビットがダブルビット内には存在しないとき、消去は不要になる。判断工程Ｑ２において、プログラムのみが必要と判定された場合、ダブルビット内における、必要とされるビットまたは各ビットがプログラムされる動作Ａ１に移行する。これに該当する遷移は、（０、１）→（０、０）、（１、０）→（０、０）、（１、１）→（０、０）、および（１、１）→（０、１）である。これらの場合、全ての遷移は「１」から「０」であり、処理は状態Ｓ３で終了する。プログラム処理に必要な工程は、図７を参照して前述したとおりである。

判断工程Ｑ２での判定の結果、終止段階を得るためにダブルビットＤＢの消去が必要な場合、続いて、Ａ２の動作を行う。しなしながら、ダブルビットＤＢの一方のビットのみが消去されるべき場合は、その消去後に、他方のビットの再プログラムが必要となる。これは、上記消去の場合、ダブルビットの両方のビットが消去されるからである。

このため、動作Ａ２において、消去されるべきでないビットのアドレスや状態は、レジスターに記憶される。次に、動作Ａ３において、図６に示すように、それぞれのビット線およびワード線に電位を印加することによって、ダブルビットＤＢが消去される。

続いて、処理は判断工程Ｑ３に進み、ダブルビットの一方のビットの再プログラム処理が必要かが判定される。終止段階が（１、１）である遷移であれば、再プログラム処理は不要である。これに該当する遷移は、（０，０）→（１、１）、（０、１）→（１、１）、および（１、０）→（１、１）である。このような遷移であれば、状態Ｓ４で処理を終了する。

一方のビットの再プログラム処理が必要な場合、動作Ａ４に移行し、この消去されるべきではないビットのアドレスや状態が復元される。その後、動作Ａ５では、以下の処理が行われる。ダブルビットＤＢのビットのうち、動作Ａ３で消去されるべきではないビットの再プログラム処理、または消去状態からプログラム状態に変更されるべきビットのプログラム処理が行われる。個々の各ビットのプログラム処理に必要な各電位は、図７を参照して前述したとおりである。続く、状態Ｓ５は、中間状態（１、１）を経由する、（０、０）→（０、１）、（０、０）→（１、０）、（０、１）→（１、０）、および（１、０）→（０、１）の各遷移に関する本発明の方法の終了を示す。

なお、上記のフローチャートは、上記工程が省略可能である場合や、上記の工程を異なる方法や時期に行うことが可能であれば、様々に変更できるものである。例えば、動作Ａ２におけるアドレスや状態の記憶や、動作Ａ４におけるアドレスの復元は行われなくても、本発明の実施が可能な場合がある。

図９は、ダブルビットの各ビットがプログラムされる動作Ａ１および動作Ａ５の各変形例を示すものである。図９に示す動作Ａ６は、プログラム動作を行う。続いて、断工程Ｑ４において、プログラムされる必要があるビットがプラグラムされたかを判定する。プログラムが行われていると判定された場合、処理は次に進行する一方、プログラムが行われていないと判定されれば、所望の終止値が得られるまで、ビットのプログラム工程が繰り返される。

なお、時間節約のため、終止段階でプログラムされるべきビットに対してのみ、上記判定が行われることが好ましい。プログラム確認動作により、プログラムされたビットの閾電圧範囲が最小電圧値を超えることが判定され、これは、メモリセルのゲートコンタクトに最小電圧を印加することにより行われる。メモリセルが非導通状態を維持すれば、プログラム動作が正常に行われたことになる。

図９と同様に、図１０は、消去動作Ａ３の変形例を示すものである。図１０の動作Ａ７でダブルビットＤＢが消去される。続いて、判断工程Ｑ５において、消去されるべきビットが、真に消去されているかが判定される。上記判定が真の場合は、処理を続行する。上記判定が偽の場合は、動作Ａ７にて消去動作が繰り返される。

なお、時間節約のため、終止段階にて消去されているべきビットに対してのみ、上記判定が行われることが好ましい。消去確認動作により、消去されたビットの閾電圧範囲が最大電圧レベルより小さいことが判定され、これは、各メモリセルの各ゲートコンタクトＧに最大電圧を印加することにより行われる。全てのメモリセルが導通すれば、消去が正常に行われたことになる。

図１１は、半導体メモリのブロック図である。メモリアレイＭは、各セクターＳＣ（各セグメントや各ブロックとも呼ばれる）を含むと共に、各ワード線ＷＬおよび各ビット線ＢＬに接続されている。ビット線デコーダーＢＬＤおよびワード線デコーダーＷＬＤは、読み込み、書き込み、およびプログラム動作を行うために、各メモリセル（図示せず）を選択するために使用される。データＤＡの入力および出力は、ビット線デコーダーＢＬＤを介して行うことができる。アドレスＡＤは、アドレス部Ａでデコードされる。このようなメモリ類は、公知のものである。

本発明の一実施形態では、アドレス部Ａに、制御部ＣＵおよびレジスターＲが設けられている。制御部ＣＵには、メモリプログラム命令ＣおよびアドレスＡＤが入力される。制御部ＣＵにより、メモリプログラムモードは、セクターＳＣ内の全てのメモリセルが消去され、続いてプログラムされる公知のモードと、ダブルビットの粒度性を用いて各メモリセルをプログラム可能な上記第２のモードとの間で切り替えることができる。

上記制御部ＣＵは、入力される命令Ｃに応じて、これら２つの各モードを互いに切り替える。命令Ｃに応じて、プログラムされるべきデータブロックが、セクターＳＣのサイズに対して大きな場合、上記公知の動作モードが選択される。プログラムされるべきビット数が上記サイズに対して小さい場合は、本発明の一実施形態に係るプログラム方法が使用される。

命令Ｃが、書き込まれるべきデータ量を指定しない場合、制御部ＣＵは、メモリアレイＭに書き込まれるべきデータを、すでにメモリアレイＭに記憶されているデータと比較する。比較を行うために、制御部ＣＵは、各セクターで消去が必要なビットの数、および各セクターの全体の各ビットの内のダブルビット数を決定する。決定された情報に基づいて、制御部ＣＵは、セクター全体の消去、またはダブルビットの消去の、何れがより効率的かを判断する。効率化の判定基準は、プログラム・消去の繰り返し回数以外に、消費電力や必要なプログラム速度等によるものであってもよい。

レジスターＲは、ダブルビットプログラムモードにおいて消去されるべきではないビットのアドレスや初期段階等の値を記憶するために使用される。

図１２および図１３は、それぞれ、従来の方法と本発明の方法を使用した場合における、データの書き込みに必要な動作を比較したものである。ダブルビットの消去を「Ｅ」で示す。一方のビットのプログラム化を「Ｐ」で示す。無動作を「／」で示す。

図１２は、従来のメモリにおいて、初期段階ＩＳから終止段階ＦＳへの遷移において可能な１６通りの遷移全てを示すものである。図により、可能な１６通り全ての遷移において、ダブルビットが消去されているのが分かる。そして、ビットは、個々にプログラムされ、所望の終止段階が得られる。列内の終止段階は全て同じであるため、各列内の動作は全て同じである。これら１６通りの遷移の確率が同じであるとすると、平均して、計１６回の消去動作「Ｅ」、および計１６回のプログラム動作「Ｐ」が必要になる。

図１３は、本発明の一実施形態で必要な動作を示す図である。消去動作「Ｅ」は、ダブルビット内のビットの状態を「０」から「１」に変更する必要がある場合のみ行われる。初期段階と終止段階が同じである場合は、動作は行われない。消去が不要である場合、プログラム化が必要なビットのみがプログラムされる。消去するだけで終止段階が得られる場合、さらなるプログラム化は行われない。消去後の再プログラム化は、終止段階が得られていない場合のみ行われる。

従来と比べて、プログラム処理「Ｐ」は、平均して、１６回ではなく、１０回のみ必要であり、消去処理「Ｅ」の回数は、１６回から７回へと減少している。消去およびプログラムの回数が、消去されるダブルビットの数、およびプログラムされるビットの数と比例すると仮定すると、消費電力を、同じ比率で減少させることができる。また、行われる消去およびプログラム工程の数が少ないため、メモリを高速化すると共に、各メモリセルにおける各動作の繰り返し数を削減できる。この結果、メモリの信頼性を向上できると共に、メモリの寿命を延ばすことができる。

公知のフラッシュメモリにおける消去サイクルが３つの工程からなることを考慮すると、本発明の利点がさらに明らかになるであろう。

第１工程は、実際の消去工程の前に行われ、全てのメモリセルの閾値が略等しくなるように、メモリセルが前プログラムされる。第１工程は、メモリセルが、メモリセルの消去を行う第２工程において過消去される（つまり消去電位を超える）可能性または不足する（つまり消去電位に達しない）可能性を低減するために行われる。

第３工程は、消去工程の後に行われ、ソフトプログラム工程と呼ばれる。第３工程では、メモリセルの閾値が略等しくなるように、通常のプログラム電圧より低いプログラム電圧でメモリセルのプログラムを行う。本発明は、これら３つの工程のそれぞれに適用できるものであるため、本発明の効果を増強することができる。

発明の詳細な説明の項においてなされた、上記メモリおよび上記メモリを動作させるための方法は、本発明の範囲や精神の範疇で、いろいろと改良や変更することができるものであることは、当業者に明白であろう。したがって、本発明は、別紙に記載の請求の範囲やそれらの均等物の範囲内で改良または変更された発明を含むものである。

本発明の不揮発性の半導体メモリ、および不揮発性の半導体メモリへのデータ書き込み方法は、行われる消去およびプログラム工程の数を低減できて、メモリの信頼性を向上できると共に、メモリの寿命を延ばすことができるので、メモリ分野に好適に利用できる。

ＮＲＯＭセルの断面図である。 ＮＲＯＭセルを電気記号にて示した電気回路図である。 仮想接地メモリセルアレイを示す要部回路図である。 仮想接地メモリセルアレイ内の互いに隣り合う２つの各ビットである各ダブルビットを示す要部回路図である。 上記ダブルビットを概念的に示す要部回路図である。 上記ダブルビットの消去を示す要部回路図である。 上記ダブルビットのビットに対してプログラムする工程を示すための要部回路図である。 上記メモリセルにプログラムする工程に使用される本発明の方法を示すフローチャートである。 さらなる消去工程を示すフローチャートである。 さらなるプログラム工程を示すフローチャートである。 従来の方法と、本発明に係る方法とを切り替える制御部を備えたメモリを示すブロック図である。 従来の方法によってデータを書き込むために必要な各動作を示す表である。 本発明の方法によってデータを書き込むために必要な各動作を示す表である。

符号の説明

Ａ： アドレス部
ＡＤ： アドレス
Ａ１〜Ａ７： 動作
Ｂ１： 第１ビット
Ｂ２： 第２ビット
ＢＬ： ビット線
ＢＬ１： 第１ビット線
ＢＬ２： 第２ビット線
ＢＬＤ： ビット線デコーダー
ＢＯ： 下側酸化物
Ｃ： 命令
ＣＵ： 制御部
ＤＡ： データ
ＤＢ： ダブルビット
ＦＳ： 終止段階
Ｇ： ゲート
ＩＳ： 初期段階
Ｍ： メモリアレイ
ＭＣ： メモリセル
ＭＣ１： 第１メモリセル
ＭＣ２： 第２メモリセル
ＮＬ： 硝化物層
ＯＮＯ： 酸化物-窒化物-酸化物層
Ｑ０〜Ｑ５： 判断工程
Ｒ： 抵抗
Ｓ／Ｄ： ソース／ドレイン
ＳＢ： 半導体基板
ＳＣ： セクター
Ｓ０〜Ｓ５： 状態
ＴＯ： 上側酸化物
ＶＷＬ： ワード線電位
ＶＢＬ１： 第１ビット線の電位
ＶＢＬ２： 第２ビット線の電位
ＶＢＬ３： 第３ビット線の電位
ＷＬ： ワード線
ＷＬＤ： ワード線デコーダー
Ｘ： 第１の方向
Ｙ： 第２の方向

Claims (20)

1. 同時に消去される第１ビットおよび第２ビットを有し、各工程（ａ）、（ｂ）、（ｃ）、（ｄ）の何れかの工程を実行することにより、上記第１ビットおよび上記第２ビットに記憶されていた初期段階の状態が、終止段階の状態に変更される不揮発性の半導体メモリへのデータの書き込み方法であって、
   上記工程（ａ）は、第１ビットおよび第２ビットの終止段階が、それぞれの初期段階と一致する場合に実行され、上記第１ビットおよび第２ビットの初期段階の状態を維持する工程を含み、
   上記工程（ｂ）は、第１ビットおよび第２ビットが、消去された終止段階を備えるが、それらの各初期段階が消去されていない場合に実行され、上記第１ビットおよび第２ビットの両方を消去する工程を含み、
   上記工程（ｃ）は、第１ビットおよび第２ビットの何れにおいても、プログラムされた初期段階から消去された終止段階に変更されるべきではない場合に実行され、第１ビットを消去された初期段階からプログラムされた終止段階に変更すべき場合には第１ビットをプログラムする工程、および／または、第２ビットを消去された初期段階からプログラムされた終止段階に変更すべき場合には第２ビットをプログラムする工程を含み、
   上記工程（ｄ）は、第１ビットおよび第２ビットの何れか一方のみを、プログラムされた初期段階から消去された終止段階に変更すべき場合に実行され、最初に、第１ビットおよび第２ビットの両方を消去する工程と、その後に、第１ビットが終止段階においてプログラムされているとき、第１ビットをプログラムし、第２ビットが終止段階においてプログラムされているとき、第２ビットをプログラムする工程とを含む、不揮発性の半導体メモリへのデータの書き込み方法。
2. 上記工程（ｂ）および上記工程（ｄ）において、上記第１ビットおよび上記第２ビットは、上記半導体メモリにおいて記憶されている、他の全てのビットに対して選択的に消去される、請求項１記載の不揮発性の半導体メモリへのデータの書き込み方法。
3. 上記半導体メモリは、
   複数の各メモルセルと、
   複数の各ビット線と、
   複数の各ワード線とを含み、
   上記各メモリセルは、それぞれ、ゲートコンタクト、第１ソース／ドレインコンタクト、および第２ソース／ドレインコンタクトを有し、プログラムされた状態および消去状態とをそれぞれ取り得る第１ビットおよび第２ビットのための記憶を提供するものであり、
   上記複数の各メモリセルは、それぞれ第１方向に沿った行方向、および第２方向に沿った列方向に配列されており、
   上記行毎において、上記各メモリセルの各ゲートコンタクトは、上記複数の各ワード線の同じワード線にそれぞれ接続されており、
   上記各行において、各メモリセルは、それぞれのソース／ドレインコンタクトの１つを介して、互いに隣り合うメモリセルに接続されており、
   上記列毎に、上記列に対応する各メモリセルの各ソース／ドレインコンタクトは、複数の各ビット線における、同じビット線にそれぞれ接続されており、
   上記列方向に互いに隣り合う各メモリセルである、第１メモリセルおよび第２メモリセルは、上記第１メモリセルの第２ソース／ドレインコンタクトおよび上記第２メモリセルの第１ソース／ドレインコンタクトが互いに接続されるように、かつ、上記第１メモリセルのゲートコンタクトおよび上記第２メモリセルのゲートコンタクトが上記各ワード線の１つにより接続されるようになっており、
   上記第１メモリセルの上記第１ビットは、上記第１ソース／ドレインコンタクトに隣り合っており、上記第２メモリセルの第２ビットは、第２ソース／ドレインコンタクトに隣り合っている、請求項１記載の不揮発性の半導体メモリへのデータの書き込み方法。
4. 上記各メモリセルは、窒化物を含むプログラム可能な読み出し専用メモリセル類を含む、請求項３記載の不揮発性の半導体メモリへのデータの書き込み方法。
5. 上記工程（ｂ）および上記工程（ｄ）において、上記第１ビットおよび上記第２ビットは、上記半導体メモリにおいて記憶されている、他の全ての各ビットに対して選択的に消去される、請求項３記載の不揮発性の半導体メモリへのデータの書き込み方法。
6. 上記第１ビットおよび上記第２ビットを選択的に消去する工程は、
   上記第１メモリセルのゲートコンタクトと、上記第２メモリセルのゲートコンタクトとを接続する上記ワード線にワード線電位を印加するサブ工程と、
   上記第１メモリセルの第２ソース／ドレインコンタクトと、上記第２メモリセルの第１ソース／ドレインコンタクトとを接続する上記ビット線に、上記ワード線電位よりも高い電位である第１のビット線電位を印加するサブ工程と、
   上記第１メモリセルの第１ソース／ドレインコンタクトを接続するビット線の電位、および、上記第２メモリセルの第２ソース／ドレインコンタクトを接続するビット線の電位を浮遊電位とするサブ工程とを含む、請求項５記載の不揮発性の半導体メモリへのデータの書き込み方法。
7. 上記工程（ｂ）および上記工程（ｄ）における上記第１ビットおよび上記第２ビットの消去の工程は、
   ｉ）上記第１ビットおよび上記第２ビットの両方を消去するサブ工程を行い、
   ii）上記第１ビットおよび上記第２ビットの両方が消去されているかを判定するサブ工程を行い、
   iii)上記第１ビットおよび上記第２ビットの両方が消去されていると判定されるまで、必要に応じて、上記各サブ工程ｉ）、ii）を繰り返す、請求項６記載の不揮発性の半導体メモリへのデータの書き込み方法。
8. 上記工程（ｃ）および上記工程（ｄ）における第１ビットおよび第２ビットのプログラム処理は、
   上記第１メモリセルのゲートコンタクト、および、上記第２メモリセルのゲートコンタクトを接続する上記ワード線にワード線電位を印加するサブ処理と、
   上記第１メモリセルの第２ソース／ドレインコンタクト、および、上記第２メモリセルの第１ソース／ドレインコンタクトを接続する上記ビット線に、上記ワード線電位よりも低い電位である第２のビット線電位を印加するサブ処理と、
   上記第１ビットが終止段階においてプログラムされるべき場合、上記第２メモリセルの第２ソース／ドレインコンタクトを接続するビット線に、第２のビット線電位よりも低い電位である第３のビット線電位を印加すると共に、第１メモリセルの第１ソース／ドレインコンタクトを接続するビット線の電位を浮遊電位とし、上記第２ビットが終止段階においてプログラムされるべき場合、上記第１メモリセルの第１ソース／ドレインコンタクトを接続するビット線に、第２のビット線電位よりも低い電位である第４のビット線電位を印加すると共に、第２メモリセルの第２ソース／ドレインコンタクトを接続するビット線の電位を浮遊電位とするサブ処理とを含む、請求項３記載の不揮発性の半導体メモリへのデータの書き込み方法。
9. 上記第１ビットおよび上記第２ビットのプログラム処理は、
   ｉ）上記第１ビットおよび／または上記第２ビットをプログラムするサブ処理と、
   ii）上記サブ処理ｉ）後、上記第１ビットおよび／または上記第２ビットが、所望のプログラムされた終止段階であるかを判定するサブ処理と、
   iii)上記第１ビットおよび上記第２ビットにおいて、プログラム処理された所望の終止段階と判定されるまで、上記各サブ処理ｉ）、ii）を繰り返す、請求項８記載の不揮発性の半導体メモリへのデータの書き込み方法。
10. 上記各メモリセルを、所定数の各メモリセルをそれぞれ含む各セクターにグループ分けし、
    上記セクター内の各メモリセルへのデータ書き込みは、
    上記半導体メモリに書き込まれるデータのビット数が、上記セクター内の所定数の各メモリセルの所定部分の記憶容量を超える場合は、上記セクター内の全ての各メモリセルを消去し、その後、必要とされる各メモリセルをプログラムするサブ工程を含み、
    上記工程（ａ）ないし上記工程（ｄ）の実行を省略する、請求項３記載の不揮発性の半導体メモリへのデータの書き込み方法。
11. 上記工程（ｄ）において、さらに、
    上記第１ビットおよび第２ビットの少なくとも一方の初期段階を、上記第１ビットおよび上記第２ビットを消去する前に記憶するサブ工程と、
    上記第１ビットおよび第２ビットの少なくとも一方を、それらの初期値にプログラムするために、上記記憶された各値を用いるサブ工程とを含む、請求項１記載の不揮発性の半導体メモリへのデータの書き込み方法。
12. さらに、上記半導体メモリに書き込まれる各ビットの数を、上記の工程（ａ）ないし工程（ｄ）を行う前に決定する工程を含む、請求項１記載の不揮発性の半導体メモリへのデータの書き込み方法。
13. 上記各メモリセルは、窒化物を含むプログラム可能な読み出し専用メモリセル類を含む、請求項１記載の不揮発性の半導体メモリへのデータの書き込み方法。
14. 複数の各メモリセルを含み、上記各メモリセルは、それぞれ、第１ビットおよび第２ビットを記憶するようになっており、上記第１ビットおよび上記第２ビットの各ビットは、それぞれ、プログラム状態または消去状態を記憶することができ、上記複数の各メモリセルのうち、第１メモリセルおよびそれに対応する第２メモリセルは、同一のビット線および同一のワード線に接続されていて、工程（ａ）ないし工程（ｄ）の何れかの工程を実行することによって、第２メモリセルの第１ビットと、上記第２メモリセルに対応する第１メモリセルの第２ビットとに記憶された初期段階の記憶状態が、終止段階の記憶状態に変更される不揮発性の半導体メモリへのデータの書き込み方法であって、
    上記工程（ａ）は、変更されるべきビット数が所定数を超え、かつ、上記第１ビットおよび上記第２ビットの終止段階が、それぞれの初期段階と一致する場合に実行され、上記第１ビットおよび上記第２ビットの初期段階が維持される工程を備え、
    上記工程（ｂ）は、変更されるべきビット数が所定数を超え、かつ、上記第１ビットおよび上記第２ビットは、消去された終止段階を有するが、上記第１ビットおよび上記第２ビットの双方の初期段階は消去されていない場合に実行され、上記第１ビットおよび上記第２ビットの両方が消去される工程を備え、
    上記工程（ｃ）は、変更されるべきビット数が所定数を超え、かつ、上記第１ビットおよび上記第２ビットの何れにおいても、プログラムされた初期段階から消去された終止段階に変更されるべきではない場合に実行され、上記第１ビットが消去された初期段階からプログラムされた終止段階に変更されるべきとき、上記第１ビットをプログラムする工程を備え、および、上記第２ビットが消去された初期段階からプログラムされた終止段階に変更されるべきとき、上記第２ビットをプログラムする工程を備え、
    上記工程（ｄ）は、変更されるべきビット数が所定数を超え、かつ、上記第１ビットおよび上記第２ビットの何れか一方のみが、プログラムされた初期段階から消去された終止段階に変更されるべき場合に実行され、上記第１ビットおよび上記第２ビットの両方を消去する工程と、その後に、上記第１ビットが終止段階においてプログラムされるとき、上記第１ビットをプログラムする工程、または、第２ビットが終止段階においてプログラムされるとき、第２ビットをプログラムする工程とを含む、不揮発性の半導体メモリへのデータの書き込み方法。
15. 上記工程（ｂ）および上記工程（ｄ）において、上記第１ビットおよび上記第２ビットは、上記半導体メモリにおいて記憶されている、他の全ての各ビットに対して選択的に消去される、請求項１４記載の不揮発性の半導体メモリへのデータの書き込み方法。
16. 上記各メモリセルは、窒化物を含むプログラム可能な読み出し専用メモリセル類を含む、請求項１４記載の不揮発性の半導体メモリへのデータの書き込み方法。
17. 複数の各ワード線と、
    複数の各ビット線と、
    各セクターにグループ分けされていると共に、上記複数の各ワード線および上記複数の各ビット線に、仮想接地アレイが形成されるように接続され、それぞれ第１ビットおよび第２ビットを記憶する複数の各メモリセルと、
    んでいる。およびは、アドレス部と、
    上記アドレス部に接続されたワード線デコーダーと、
    上記アドレス部に接続されたビット線デコーダーと、
    上記アドレス部に接続された制御部とを含み、
    上記制御部は、上記アドレス部が、（１）上記各メモリセルの各セクター全体へのアドレッシングと、（２）上記各第２メモリセルの各第１ビットおよび上記各第１メモリセルの各第２ビットへのアドレッシングとの間を切り替えることを制御するものであり、上記各第１メモリセルと上記各第２メモリセルとは、互いに同一のワード線および同一のビット線により接続されている、不揮発性の半導体メモリ。
18. 上記制御部は、上記アドレス部が、（１）上記各セクター全体へのアドレッシングと、（２）上記各第１ビットおよび上記各第２ビットへのアドレッシングとの間にて切り替えることを、上記メモリに書き込まれるべきデータのビット数に基づいて制御するものである、請求項１７記載の不揮発性の半導体メモリ。
19. 上記制御部は、上記アドレス部が、（１）上記各セクター全体へのアドレッシングと、（２）上記各第１ビットおよび上記各第２ビットへのアドレッシングとの間にて切り替えることを、上記メモリへのデータの書き込みに使用される命令（コマンド）に基づいて制御するものである、請求項１７記載の不揮発性の半導体メモリ。
20. 上記各メモリセルは、窒化物を含むプログラム可能な読み出し専用メモリセル類を含む、請求項１７記載の不揮発性の半導体メモリ。
    
    

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