CN107797761A - 存储装置和具有该存储装置的存储系统 - Google Patents

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Abstract

本发明涉及一种存储装置和具有该存储装置的存储系统。该存储装置包括存储块，所述存储块包括多个页；外围电路，所述外围电路包括感测存储在所述多个页的被选择的页中的数据、临时存储高使用频率数据并输出所述数据的多个缓冲器；以及控制电路，所述控制电路响应于读取命令来控制所述外围电路在对所述被选择的页执行感测操作后输出所述数据，将所述高使用频率数据存储至至少一个所述缓冲器，或者在不执行所述感测操作的情况下输出所述高使用频率数据。

Description

存储装置和具有该存储装置的存储系统
技术领域
本发明的各种实施方式总体上涉及半导体设计技术，并且更具体地，涉及用于管理高使用频率数据的存储装置和具有该存储装置的存储系统。
背景技术
存储系统被广泛地用作诸如计算机、数码相机、MP3播放器和智能电话的数字装置的数据存储器。存储系统可以包括配置为存储数据的存储装置和配置为控制存储装置的存储控制器。当数字装置为主机时，存储系统的存储控制器可以在主机与存储装置之间传递包括命令和数据的各种信息。
近来，随着数字装置的便携性的提高，数据使用也已在逐渐增加。响应于这种数据增加，存储系统可以包括多个存储装置。存储装置可以通过通道与存储控制器通信。例如，多个存储装置可以被联接至单个通道，并且存储系统可以包括多个通道。
发明内容
各种实施方式致力于能够减少存储控制器的读取操作时间和工作量的存储装置和包括该存储装置的存储系统。
根据实施方式，存储装置可以包括：存储块，所述存储块包括多个页；外围电路，所述外围电路包括感测存储在所述多个页的被选择的页中的数据、临时存储高使用频率数据和输出所述数据的多个缓冲器；以及控制电路，所述控制电路响应于读取命令控制所述外围电路在对所述被选择的页执行感测操作后输出所述数据，将所述高使用频率数据存储至所述多个缓冲器中的至少一个，或者输出所述高使用频率数据而无需执行所述感测操作。
根据实施方式，存储系统可以包括：存储控制器，所述存储控制器生成正常读取命令、备份读取命令或恢复读取命令；以及存储装置，所述存储装置包括对数据进行存储的存储块，其中，所述存储装置响应于所述正常读取命令感测所述数据以输出所述感测数据；响应于所述备份读取命令从所述感测数据中感测高使用频率数据，将所述高使用频率数据存储在临时缓冲器中并且输出所述高使用频率数据；或者响应于所述恢复读取命令输出存储在所述临时缓冲器中的所述高使用频率数据。
附图说明
图1是例示根据本发明的实施方式的存储系统的框图；
图2是例示图1中所示的存储控制器与存储装置之间的连接的框图；
图3是图1中所示的存储装置的详细框图；
图4和图5是例示根据本发明的实施方式的各种串的立体图；
图6是例示图3中所示的存储单元阵列与页缓冲器组之间的连接的框图；
图7是例示图6中所示的页缓冲器的框图；
图8是例示根据本发明的实施方式的存储装置的操作方法的流程图；
图9是例示根据本发明的实施方式的存储装置的正常读取操作的时序图；
图10是例示在图9的正常读取操作期间数据移动的示图；
图11是例示根据本发明的实施方式的存储装置的备份读取操作的时序图；
图12是例示在图11的备份读取操作期间数据移动的示图；
图13是例示根据本发明的实施方式的存储装置的恢复读取操作的时序图；
图14是例示在图13的恢复读取操作期间数据移动的示图；
图15是根据本发明的实施方式的存储控制器的详细框图；以及
图16是根据本发明的实施方式的包括存储系统的计算系统的示意性框图。
具体实施方式
以下，将参照附图详细描述各种示例性实施方式。在附图中，为便于说明，可以夸大组件的厚度和长度。在下面的描述中，为简单和简洁起见，可以省略相关功能和构造的详细说明。贯穿说明书和附图，相同的附图标记指代相同的元件。
在本说明书中，也应注意的是，“连接/联接”不仅仅指代一个组件与另一个组件直接联接，也指代一个组件通过中间组件与另一个组件连接。另外，贯穿说明书，当提及特定部件“包括”特定元件时，这不排除其它元件被包括在内，但除非另有特别描述，否则所述特定部件还可以包括另一元件。
图1是例示根据本发明的实施方式的存储系统1000的框图。
参照图1，存储系统1000可以包括存储数据的存储器组1100和控制存储器组1100的存储控制器1200。
存储器组1100可以包括多个存储装置MD11至MDk1，其中k为正整数。存储装置MD11至MDk1可以分别通过通道CH1、CH2…和CHk与存储控制器1200通信。
当存储控制器1200从主机2000接收命令时，存储控制器1200可以响应于所接收的命令通过通道CH1、CH2…和CHk控制存储装置MD11至MDk1。例如，存储控制器1200可以选择存储装置MD11至MDk1中的一个，并且响应于命令控制所选择的存储装置。
存储控制器1200可以包括缓冲存储器1210。缓冲存储器1210可以存储对存储系统1000执行操作所需要的各种类型的数据。然而，根据实施方式，高使用频率数据可以被存储在存储装置MD11至MDk1中，而不是存储在缓冲存储器1210中。
图2是例示图1中所示的存储控制器1200与存储装置MD11至MDk1之间的连接的框图。
图2例示了图1中所示的存储装置MD11至MDk1当中的联接至第一通道CH1的存储装置MD11至MD1a，其中a为正整数。然而，如图1中所示的存储装置MD21至MDk1也可以按照与图2中所示的存储装置MD11至MD1a相同的方式通过相应的通道CH2至CHk联接至存储控制器1200。
存储装置MD11至MD1a可以是易失性存储装置或非易失性存储装置。然而，由于即使在没有电源的情况下也能维持数据的非易失性存储装置可广泛地用作便携式电子装置，所以作为实施方式，将描述非易失性存储装置。例如，下面将描述NAND闪存装置。
由于存储装置MD11至MD1a彼此可以具有相似的结构，所以将详细地描述存储装置MD11至MD1a中的一个，例如，存储器装置MD11。
图3是图1中所示的存储装置MD11的详细框图。
参照图3，存储装置MD11可以包括存储数据的存储单元阵列110、配置为对存储单元阵列110执行程序操作、读取操作或擦除操作的外围电路120和配置为控制外围电路120的控制电路130。
存储单元阵列110可以包括具有相同配置的第一存储块至第K存储块，其中K为正整数。第一存储块至第K存储块可以具有二维或三维结构。二维结构可以是指在相对于半导体基板(未示出)的水平方向上布置存储单元的结构。三维结构可以是指在相对于半导体基板的垂直方向上布置存储单元的结构。
外围电路120可以包括电压生成器121、行解码器122、页缓冲器组123、列解码器124和输入/输出电路125。
电压生成器121可以响应于操作信号OPSIG生成具有各种电平的操作电压。例如，在读取操作期间，当接收到指示读取操作的操作信号OPSIG时，电压生成器121可以生成执行读取操作所需要的具有各种电平的操作电压(例如，读取电压和通过电压)。这些操作电压可以通过全局线GL传递至行解码器122。
行解码器122可以响应于行地址RADD选择第一存储块至第K存储块中的至少一个，并且将操作电压从全局线GL传递至所选择的存储块或联接至存储块的局部线LL1至LLK。
页缓冲器组123可以通过位线BL联接至存储单元阵列110，通过位线BL感测数据以响应于页缓冲器控制信号PBSIGNALS，并且临时存储感测数据。页缓冲器组123可以临时存储来自存储装置MD11的具有高使用频率的数据(以下，称作“高使用频率数据”)，并且立即输出相应数据以响应于输出高使用频率数据的请求。例如，页缓冲器组123可以通过列线CL输出临时存储的数据。
列解码器124可以响应于列地址CADD在页缓冲器组123与输入/输出电路125之间传递数据DATA(数据)。
输入/输出电路125可以通过输入/输出线IO联接至存储控制器1200。输入/输出电路125可以通过输入/输出线IO从存储控制器1200接收命令CMD和地址ADD，或者与存储控制器1200交换数据DATA。例如，输入/输出电路125可以将所接收的命令CMD和地址ADD传递给控制电路130并且将所接收的数据DATA传递给列解码器124。另外，输入/输出电路125可以通过输入/输出线IO将从列解码器124接收的数据输出至存储控制器1200。作为参考，存储装置MD11的输入/输出电路125可以通过输入/输出线IO和第一通道CH1联接至存储控制器1200。
控制电路130可以识别出响应于芯片使能信号CE#而选择的存储装置MD11并且可以准备接收各种信号或数据。控制电路130可以响应于命令锁存使能信号CLE准备接收命令CMD，并且响应于地址锁存使能信号ALE准备接收地址ADD。控制电路130可以响应于写入使能信号WE#的切换来接收命令CMD或地址ADD。控制电路130可以响应于存储装置MD11的操作状态输出指示其是否处于就绪状态或忙碌状态的就绪/忙碌信号R/B#。
根据实施方式，读取操作可以包括正常读取操作、备份读取操作和恢复读取操作，可以响应于命令CMD执行这三种读取操作中的每一种。也就是说，可以执行各种操作以响应于输入至存储装置MD11的命令CMD。例如，当接收到正常读取命令时，控制电路130可以控制外围电路120执行正常读取操作；当接收到备份读取命令时，控制电路130可以控制外围电路120执行备份读取操作；以及当接收到恢复读取命令时，控制电路130可以控制外围电路120执行恢复读取操作。
最近的存储块可以包括下面描述的三维结构的串。
图4和图5是例示根据本发明的实施方式的各种串的立体图。
参照图4，U型串UCST可以包括沿着U型沟道层CH布置的存储单元和选择晶体管。存储单元的栅极和选择晶体管的栅极可以被联接至串导电图案CP1至CPn。
沟道层CH可以包括埋入在管栅极PG中的管沟道层P_CH以及从管沟道层P_CH延伸的源极侧沟道层S_CH和漏极侧沟道层D_CH。沟道层CH可以具有围绕填充U形孔的中央区域的核心绝缘层的管状形状，或者沟道层CH可以完全填充U形孔的中央区域。
沟道层CH可以在源极线SL与位线BL之间电联接。位线BL和源极线SL可以被布置在不同的层上并且彼此分离。例如，源极线SL可以被布置在位线BL的下面。源极线SL可以被电联接至源极侧沟道层S_CH的顶部。源极线SL可以在I方向上延伸。源极接触栓可以被形成在源极线SL与源极侧沟道层S_CH之间。位线BL可以被电联接至漏极侧沟道层D_CH的顶部。位线BL可以在与I方向交叉的II方向上延伸。漏极接触栓可以被形成在位线BL与漏极侧沟道层D_CH之间。
串导电图案CP1至CPn可以被布置在位线BL和源极线SL下面的彼此分离的n层上。串导电图案CP1至CPn可以包括源极侧导电图案CP_S和漏极侧导电图案CP_D。
源极侧导电图案CP_S可以围绕源极侧沟道层S_CH，可以被堆叠在彼此的顶部上并且可以彼此间隔开。源极侧导电图案CP_S可以包括源极侧字线WL_S和源极选择线SSL。源极选择线SSL可以被布置在源极侧字线WL_S上方。源极选择线SSL可以在源极侧字线WL_S上方按照单层或至少两层来布置。图4例示了源极选择线SSL包括作为源极侧导电图案CP_S的最高层的第n串导电图案CPn和形成在第n串导电图案CPn下方的第(n-1)串导电图案CPn-1。然而，本发明不限于此，并且形成源极选择线SSL的层可以根据各个存储装置而改变。
漏极侧导电图案CP_D可以围绕漏极侧沟道层D_CH，并且可以被堆叠在彼此的顶部上并且可以彼此间隔开。漏极侧导电图案CP_D可以包括漏极侧字线WL_D和漏极选择线DSL。漏极选择线DSL可以被布置在漏极侧字线WL_D上方。漏极选择线DSL可以在漏极侧字线WL_D上方按照单层或至少两层来布置。在图4中，漏极选择线DSL包括作为漏极侧导电图案CP_D的最高层的第n串导电图案CPn和形成在第n串导电图案CPn下方的第(n-1)串导电图案CPn-1。然而，本发明不限于此，并且形成漏极选择线DSL的层可以根据各个存储装置而改变。
源极侧导电图案CP_S和漏极侧导电图案CP_D可以彼此分离，并且狭缝SI被置于其间。源极侧导电图案CP_S和漏极侧导电图案CP_D可以沿着III方向堆叠，并且沿着I方向延伸。
管栅极PG可以位于源极侧导电图案CP_S和漏极侧导电图案CP_D的下面，并且围绕管沟道层P_CH。管栅极PG可以位于串导电图案CP1至CPn的下面，并且可以被定义为串USCT的操作中所涉及的下部导电图案LCP。
沟道层CH的外壁可以被包括隧道绝缘层、数据存储层和阻挡绝缘层的多层膜ML围绕。隧道绝缘层可以围绕沟道层CH的外壁，并且可以按照沟道层CH的外壁的形状来形成。数据存储层可以围绕隧道绝缘层的外壁，并且可以按照隧道绝缘层的外壁的形状来形成。阻挡绝缘层可以围绕数据存储层的外壁，并且可以按照数据存储层的形状来形成。尽管图4中没有示出，但多层膜ML可以沿着串导电图案CP1至CPn中的每一个中的接触沟道层CH的侧壁来形成，并且可以沿着串导电图案CP1至CPn中的每一个的上表面和下表面延伸。多层膜ML可以通过狭缝SI而被分离成C形截面。
因此，源极侧存储单元可以被形成在源极侧沟道层S_CH与源极侧字线WL_S之间的交叉处，并且漏极侧存储单元可以被形成在漏极侧沟道层D_CH与漏极侧字线WL_D之间的交叉处。源极选择晶体管可以被形成在源极侧沟道层S_CH与源极选择线SSL之间的交叉处。漏极选择晶体管可以被形成在漏极侧沟道层D_CH与漏极选择线DSL之间的交叉处。管状晶体管可以被形成在管沟道层P_CH与管栅极PG之间的交叉处。沿着沟道层CH布置的源极选择晶体管、源极侧存储单元、管状晶体管、漏极侧存储单元和漏极选择晶体管可以通过沟道层CH依次联接。源极选择晶体管、源极侧存储单元、管状晶体管、漏极侧存储单元和漏极选择晶体管可以根据U形的沟道层CH而被定义为U型串UCST。源极侧字线WL_S可以向源极侧存储单元的栅极传递信号，漏极侧字线WL_D可以向漏极侧存储单元的栅极传递信号，源极选择线SSL可以向源极选择晶体管的栅极传递信号，漏极选择线DSL可以向漏极选择晶体管的栅极传递信号，以及管栅极PG可以向管状晶体管的管栅极PG传递信号。管状晶体管可以将源极侧存储单元和漏极侧存储单元彼此联接以响应于施加至管栅极PG的信号。
沟道层CH可以具有包括上述U型的诸如W型的各种形状。存储单元可以根据沟道层CH的结构而按照各种方式来布置，以便串结构可以被形成为各种形状。
参照图5，下部导电图案LCP可以包括接触沟道层CH的底面的源极线SL。源极线SL可以是掺杂多晶硅层。沟道层CH可以接触源极线SL的顶面并且沿着III方向延伸至位线BL。
图5中所示的沟道层CH的侧壁可以被包括隧道绝缘层、数据存储层和阻挡绝缘层的多层膜ML围绕。隧道绝缘层可以围绕沟道层CH，并且可以沿着沟道层CH的侧壁形成。数据存储层可以围绕隧道绝缘层，并且可以沿着隧道绝缘层的侧壁形成。阻挡绝缘层可以围绕数据存储层，并且可以被形成在数据存储层的侧壁上。尽管图5中没有示出，但多层膜ML可以被形成在各个串导电图案CP中的接触沟道层CH的侧壁上，并且可以沿着各个串导电图案CP的顶面和底面延伸。多层膜ML可以通过狭缝SI和USI而被分离成C形截面。
图6是例示图3中所示的存储单元阵列110与页缓冲器组123之间的连接的框图。
参照图6，页缓冲器组123可以包括多个页缓冲器PB1至PBi，其中i为正整数。页缓冲器PB1至PBi可以分别通过位线BL1至BLi联接至存储单元阵列110。在读取操作期间，页缓冲器PB1至PBi可以分别通过位线BL1至BLi感测存储在被选择的页的存储单元中的数据。
由于页缓冲器PB1至PBi被相似地配置，所以下面描述这些页缓冲器中的一个(例如，页缓冲器PB1)。
图7是例示图6中所示的页缓冲器PB1的框图。
参照图7，页缓冲器PB1可以包括通过位线BL1感测数据、临时存储感测数据以及输出感测数据或临时存储数据的多个缓冲器。例如，页缓冲器PB1可以包括第一缓冲器至第P缓冲器，其中P为正整数。
第一缓冲器至第P缓冲器可以被具体实现为锁存器。第一缓冲器至第P缓冲器中的某些缓冲器可以用作存储被选择的页的感测数据的主缓冲器、临时存储高使用频率数据的临时缓冲器、以及通过相应列线CL1将从主缓冲器或临时缓冲器传递的数据输出至外部装置(即，列解码器(图3中的124))的输出缓冲器。临时缓冲器可以用作高速缓存缓冲器。
图8是例示根据本发明的实施方式的存储装置的操作方法的流程图。
参照图8，当读取操作开始时，图3中所示的存储装置MD11可以接收读取命令(S81)。存储装置MD11可以确定所接收的读取命令的类型，并且响应于所确定的读取命令来执行读取操作。
更具体地，存储装置MD11的控制电路130可以确定所接收的读取命令是否是正常读取命令、备份读取命令或恢复读取命令(S82)。当确定出所接收的读取命令是正常读取命令时，控制电路130可以控制如图3中所示的外围电路120执行正常读取操作。当确定出所接收的读取命令是备份读取命令时，控制电路130可以控制如图3中所示的外围电路120执行备份读取操作。当确定出所接收的读取命令是恢复读取命令时，控制电路130可以控制外围电路120执行恢复读取操作。
当存储装置接收到正常读取命令时，可以将存储在选择存储块的被选择的页中的数据传递至页缓冲器的主缓冲器(S83a)。也就是说，主缓冲器可以感测被选择的页的数据。当完成了主缓冲器的感测操作时，可以将主缓冲器的数据传递至输出缓冲器(S83b)，并且将传递至输出缓冲器的数据输出至外部装置(S86)。在正常读取操作期间，可以通过主缓冲器和输出缓冲器来输出被选择的页的数据。在将主缓冲器的数据传递至输出缓冲器后，可以初始化主缓冲器，并且在将输出缓冲器的数据输出至外部装置后，可以初始化输出缓冲器。由于主缓冲器和输出缓冲器被初始化以用于后续操作，所以临时存储在主缓冲器中以执行感测操作的数据和临时存储在输出缓冲器中以执行输出操作的数据可能会被丢失。
当存储装置接收到备份读取命令时，可以将存储在选择存储块的被选择的页中的数据传递至页缓冲器的主缓冲器(S84a)。当存储装置接收到备份读取命令时，主缓冲器可以感测被选择的页的数据，即，可以由主缓冲器执行感测操作。备份读取命令可以是用于在页缓冲器中临时存储高使用频率数据以及将该高使用频率数据输出至外部装置的命令。高使用频率数据可以由用户指定或由存储控制器确定。例如，当用户将特定数据指定为经常读取的数据并且通过主机输入相应命令时，存储控制器可以响应于输入命令将备份读取命令传递至存储装置。当存储控制器确定出高使用频率数据时，存储控制器可以对各页的读取操作进行计数，存储读取操作的数量超过参考数量的页的地址，并且当从主机接收到与所存储的地址对应的页的读取命令时，生成备份读取命令以对所述与所存储的地址对应的页执行读取操作。在后续读取操作期间，可以读取根据备份读取命令读取的页以响应于恢复读取命令。
当完成了主缓冲器的感测操作时，可以将主缓冲器的数据传递至临时缓冲器(S84b)。临时缓冲器可以临时存储所存储的数据直到根据初始化命令来初始化该临时缓冲器为止。例如，临时缓冲器可以维持所存储的数据，而不会在存储在临时缓冲器中的数据被传递至输出缓冲器后立即被初始化。在高使用频率数据被存储在临时缓冲器后，可以将存储在主缓冲器中的数据传递至输出缓冲器(S84c)，并且可以将传递至输出缓冲器的数据输出至外部装置(S86)。
如上所述，由于被选择的页的数据在备份读取操作期间为高使用频率数据，则数据可以被临时存储在临时缓冲器中，并且数据可以通过输出缓冲器而被输出。尽管主缓冲器和输出缓冲器被初始化以用于后续操作，但临时缓冲器可以直到执行响应于初始化命令的初始化操作时才被初始化。因此，即使当终止了读取操作时，也可以维持存储在临时缓冲器中的数据。
当存储装置接收到恢复读取命令时，可以将存储在临时缓冲器中的数据传递至输出缓冲器(S85a)。也就是说，由于跳过了感测被选择的页的数据并且直接将存储在临时缓冲器中的数据传递至输出缓冲器，所以可以通过跳过的感测操作时间来减少整个操作时间。可以将传递至输出缓冲器的数据输出至外部装置(S86)。由于在恢复读取操作期间通过临时缓冲器和输出缓冲器输出被选择的页的数据而不需要执行感测操作，所以可以减少高使用频率数据的读取操作时间。在执行恢复读取操作后，存储高使用频率数据的临时缓冲器没有被初始化，可以保留高使用频率数据。
下面更具体地描述上述读取操作。
图9是例示根据本发明的实施方式的存储装置的正常读取操作的时序图。图10是例示在图9中所示的正常读取操作期间数据移动的示图。
参照图9，可以选择存储装置，使得可以在其上响应于芯片使能信号CE#执行读取操作。例如，具有低电平的芯片使能信号CE#可以被传递至所选择的存储装置，并且具有高电平的芯片使能信号CE#可以被传递至未被选择的存储装置。当通过沟道输入了激活为高电平的命令锁存使能信号CLE时，所选择的存储装置可以准备接收命令。当在输入/输出线IO上加载正常读取命令NC并且切换写入使能信号WE#时，在输入/输出线IO上加载的正常读取命令NC可以被输入至所选择的存储装置。响应于正常读取命令NC，存储装置可以被设置为正常读取操作模式。
在命令锁存使能信号CLE被释放为低电平后，当通过沟道输入激活为高电平的地址锁存使能信号ALE时，存储装置可以准备接收地址。可以在输入/输出线IO上依次加载与执行了读取操作的页对应的地址A0至AI，其中I为正整数。每当切换写入使能信号WE#时，可以依次将地址A0至AI输入至存储装置。
为了执行感测操作，可以将命令锁存使能信号CLE激活为高电平，并且可以将地址锁存使能信号ALE释放为低电平。随着命令锁存使能信号CLE被激活为高电平，当在输入/输出线IO上加载感测命令SC并且切换写入使能信号WE#时，可以将在输入/输出线IO上加载的感测命令SC输入至存储装置。
响应于正常读取命令NC、地址A0至AI和感测命令SC，存储装置可以在感测时间tR期间通过主缓冲器感测被选择的页的数据，并且在传递时间tT期间将来自主缓冲器的数据输出至输出缓冲器。在执行感测操作和数据传递操作时，存储装置可以以低电平输出就绪/忙碌信号R/B#以向存储控制器通知存储装置处于忙碌状态。可以通过输入/输出线IO将传递至输出缓冲器的数据DATA输出至存储控制器。
如上所述，可以在感测时间tR和传递时间tT的总时间期间执行正常读取操作的忙碌周期(即，就绪/忙碌信号R/B#处于低电平的周期)。
参照图10，可以在感测时间tR期间感测来自存储块的被选择的页的数据并将该数据存储在主缓冲器中(10a)，可以在传递时间tT期间将主缓冲器的数据传递至输出缓冲器(10b)。可以将传递至输出缓冲器的数据输出至外部装置(10c)。
图11是例示根据本发明的实施方式的存储装置的备份读取操作的时序图。图12是例示在图11中所示的备份读取操作期间数据移动的示图。
参照图11，可以响应于芯片使能信号CE#来选择执行了读取操作的存储装置。例如，当将具有低电平的芯片使能信号CE#传递至所选择的存储装置时，可以将具有高电平的芯片使能信号CE#传递至未被选择的存储装置。当通过沟道输入激活为高电平的命令锁存使能信号CLE时，所选择的存储装置可以准备接收命令。当在输入/输出线IO上加载备份读取命令BC并且切换写入使能信号WE#时，可以将在输入/输出线IO上加载的备份读取命令BC输入至所选择的存储装置。存储装置可以被设置为备份读取操作模式以响应于备份读取命令BC。
在将命令锁存使能信号CLE释放为低电平后，当通过沟道输入激活为高电平的地址锁存使能信号ALE时，存储装置可以准备接收地址。可以依次在输入/输出线IO上加载与对其执行了读取操作的页对应的地址A0至AI，其中I为正整数。每当切换写入使能信号WE#时可以依次向存储装置输入地址A0至AI。
为了执行感测操作，命令锁存使能信号CLE可以被激活为高电平，并且地址锁存使能信号ALE可以被释放为低电平。随着命令锁存使能信号CLE被激活为高电平，当在输入/输出线IO上加载感测命令SC并且切换写入使能信号WE#时，可以将输入/输出线IO上加载的感测命令SC输入至存储装置。
存储装置可以响应于备份读取命令BC、地址A0至AI和感测命令SC在感测时间tR期间通过主缓冲器感测被选择的页的数据。当感测数据被存储在主缓冲器中时，可以在备份时间tB期间将主缓冲器中的数据备份至临时缓冲器。随后，在传递时间tT期间可以将数据从主缓冲器传递至输出缓冲器。存储装置可以在感测、备份和数据传递操作期间以低电平输出就绪/忙碌信号R/B#以向存储控制器通知存储装置处于忙碌状态。可以通过输入/输出线IO将传递至输出缓冲器的数据DATA输出至存储控制器。
如上所述，可以在感测时间tR、备份时间tB和传递时间tT的总时间期间执行备份读取操作的忙碌周期(即，就绪/忙碌信号R/B#处于低电平的周期)。
参照图12，可以在感测时间tR期间感测来自存储块的被选择的页的数据并将该数据存储在主缓冲器中(12a)，可以在备份时间tB期间将主缓冲器的数据备份至临时缓冲器(12b)，并且可以在传递时间tT期间将主缓冲器的数据传递至输出缓冲器(12c)。可以将传递至输出缓冲器的数据输出至外部装置(12d)。
图13是例示根据本发明的实施方式的存储装置的恢复读取操作的时序图。图14是例示在图13中所示的恢复读取操作期间数据移动的示图。
参照图13，可以选择对其执行读取操作的存储装置以响应于芯片使能信号CE#。例如，具有低电平的芯片使能信号CE#可以被传递至所选择的存储装置，并且具有高电平的芯片使能信号CE#可以被传递至未被选择的存储装置。当通过沟道输入激活为高电平的命令锁存使能信号CLE时，所选择的存储装置可以准备接收命令。当在输入/输出线IO上加载恢复读取命令RC并且切换写入使能信号WE#时，在输入/输出线IO上加载的恢复读取命令RC可以被输入至所选择的存储装置。由于存储装置已接收恢复读取命令RC，所以存储装置可以被设置为恢复读取操作模式。
在命令锁存使能信号CLE被释放为低电平后，当通过沟道输入激活为高电平的地址锁存使能信号ALE时，存储装置可以准备接收地址。可以在输入/输出线IO上依次加载与执行了读取操作的页对应的地址A0至AI，其中I为正整数。每当切换写入使能信号WE#时可以依次将地址A0至AI输入至存储装置。地址A0至AI可以包括页缓冲器的临时缓冲器的地址。
为了执行数据传递操作而不需要执行感测操作，可以将命令锁存使能信号CLE激活为高电平，并且可以将地址锁存使能信号ALE释放为低电平。随着命令锁存使能信号CLE被激活为高电平，当在输入/输出线IO上加载传递命令TC并且切换写入使能信号WE#时，可以将在输入/输出线IO上加载的传递命令TC输出至存储装置。也就是说，由于在恢复读取操作期间没有感测被选择的页，所以可以不输入图9和图11中所示的感测命令SC，并且可以仅输入用于数据传递的传递命令TC。
存储装置可以响应于恢复读取命令RC、地址A0至AI和传递命令TC在传递时间tT期间将存储在临时缓冲器中的数据输出至输出缓冲器。存储装置可以在数据传递操作期间以低电平输出就绪/忙碌信号R/B#，以向存储控制器通知存储装置处于忙碌状态。可以通过输入/输出线IO将传递至输出缓冲器的数据DATA输出至存储控制器。
如上所述，可以在传递时间tT期间执行恢复读取操作的忙碌周期(即，就绪/忙碌信号R/B#处于低电平的周期)。
参照图14，可以在传递时间tT期间将主缓冲器的数据传递至输出缓冲器(14a)。可以将传递至输出缓冲器的数据输出至外部装置(14b)。此外，可以在传递时间tT期间执行恢复读取操作，而不需要在感测时间tR期间执行恢复读取操作，使得可以减少读取操作时间。
图15是例示根据本发明的实施方式的存储系统1000的详细框图。
参照图15，存储系统1000可以包括在其中存储数据的存储装置1100和控制存储装置1100的存储控制器1200。图15的存储装置1100和存储控制器1200可以与图1中所示的存储系统的存储装置1100和存储控制器1200基本上具有相同的结构。另外，存储控制器1200可以控制主机2000与存储装置1000之间的通信。存储控制器1200可以包括缓冲存储器1210、中央处理单元(CPU)1220、静态随机存取存储器(SRAM)1230、主机接口1240、错误纠正码(ECC)1250和存储器接口1260。
缓冲存储器1210可以存储执行存储控制器1200的操作所需要的各种类型的信息。CPU 1220可以执行各种操作来控制存储装置或生成命令和地址。例如，CPU 1220可以生成正常读取命令NC、备份读取命令BC和恢复读取命令RC。另外，CPU 1220可以确定存储装置的状态以响应于通过输入/输出线IO接收的就绪/忙碌信号R/B#，根据确定结果来确定操作所选择的存储装置的顺序，或生成命令以控制所选择的存储芯片的操作。SRAM 1230可以用作工作存储器。主机接口1240可以包括联接至存储系统1000的主机2000的数据交换协议。ECC1250可以是检测并纠正从存储装置1100读取的数据中所包括的错误的错误纠正单元。存储器接口1260可以通过通道CH和与存储装置1110的接口联接至存储装置1000。
图16是包括根据本发明的实施方式的存储系统4000的计算系统的示意性框图。
参照图16，根据实施方式的存储系统4000可以包括存储装置1110、存储控制器1200、微处理器4100、用户接口4200和调制解调器4400。图16的存储装置1100和存储控制器1200可以与图1中所示的存储系统的存储器组1100和存储控制器1200基本上具有相同的结构。另外，当根据实施方式的存储系统4000为移动装置时，可以附加地包括电池4300以提供存储系统4000的操作电压。尽管图16中没有示出，但根据实施方式的存储系统4000还可以包括应用芯片组、相机图像处理器(CIS)、移动Dram(未示出)等。
根据实施方式的存储系统4000可以利用各种类型的封装来安装。例如，根据实施方式的存储系统4000可以利用诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫裸片封装、晶圆形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)以及晶圆级处理层叠封装(WSP)等的封装来安装。
根据实施方式，可以减少存储装置的读取操作时间，并且可以减少控制存储装置的存储控制器的工作量，使得可以改善存储系统的性能。
对于本领域技术人员而言，将显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在涵盖本发明的所有这种修改，只要它们落入所附权利要求书及其等同物的范围内即可。
相关申请的交叉引用
本申请要求于2016年9月7日提交的韩国专利申请第10-2016-0115128号的优先权，其全部公开内容通过整体引用并入本文。

Claims (20)

1.一种存储装置，该存储装置包括：
存储块，所述存储块包括多个页；
外围电路，所述外围电路包括多个缓冲器，所述多个缓冲器感测存储在所述多个页中的被选择的页中的数据，临时存储高使用频率数据并且输出所述数据；以及
控制电路，所述控制电路响应于读取命令来控制所述外围电路在对所述被选择的页执行感测操作之后输出所述数据，将所述高使用频率数据存储至所述多个缓冲器中的至少一个缓冲器，或者在不执行所述感测操作的情况下输出所述高使用频率数据。
2.根据权利要求1所述的存储装置，其中，所述外围电路包括页缓冲器，所述页缓冲器包括所述多个缓冲器。
3.根据权利要求2所述的存储装置，其中，所述页缓冲器包括：
主缓冲器，所述主缓冲器通过位线联接至所述存储块，并且通过所述位线存储感测数据；
临时缓冲器，所述临时缓冲器对存储在所述主缓冲器中的所述感测数据进行临时存储；以及
输出缓冲器，所述输出缓冲器将从所述主缓冲器或所述临时缓冲器传递的所述感测数据输出至外部装置。
4.根据权利要求3所述的存储装置，其中，所述主缓冲器在将存储在所述主缓冲器中的所述感测数据传递至所述输出缓冲器之后被初始化。
5.根据权利要求3所述的存储装置，其中，所述临时缓冲器对存储在所述主缓冲器中的所述感测数据进行临时存储，直到所述临时缓冲器根据初始化命令被初始化为止。
6.根据权利要求3所述的存储装置，其中，所述输出缓冲器在将从所述主缓冲器或所述临时缓冲器传递的所述感测数据输出至所述外部装置之后被初始化。
7.根据权利要求1所述的存储装置，其中，所述读取命令包括正常读取命令、备份读取命令或恢复读取命令。
8.根据权利要求7所述的存储装置，其中，所述控制电路响应于所述正常读取命令来控制所述外围电路执行以下操作：
感测所述被选择的页中的所述数据并将所述数据临时存储在主缓冲器中；
将临时存储在所述主缓冲器中的所述数据传递至所述输出缓冲器；以及
将传递至所述输出缓冲器的所述数据输出至外部装置。
9.根据权利要求7所述的存储装置，其中，所述控制电路响应于所述备份读取命令来控制所述外围电路执行以下操作：
感测所述高使用频率数据并将所述高使用频率数据临时存储在主缓冲器中；
将临时存储在所述主缓冲器中的所述高使用频率数据存储在所述临时缓冲器中；
将临时存储在所述主缓冲器中的所述高使用频率数据传递至所述输出缓冲器；以及
将所述高使用频率数据从所述输出缓冲器输出至外部装置。
10.根据权利要求9所述的存储装置，其中，所述控制电路响应于所述恢复读取命令来控制所述外围电路执行以下操作：
将存储在所述临时缓冲器中的所述高使用频率数据传递至所述输出缓冲器，并且将所述高使用频率数据从所述输出缓冲器输出至所述外部装置。
11.一种存储系统，该存储系统包括：
存储控制器，所述存储控制器生成正常读取命令、备份读取命令或恢复读取命令；以及
存储装置，所述存储装置包括对数据进行存储的存储块，
其中，所述存储装置响应于所述正常读取命令来感测所述数据以输出感测数据；响应于所述备份读取命令来从所述感测数据中感测高使用频率数据，将所述高使用频率数据存储在临时缓冲器中并且输出所述高使用频率数据；或者响应于所述恢复读取命令来输出存储在所述临时缓冲器中的所述高使用频率数据。
12.根据权利要求11所述的存储系统，其中，所述高使用频率数据是由用户设置的，或者是由所述存储控制器确定的。
13.根据权利要求12所述的存储系统，其中，当所述高使用频率数据是由所述存储控制器确定的时，所述存储控制器对包括在所述存储装置的所述存储块中的各个页的读取操作进行计数，存储所述读取操作的数量超过参考数量的页的地址，并且生成备份读取命令，以当从主机接收到针对与所存储的地址对应的所述页的读取命令时对所述页执行读取操作。
14.根据权利要求13所述的存储系统，其中，所述存储控制器响应于所述备份读取命令来在被执行所述读取操作的所述页的后续读取操作期间生成所述恢复读取命令。
15.根据权利要求11所述的存储系统，其中，所述存储装置包括：
存储块，所述存储块包括多个页，并且所述存储块存储包括所述高使用频率数据的所述数据；
外围电路，所述外围电路感测所述多个页当中的被选择的页中的数据，临时存储感测数据，或者输出所述感测数据或临时存储的数据；以及
控制电路，所述控制电路响应于所述正常读取命令、所述备份读取命令或所述恢复读取命令来控制所述外围电路。
16.根据权利要求15所述的存储系统，其中，所述外围电路包括页缓冲器，所述页缓冲器包括由锁存器组成的多个缓冲器。
17.根据权利要求16所述的存储系统，其中，所述页缓冲器包括：
主缓冲器，所述主缓冲器通过位线联接至所述存储块，并且通过所述位线存储所述感测数据；
临时缓冲器，所述临时缓冲器对存储在所述主缓冲器中的所述感测数据进行临时存储；以及
输出缓冲器，所述输出缓冲器将从所述主缓冲器或所述临时缓冲器传递的所述感测数据输出至外部装置。
18.根据权利要求17所述的存储系统，其中，所述主缓冲器在将存储在所述主缓冲器中的所述感测数据传递至所述输出缓冲器之后被初始化。
19.根据权利要求17所述的存储系统，其中，所述临时缓冲器对存储在所述主缓冲器中的所述感测数据进行存储，直到所述临时缓冲器根据初始化命令被初始化为止。
20.根据权利要求17所述的存储系统，其中，所述输出缓冲器在将从所述主缓冲器或所述临时缓冲器传递的所述感测数据输出至所述外部装置之后被初始化。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110728998A (zh) * 2018-07-17 2020-01-24 爱思开海力士有限公司 存储器装置及具有该存储器装置的存储器系统
CN111338995A (zh) * 2018-12-19 2020-06-26 爱思开海力士有限公司 数据存储装置及操作数据存储装置的方法
CN111951859A (zh) * 2019-05-17 2020-11-17 爱思开海力士有限公司 存储器装置和操作该存储器装置的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102547658B1 (ko) * 2018-05-29 2023-06-27 에스케이하이닉스 주식회사 데이터 출력 버퍼 및 이를 포함하는 메모리 장치

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
US20080235442A1 (en) * 2007-03-19 2008-09-25 Samsung Electronics Co., Ltd. Flash memory device capable of improving read performance
CN101325631A (zh) * 2007-06-14 2008-12-17 华为技术有限公司 一种实现丢包隐藏的方法和装置
CN101388110A (zh) * 2008-10-31 2009-03-18 深圳市同洲电子股份有限公司 数据快速读取方法及装置
TW201107971A (en) * 2009-08-26 2011-03-01 Phison Electronics Corp Method for giving read commands and reading data, and controller and storage system using the same
CN103996415A (zh) * 2013-01-18 2014-08-20 三星电子株式会社 非易失性存储器件、存储系统及相关控制方法
CN104699422A (zh) * 2015-03-11 2015-06-10 华为技术有限公司 缓存数据的确定方法及装置
CN105608015A (zh) * 2014-11-17 2016-05-25 爱思开海力士有限公司 存储系统及其操作方法
CN105739914A (zh) * 2014-12-19 2016-07-06 爱思开海力士有限公司 数据处理系统及其操作方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6347051B2 (en) * 1991-11-26 2002-02-12 Hitachi, Ltd. Storage device employing a flash memory
JPH0916470A (ja) * 1995-07-03 1997-01-17 Mitsubishi Electric Corp 半導体記憶装置
GB9615279D0 (en) * 1996-07-20 1996-09-04 Philips Electronics Nv Method and apparatus for reading data from a disc carrier
JPH10154101A (ja) * 1996-11-26 1998-06-09 Toshiba Corp データ記憶システム及び同システムに適用するキャッシュ制御方法
JP4074029B2 (ja) * 1999-06-28 2008-04-09 株式会社東芝 フラッシュメモリ
US6408345B1 (en) * 1999-07-15 2002-06-18 Texas Instruments Incorporated Superscalar memory transfer controller in multilevel memory organization
JP3520032B2 (ja) * 2000-06-14 2004-04-19 松下電器産業株式会社 データ処理装置
JP4270832B2 (ja) * 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
US7117306B2 (en) * 2002-12-19 2006-10-03 Intel Corporation Mitigating access penalty of a semiconductor nonvolatile memory
CN1332319C (zh) * 2003-12-22 2007-08-15 松下电器产业株式会社 存储系统控制方法
KR100630535B1 (ko) * 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
KR100642892B1 (ko) * 2005-07-19 2006-11-03 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법
US8117396B1 (en) * 2006-10-10 2012-02-14 Network Appliance, Inc. Multi-level buffer cache management through soft-division of a uniform buffer cache
KR100800484B1 (ko) * 2006-11-03 2008-02-04 삼성전자주식회사 불휘발성 메모리를 위한 버퍼와 디스크를 위한 버퍼를구비하는 데이터 저장 시스템 및 상기 데이터 저장시스템의 데이터 억세스 방법
JP4925230B2 (ja) * 2007-06-08 2012-04-25 株式会社東芝 記憶装置、記憶制御装置及び制御方法
KR100898653B1 (ko) * 2007-07-25 2009-05-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 프로그램 방법
US8051300B2 (en) * 2007-09-25 2011-11-01 Dell Products L.P. System and method for reducing latency on remotely-booted information handling systems
KR101067457B1 (ko) 2008-03-01 2011-09-27 가부시끼가이샤 도시바 메모리 시스템
JP5489434B2 (ja) * 2008-08-25 2014-05-14 株式会社日立製作所 フラッシュメモリ搭載ストレージ装置
JP4582232B2 (ja) * 2008-09-30 2010-11-17 Ｔｄｋ株式会社 メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法
US8495332B2 (en) * 2009-07-24 2013-07-23 Apple Inc. Controller for optimizing throughput of read operations
JP2011150653A (ja) * 2010-01-25 2011-08-04 Renesas Electronics Corp マルチプロセッサシステム
US8712984B2 (en) * 2010-03-04 2014-04-29 Microsoft Corporation Buffer pool extension for database server
JP5520747B2 (ja) * 2010-08-25 2014-06-11 株式会社日立製作所 キャッシュを搭載した情報装置及びコンピュータ読み取り可能な記憶媒体
US9257181B2 (en) * 2011-03-23 2016-02-09 Samsung Electronics Co., Ltd. Sense amplification circuits, output circuits, nonvolatile memory devices, memory systems, memory cards having the same, and data outputting methods thereof
WO2013001632A1 (ja) * 2011-06-29 2013-01-03 富士通株式会社 キャッシュ制御装置及びパイプライン制御方法
US9122631B2 (en) * 2011-11-07 2015-09-01 Peking University Buffer management strategies for flash-based storage systems
KR20130072667A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
US9317375B1 (en) * 2012-03-30 2016-04-19 Lenovoemc Limited Managing cache backup and restore for continuous data replication and protection
CN104508644B (zh) * 2012-10-30 2017-12-08 慧与发展有限责任合伙企业 智能存储器缓冲器
KR102067029B1 (ko) * 2012-12-13 2020-01-16 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
KR20140123135A (ko) * 2013-04-10 2014-10-22 에스케이하이닉스 주식회사 플래그 셀들을 포함하는 반도체 메모리 장치
KR20140134797A (ko) 2013-05-14 2014-11-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9990298B2 (en) * 2014-05-12 2018-06-05 Western Digital Technologies, Inc System and method for caching solid state device read request results
US9442798B2 (en) * 2014-07-31 2016-09-13 Winbond Electronics Corporation NAND flash memory having an enhanced buffer read capability and method of operation thereof
US10514848B2 (en) * 2015-09-28 2019-12-24 Beijing Lenovo Software Ltd. Data storage method for selectively storing data in a buffer preset in a memory of an electronic device or an inherent buffer in an SSD
US9916105B1 (en) * 2015-11-05 2018-03-13 Crossbar, Inc. Page management for data operations utilizing a memory device
US9880744B1 (en) * 2015-12-22 2018-01-30 Veritas Technologies Llc Method for flash-friendly caching for CDM workloads
US9971681B2 (en) * 2016-06-01 2018-05-15 Nanjing University Lazy real time garbage collection method
US10209900B2 (en) * 2016-09-19 2019-02-19 Fungible, Inc. Buffer allocation and memory management using mapping table

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
US20080235442A1 (en) * 2007-03-19 2008-09-25 Samsung Electronics Co., Ltd. Flash memory device capable of improving read performance
CN101325631A (zh) * 2007-06-14 2008-12-17 华为技术有限公司 一种实现丢包隐藏的方法和装置
CN101388110A (zh) * 2008-10-31 2009-03-18 深圳市同洲电子股份有限公司 数据快速读取方法及装置
TW201107971A (en) * 2009-08-26 2011-03-01 Phison Electronics Corp Method for giving read commands and reading data, and controller and storage system using the same
CN103996415A (zh) * 2013-01-18 2014-08-20 三星电子株式会社 非易失性存储器件、存储系统及相关控制方法
CN105608015A (zh) * 2014-11-17 2016-05-25 爱思开海力士有限公司 存储系统及其操作方法
CN105739914A (zh) * 2014-12-19 2016-07-06 爱思开海力士有限公司 数据处理系统及其操作方法
CN104699422A (zh) * 2015-03-11 2015-06-10 华为技术有限公司 缓存数据的确定方法及装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
SUNGJIN LEE 等: ""BAGC: Buffer-Aware Garbage Collection for Flash-Based Storage Systems"", 《IEEE TRANSACTIONS ON COMPUTERS》 *
王江涛 等: ""一种闪存敏感的多级缓存管理方法"", 《软件学报》 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110728998A (zh) * 2018-07-17 2020-01-24 爱思开海力士有限公司 存储器装置及具有该存储器装置的存储器系统
CN110728998B (zh) * 2018-07-17 2023-04-28 爱思开海力士有限公司 存储器装置及具有该存储器装置的存储器系统
CN111338995A (zh) * 2018-12-19 2020-06-26 爱思开海力士有限公司 数据存储装置及操作数据存储装置的方法
CN111338995B (zh) * 2018-12-19 2023-08-18 爱思开海力士有限公司 数据存储装置及操作数据存储装置的方法
CN111951859A (zh) * 2019-05-17 2020-11-17 爱思开海力士有限公司 存储器装置和操作该存储器装置的方法
CN111951859B (zh) * 2019-05-17 2024-01-05 爱思开海力士有限公司 存储器装置和操作该存储器装置的方法

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