CN111540743A - 三维存储器件及形成方法 - Google Patents

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Abstract

本发明提供了一种三维存储器件及形成方法，器件包括：基底；由栅极层和隔离层交替层叠构成的堆叠结构，包括核心区和台阶区；栅线隙，其将堆叠结构分隔为多个存储块及指存储区；贯穿堆叠结构的沟道结构；选择栅，其在核心区与沟道结构相连接，在台阶区与选择栅字线接触结构相连接；将选择栅分隔为多个选择栅分区的选择栅隔离结构；选择栅分区与指存储区具有相同的延伸方向。本发明通过引入隔离结构将选择栅分隔为多个分区，得到了能够同时引入顶部选择栅隔离结构和底部选择栅隔离结构的3D NAND存储器，实现了对各个指存储区和存储串的精确控制，提升了器件性能。

Description

三维存储器件及形成方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种三维存储器件及形成方法。
背景技术
在3D NAND存储器的设计过程中，通过设置具有分区的分隔的顶部选择栅(TopSelective Gate,TSG)和底部选择栅(Bottom Selective Gate,BSG)，能够获得对各个指存储区(finger)以及存储串(string)更为精确的控制，并降低存储器功耗，减少RC延迟。
目前，在3D NAND存储器的制备过程中，一般通过引入隔离结构对所述顶部选择栅和所述底部选择栅进行分隔，以获得各个选择栅的分区结构。
然而，随着3D NAND存储器中堆叠层数的增加，台阶区的面积将随之增大。而为了减小台阶区的面积，一般需要增加台阶区的分区数量(例如从三分区增加到四分区)。对于分区数较大的3D NAND存储器，很难同时设计出同时具有顶部选择栅隔离结构和底部选择栅隔离结构的器件布局，往往只能做到引入其中一方的隔离结构。这将导致无法对各个指存储区和存储串进行精确控制，导致存储器功耗增大，影响器件性能。
因此，有必要提出一种新的三维存储器件及形成方法，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器件及形成方法，用于解决现有技术中对于分区数较大的3D NAND存储器，无法同时引入顶部选择栅隔离结构和底部选择栅隔离结构的问题。
为实现上述目的及其它相关目的，本发明提供了一种三维存储器件，其特征在于，包括：
基底，其具有相对设置的上表面和下表面；
堆叠结构，其形成于所述基底的上表面，由栅极层和隔离层交替层叠构成；所述堆叠结构包括核心区以及位于核心区周边的具有台阶结构的台阶区；
多个栅线隙，其间隔设置于所述堆叠结构中，将所述堆叠结构分隔为多个存储块，并将多个所述存储块进一步分隔为多个条状的指存储区；
多个沟道结构，其形成于所述堆叠结构中，位于相邻的所述栅线隙之间，并沿垂直于所述基底上表面的方向贯穿所述堆叠结构；
选择栅，其由所述堆叠结构的顶部或底部的至少一层所述栅极层构成；所述选择栅在所述核心区与所述沟道结构相连接，并在所述台阶区与选择栅字线接触结构相连接；
选择栅隔离结构，其将所述选择栅分隔为多个条状的选择栅分区；所述选择栅分区与所述指存储区具有相同的延伸方向。
作为本发明的一种可选方案，所述选择栅包括底部选择栅和/或顶部选择栅；所述选择栅字线接触结构包括底部选择栅字线接触结构和/或顶部选择栅字线接触结构；所述选择栅隔离结构包括底部选择栅隔离结构和/或顶部选择栅隔离结构。
作为本发明的一种可选方案，在所述台阶区内，各个所述选择栅分区分别与独立的所述选择栅字线接触结构相连接。
作为本发明的一种可选方案，一个所述存储块包含四个所述指存储区和六个所述选择栅分区。
作为本发明的一种可选方案，所述选择栅隔离结构与所述栅线隙在所述基底上表面的投影相互平行。
作为本发明的一种可选方案，一个所述存储块包含三个所述指存储区和六个所述选择栅分区。
作为本发明的一种可选方案，所述选择栅隔离结构在所述台阶区具有折线部分，使所述选择栅隔离结构在所述核心区或所述台阶区上的部分分别与所述栅线隙在所述基底上表面的投影相互平行；部分所述选择栅隔离结构与所述栅线隙在所述基底上表面的投影相互重合。
本发明还提供了一种三维存储器件的形成方法，其特征在于，包括如下步骤：
提供一基底，所述基底具有相对设置的上表面和下表面；
在所述基底的上表面形成由栅极层和隔离层交替层叠构成的堆叠结构；所述堆叠结构的顶部或底部的至少一层所述栅极层构成选择栅；所述选择栅中还形成有将所述选择栅分隔为多个条状的选择栅分区的选择栅隔离结构；所述堆叠结构包括核心区以及位于核心区周边的具有台阶结构的台阶区；
在所述堆叠结构中形成多个栅线隙，所述栅线隙将所述堆叠结构分隔为多个存储块，并将多个所述存储块进一步分隔为多个条状的指存储区；所述选择栅分区与所述指存储区具有相同的延伸方向；
在所述堆叠结构中形成多个沟道结构，所述沟道结构位于相邻的所述栅线隙之间，并沿垂直于所述基底上表面的方向贯穿所述堆叠结构；所述选择栅在所述核心区与所述沟道结构相连接，并在所述台阶区与选择栅字线接触结构相连接。
作为本发明的一种可选方案，所述选择栅包括底部选择栅和/或顶部选择栅；所述选择栅字线接触结构包括底部选择栅字线接触结构和/或顶部选择栅字线接触结构；所述选择栅隔离结构包括底部选择栅隔离结构和/或顶部选择栅隔离结构。
作为本发明的一种可选方案，形成所述堆叠结构的过程包括如下步骤：
在所述基底的上表面形成由至少一层所述底部选择栅和所述隔离层构成的底部选择栅堆叠结构；
通过光刻和刻蚀形成隔离沟槽，所述隔离沟槽将所述底部选择栅分隔为多个条状的底部选择栅分区；
在所述隔离沟槽中填充隔离介质材料；
通过化学机械研磨去除多余的所述隔离介质材料，并在所述隔离沟槽中形成所述底部选择栅隔离结构；
在所述底部选择栅堆叠结构的上方继续形成由所述栅极层和所述隔离层交替层叠构成的所述堆叠结构的剩余部分。
作为本发明的一种可选方案，形成所述堆叠结构的过程包括如下步骤：
在所述堆叠结构顶部的至少一层所述栅极层构成所述顶部选择栅，所述顶部选择栅和所述隔离层构成的顶部选择栅堆叠结构；
通过光刻和刻蚀形成隔离沟槽，所述隔离沟槽将所述顶部选择栅分隔为多个条状的顶部选择栅分区；
在所述隔离沟槽中填充隔离介质材料；
通过化学机械研磨去除多余的所述隔离介质材料，并在所述隔离沟槽中形成所述顶部选择栅隔离结构。
作为本发明的一种可选方案，在形成所述沟道结构后，还包括在所述台阶区内形成分别独立连接各个所述底部选择栅分区的选择栅字线接触结构。
作为本发明的一种可选方案，一个所述存储块包含四个所述指存储区和六个所述选择栅分区。
作为本发明的一种可选方案，所述选择栅隔离结构与所述栅线隙在所述基底上表面的投影相互平行。
作为本发明的一种可选方案，一个所述存储块包含三个所述指存储区和六个所述选择栅分区。
作为本发明的一种可选方案，所述选择栅隔离结构在所述台阶区具有折线部分，使所述选择栅隔离结构在所述核心区或所述台阶区上的部分分别与所述栅线隙在所述基底上表面的投影相互平行；部分所述选择栅隔离结构与所述栅线隙在所述基底上表面的投影相互重合。
如上所述，本发明提供一种三维存储器件及形成方法，具有以下有益效果：
本发明通过引入底部选择栅隔离结构，将底部选择栅分隔为多个条状的底部选择栅分区，使各底部选择栅分区分别连接沟道结构并在台阶区通过字线接触结构引出，得到了能够同时引入顶部选择栅隔离结构和底部选择栅隔离结构的3D NAND存储器，实现了对各个指存储区和存储串的精确控制，提升了器件性能。
附图说明
图1显示为本发明实施例一中提供的3D NAND存储器器件的俯视示意图。
图2显示为本发明实施例一中提供的3D NAND存储器器件的台阶区的俯视示意图。
图3显示为图2中AA’方向上的截面示意图。
图4显示为本发明实施例二中提供的3D NAND存储器器件的台阶区的俯视示意图。
图5至图9显示为本发明实施例三中形成所述堆叠结构的各步骤的截面示意图。
元件标号说明
100 基底
101 堆叠结构
102 栅极层
103 隔离层
104 核心区
105 台阶区
105a 顶部选择栅子区
105b 核心子区
105c 底部选择栅子区
106 栅线隙
107 存储块
108 指存储区
109 沟道结构
110 底部选择栅
111 底部选择栅字线接触结构
112 底部选择栅隔离结构
113 底部选择栅分区
114 顶部选择栅
115 顶部选择栅字线接触结构
116 顶部选择栅隔离结构
117 顶部选择栅分区
204 核心区
205 台阶区
205a 顶部选择栅子区
205b 核心子区
205c 底部选择栅子区
206 栅线隙
208 指存储区
209 沟道结构
211 底部选择栅字线接触结构
212 底部选择栅隔离结构
213 底部选择栅分区
215 顶部选择栅字线接触结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1至图3，本实施例提供了一种三维存储器件，其特征在于：包括：
基底100，其具有相对设置的上表面和下表面；
堆叠结构101，其形成于所述基底100的上表面，由栅极层102和隔离层103交替层叠构成；所述堆叠结构101包括核心区104以及位于核心区104周边的具有台阶结构的台阶区105；
多个栅线隙106，其间隔设置于所述堆叠结构101中，将所述堆叠结构101分隔为多个存储块107，并将多个所述存储块107进一步分隔为多个条状的指存储区108；
多个沟道结构109，其形成于所述堆叠结构101中，位于相邻的所述栅线隙106之间，并沿垂直于所述基底100上表面的方向贯穿所述堆叠结构101；
底部选择栅110，其由所述堆叠结构101的底部的至少一层所述栅极层102构成；所述底部选择栅110在所述核心区104与所述沟道结构109相连接，并在所述台阶区105与底部选择栅字线接触结构111相连接；
底部选择栅隔离结构112，其将所述底部选择栅110分隔为多个条状的底部选择栅分区113；所述底部选择栅分区113与所述指存储区108具有相同的延伸方向。
如图1所示，是本实施例所提供的3D NAND存储器器件的俯视示意图，图中所展示的是单个所述存储块107的情况，其通过所述栅线隙106与其他存储块分隔，并通过图中虚线所标示的所述栅线隙106进一步分隔为多个条状的指存储区108。由堆叠结构所构成的所述存储块107包括核心区104以及位于核心区104周边的具有台阶结构的台阶区105。所述栅线隙106还延伸至所述台阶区105。在所述核心区104中形成有多个沟道结构109。需要指出的是，图1仅示意性标示各个区域的位置关系，所述台阶区105的具体结构请参阅图2。此外，图1中仅示意性标识出所述栅线隙106分隔所述指存储区108并延伸至所述台阶区105，所述栅线隙106的实际设计布局和走向并不限于严格按照图中所示情况。
如图2所示，是本实施例所提供的3D NAND存储器器件的台阶区105的俯视示意图。图2所示的是图1中单个所述存储块107的台阶区105的情况。图2中所述台阶区105的左侧连接所述核心区104，所述台阶区105自左至右还可以进一步分为顶部选择栅子区105a、核心子区105b和底部选择栅子区105c。所述台阶区105各个子区可以分别连接字线接触结构，以连接所述核心区104中的各个栅极层。具体地，所述顶部选择栅子区105a连接顶部选择栅字线接触结构115，所述底部选择栅子区105c连接底部选择栅字线接触结构111。此外，所述核心子区105b还设有多个存储单元字线接触结构(图2中未进行标示)。如图3所示，是图2中AA’方向上的截面示意图。
作为示例，结合图2和图3可以看出，所述三维存储器件还包括：
顶部选择栅114，其由所述堆叠结构101的顶部的至少一层所述栅极层102构成；所述顶部选择栅114在所述核心区104与所述沟道结构109相连接，并在所述台阶区105与顶部选择栅字线接触结构115相连接；
顶部选择栅隔离结构116，其将所述顶部选择栅114分隔为多个条状的顶部选择栅分区117；所述顶部选择栅分区117与所述指存储区108具有相同的延伸方向。
从图3中可以看出，形成于所述基底100的上表面，由多层栅极层102和隔离层103交替层叠构成的堆叠结构101。其中，所述堆叠结构101的底部的两层所述栅极层102构成了所述底部选择栅110；所述堆叠结构101的顶部的四层所述栅极层102构成了所述顶部选择栅114。所述底部选择栅110通过底部选择栅隔离结构112分隔为多个条状的底部选择栅分区113；所述顶部选择栅114通过顶部选择栅隔离结构116分隔为多个条状的顶部选择栅分区117。
作为示例，如图2所示，各个所述底部选择栅分区113分别与独立的所述底部选择栅字线接触结构111相连接。通过引入各个相互独立的底部选择栅结构，可以实现对各个指存储区和存储串的精确控制，以提升器件性能。可选地，如图3所示，所述底部选择栅110为两层结构，且两层所述底部选择栅110在图2中的所述底部选择栅子区105c中分别连接单个所述底部选择栅分区113中的两个所述底部选择栅字线接触结构111。
作为示例，如图1和图2所示，一个所述存储块107包含四个所述指存储区108和六个所述底部选择栅分区113。通过本发明所采用的底部选择栅和顶部选择栅隔离结构的布局设计，即使所述指存储区108增加到四个，并使所述台阶区105中对应的分区数量也增加到四个，也可以完全容纳下所需的底部选择栅隔离结构112和顶部选择栅隔离结构116，通过独立的选择栅结构，能够实现对于各个指存储区和存储串的精确控制，并降低存储器功耗，减少RC延迟。可选地，如图1和图2所示，所述底部选择栅隔离结构112与所述栅线隙106在所述基底100上表面的投影相互平行。多个所述底部选择栅隔离结构112在图1和图2中的水平方向上贯通所述存储块107，并与多个所述栅线隙106在所述基底100上表面的投影相互平行。从图2的俯视图中还可以看到，多个所述底部选择栅隔离结构112贯穿左右方向排布，所述底部选择栅隔离结构112在部分区域与所述栅线隙106或者所述顶部选择栅隔离结构116相重叠，如从截面方向上观察，所述栅线隙106或所述顶部选择栅隔离结构116在重叠区域位于所述底部选择栅隔离结构112的上方。
需要指出的是，本实施例虽然是针对底部选择栅隔离结构的布局设计，但本发明并不限于仅应用于底部选择栅隔离结构，在本发明的其他实施案例中，顶部选择栅隔离结构也可以按照类似本实施例的方案进行排布，从而也获得兼容顶部选择栅隔离结构和底部选择栅隔离结构的布局设计。
实施例二
请参阅图4，本实施例提供了一种三维存储器件。相比实施例一中提供的一个存储块包含四个指存储区和六个底部选择栅分区的方案，本实施例的区别在于：一个存储块包含三个指存储区208和六个底部选择栅分区213。此外，相比实施例一的图2所示的所述台阶区105位于所述核心区104右侧的情况，图4中所述台阶区205位于所述核心区204左侧。图4中还标示了位于所述指存储区208中的所述沟道结构209。与实施例一相同，所述台阶区205还可以进一步分为顶部选择栅子区205a、核心子区205b和底部选择栅子区205c。所述顶部选择栅子区205a连接顶部选择栅字线接触结构215，所述底部选择栅子区205c连接底部选择栅字线接触结构211。此外，所述核心子区205b还设有多个存储单元字线接触结构(图4中未进行标示)。
作为示例，如图4所示，本实施例与实施例一的具体不同在于，所述底部选择栅隔离结构212在所述台阶区205具有图中虚线圈示出的折线部分212a，使所述底部选择栅隔离结构212在所述核心区204或所述台阶区205上的部分分别与所述栅线隙206在所述基底上表面的投影相互平行；部分所述底部选择栅隔离结构212与所述栅线隙206在所述基底上表面的投影相互重合。所述折线部分212a在图4中共用虚线圈示出了4处。具体地，在图4中，通过所述底部选择栅隔离结构212在所述台阶区205所引入的所述折线部分212a，所述底部选择栅隔离结构212可以在所述核心区204平行所述栅线隙206设置，并使所分隔的六个所述底部选择栅分区113在所述台阶区205的分区结构贴合所述核心子区205b的结构。相比实施例一，本实施例的优点在于，通过所述栅线隙206及所述底部选择栅隔离结构212实现的所述底部选择栅子区205c的分区与相邻的所述核心子区205b基本一致。这确保了本实施例中所述底部选择栅子区205c的引入无需对原有版图设计进行过多调整。从图4的俯视图中还可以看到，多个所述底部选择栅隔离结构212贯穿左右方向排布，所述底部选择栅隔离结构212在部分区域与所述栅线隙206相重叠，如从截面方向上观察，所述栅线隙206在重叠区域位于所述底部选择栅隔离结构212的上方。此外，在图4中未画出顶部选择栅隔离结构，而在本发明的实际应用中，也可以根据应用需求设置顶部选择栅隔离结构。
本实施例的其他实施方案与实施例一相同，此处不再赘述。此外，本实施例虽然是针对底部选择栅隔离结构的布局设计，但在本实施例的其他实施方案中，顶部选择栅隔离结构也可以按照类似本实施例的方案进行排布，从而也获得兼容顶部选择栅隔离结构和底部选择栅隔离结构的布局设计。
实施例三
请参阅图1至图9，本实施例提供了一种三维存储器件的形成方法，其特征在于：包括如下步骤：
步骤1)，如图3所示，提供一基底100，所述基底100具有相对设置的上表面和下表面；
步骤2)，如图1至图3所示，在所述基底100的上表面形成由栅极层102和隔离层103交替层叠构成的堆叠结构101；所述堆叠结构101的底部的至少一层所述栅极层102构成底部选择栅110；所述底部选择栅110中还形成有将所述底部选择栅110分隔为多个条状的底部选择栅分区113的底部选择栅隔离结构112；所述堆叠结构101包括核心区104以及位于核心区104周边的具有台阶结构的台阶区105；
步骤3)，如图1至图3所示，在所述堆叠结构101中形成多个栅线隙106，所述栅线隙106将所述堆叠结构101分隔为多个存储块107，并将多个所述存储块107进一步分隔为多个条状的指存储区108；所述底部选择栅分区113与所述指存储区108具有相同的延伸方向；
步骤4)，如图1至图3所示，在所述堆叠结构101中形成多个沟道结构109，所述沟道结构109位于相邻的所述栅线隙106之间，并沿垂直于所述基底100上表面的方向贯穿所述堆叠结构101；所述底部选择栅110在所述核心区104与所述沟道结构109相连接，并在所述台阶区105与底部选择栅字线接触结构111相连接。
作为示例，如图5至图9所示，形成所述堆叠结构101的过程包括如下步骤：
步骤2-1)，如图5所示，在所述基底100的上表面形成由至少一层所述底部选择栅110和所述隔离层103构成的底部选择栅堆叠结构，在本实施例中，共形成了两层所述底部选择栅110；
步骤2-2)，如图6所示，通过光刻和刻蚀形成隔离沟槽，所述隔离沟槽将所述底部选择栅110分隔为多个条状的底部选择栅分区113；
步骤2-3)，如图7所示，在所述隔离沟槽中填充隔离介质材料；
步骤2-4)，如图8所示，通过化学机械研磨去除多余的所述隔离介质材料，并在所述隔离沟槽中形成所述底部选择栅隔离结构112；
步骤2-5)，如图9所示，在所述底部选择栅堆叠结构的上方继续形成由所述栅极层102和所述隔离层103交替层叠构成的所述堆叠结构101的剩余部分。
可选地，如图1至图3所示，所述堆叠结构101的顶部的至少一层所述栅极层102构成顶部选择栅114。在本实施例中，共形成了四层所述顶部选择栅114。所述顶部选择栅114在所述核心区104与所述沟道结构109相连接，并在所述台阶区105与顶部选择栅字线接触结构115相连接；所述顶部选择栅114中还形成有将所述顶部选择栅114分隔为多个条状的顶部选择栅分区117的顶部选择栅隔离结构116；所述顶部选择栅分区117与所述指存储区108具有相同的延伸方向。所述顶部选择栅隔离结构116的形成过程也包括沟槽刻蚀、介质材料填充和化学机械研磨，具体过程可以参考所述底部选择栅隔离结构112的形成过程。
作为示例，如图1至图3所示，在形成所述沟道结构109后，还包括在所述台阶区105内形成分别独立连接各个所述底部选择栅分区113的底部选择栅字线接触结构111。
作为示例，如图1至图3所示，一个所述存储块107包含四个所述指存储区108和六个所述底部选择栅分区113。具体地，所述底部选择栅隔离结构112与所述栅线隙106在所述基底100上表面的投影相互平行。具体结构可以参考实施一的相关部分。
作为示例，作为本实施例的另一个实施方案，如图4所示，一个所述存储块包含三个所述指存储区208和六个所述底部选择栅分区213。具体地，所述底部选择栅隔离结构212在所述台阶区205具有折线部分212a，使所述底部选择栅隔离结构212在所述核心区204或所述台阶区205上的部分分别与所述栅线隙206在所述基底上表面的投影相互平行；部分所述底部选择栅隔离结构212与所述栅线隙206在所述基底上表面的投影相互重合。具体结构可以参考实施二的相关部分。
综上所述，本发明提供了一种三维存储器件及形成方法，所述三维存储器件包括：基底，其具有相对设置的上表面和下表面；堆叠结构，其形成于所述基底的上表面，由栅极层和隔离层交替层叠构成；所述堆叠结构包括核心区以及位于核心区周边的具有台阶结构的台阶区；多个栅线隙，其间隔设置于所述堆叠结构中，将所述堆叠结构分隔为多个存储块，并将多个所述存储块进一步分隔为多个条状的指存储区；多个沟道结构，其形成于所述堆叠结构中，位于相邻的所述栅线隙之间，并沿垂直于所述基底上表面的方向贯穿所述堆叠结构；选择栅，其由所述堆叠结构的顶部或底部的至少一层所述栅极层构成；所述选择栅在所述核心区与所述沟道结构相连接，并在所述台阶区与选择栅字线接触结构相连接。选择栅隔离结构，其将所述选择栅分隔为多个条状的选择栅分区；所述选择栅分区与所述指存储区具有相同的延伸方向。本发明通过引入选择栅隔离结构，将选择栅分隔为多个条状的选择栅分区，使各选择栅分区分别连接沟道结构并在台阶区通过字线接触结构引出，得到了能够同时引入顶部选择栅隔离结构和底部选择栅隔离结构的3D NAND存储器，实现了对各个指存储区和存储串的精确控制，提升了器件性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种三维存储器件，其特征在于，包括：
基底，其具有相对设置的上表面和下表面；
堆叠结构，其形成于所述基底的上表面，由栅极层和隔离层交替层叠构成；所述堆叠结构包括核心区以及位于核心区周边的具有台阶结构的台阶区；
多个栅线隙，其间隔设置于所述堆叠结构中，将所述堆叠结构分隔为多个存储块，并将多个所述存储块进一步分隔为多个条状的指存储区；
多个沟道结构，其形成于所述堆叠结构中，位于相邻的所述栅线隙之间，并沿垂直于所述基底上表面的方向贯穿所述堆叠结构；
选择栅，其由所述堆叠结构的顶部或底部的至少一层所述栅极层构成；所述选择栅在所述核心区与所述沟道结构相连接，并在所述台阶区与选择栅字线接触结构相连接；
选择栅隔离结构，其将所述选择栅分隔为多个条状的选择栅分区；所述选择栅分区与所述指存储区具有相同的延伸方向。
2.根据权利要求1所述的三维存储器件，其特征在于：所述选择栅包括底部选择栅和/或顶部选择栅；所述选择栅字线接触结构包括底部选择栅字线接触结构和/或顶部选择栅字线接触结构；所述选择栅隔离结构包括底部选择栅隔离结构和/或顶部选择栅隔离结构。
3.根据权利要求1所述的三维存储器件，其特征在于：在所述台阶区内，各个所述选择栅分区分别与独立的所述选择栅字线接触结构相连接。
4.根据权利要求1所述的三维存储器件，其特征在于：一个所述存储块包含四个所述指存储区和六个所述选择栅分区。
5.根据权利要求4所述的三维存储器件，其特征在于：所述选择栅隔离结构与所述栅线隙在所述基底上表面的投影相互平行。
6.根据权利要求1所述的三维存储器件，其特征在于：一个所述存储块包含三个所述指存储区和六个所述选择栅分区。
7.根据权利要求6所述的三维存储器件，其特征在于：所述选择栅隔离结构在所述台阶区具有折线部分，使所述选择栅隔离结构在所述核心区或所述台阶区上的部分分别与所述栅线隙在所述基底上表面的投影相互平行；部分所述选择栅隔离结构与所述栅线隙在所述基底上表面的投影相互重合。
8.一种三维存储器件的形成方法，其特征在于，包括如下步骤：
提供一基底，所述基底具有相对设置的上表面和下表面；
在所述基底的上表面形成由栅极层和隔离层交替层叠构成的堆叠结构；所述堆叠结构的顶部或底部的至少一层所述栅极层构成选择栅；所述选择栅中还形成有将所述选择栅分隔为多个条状的选择栅分区的选择栅隔离结构；所述堆叠结构包括核心区以及位于核心区周边的具有台阶结构的台阶区；
在所述堆叠结构中形成多个栅线隙，所述栅线隙将所述堆叠结构分隔为多个存储块，并将多个所述存储块进一步分隔为多个条状的指存储区；所述选择栅分区与所述指存储区具有相同的延伸方向；
在所述堆叠结构中形成多个沟道结构，所述沟道结构位于相邻的所述栅线隙之间，并沿垂直于所述基底上表面的方向贯穿所述堆叠结构；所述选择栅在所述核心区与所述沟道结构相连接，并在所述台阶区与选择栅字线接触结构相连接。
9.根据权利要求8所述的三维存储器件的形成方法，其特征在于：所述选择栅包括底部选择栅和/或顶部选择栅；所述选择栅字线接触结构包括底部选择栅字线接触结构和/或顶部选择栅字线接触结构；所述选择栅隔离结构包括底部选择栅隔离结构和/或顶部选择栅隔离结构。
10.根据权利要求9所述的三维存储器件的形成方法，其特征在于：形成所述堆叠结构的过程包括如下步骤：
在所述基底的上表面形成由至少一层所述底部选择栅和所述隔离层构成的底部选择栅堆叠结构；
通过光刻和刻蚀形成隔离沟槽，所述隔离沟槽将所述底部选择栅分隔为多个条状的底部选择栅分区；
在所述隔离沟槽中填充隔离介质材料；
通过化学机械研磨去除多余的所述隔离介质材料，并在所述隔离沟槽中形成所述底部选择栅隔离结构；
在所述底部选择栅堆叠结构的上方继续形成由所述栅极层和所述隔离层交替层叠构成的所述堆叠结构的剩余部分。
11.根据权利要求9所述的三维存储器件的形成方法，其特征在于：形成所述堆叠结构的过程包括如下步骤：
在所述堆叠结构顶部的至少一层所述栅极层构成所述顶部选择栅，所述顶部选择栅和所述隔离层构成的顶部选择栅堆叠结构；
通过光刻和刻蚀形成隔离沟槽，所述隔离沟槽将所述顶部选择栅分隔为多个条状的顶部选择栅分区；
在所述隔离沟槽中填充隔离介质材料；
通过化学机械研磨去除多余的所述隔离介质材料，并在所述隔离沟槽中形成所述顶部选择栅隔离结构。
12.根据权利要求8所述的三维存储器件的形成方法，其特征在于：在形成所述沟道结构后，还包括在所述台阶区内形成分别独立连接各个所述底部选择栅分区的选择栅字线接触结构。
13.根据权利要求8所述的三维存储器件的形成方法，其特征在于：一个所述存储块包含四个所述指存储区和六个所述选择栅分区。
14.根据权利要求13所述的三维存储器件的形成方法，其特征在于：所述选择栅隔离结构与所述栅线隙在所述基底上表面的投影相互平行。
15.根据权利要求8所述的三维存储器件的形成方法，其特征在于：一个所述存储块包含三个所述指存储区和六个所述选择栅分区。
16.根据权利要求15所述的三维存储器件的形成方法，其特征在于：所述选择栅隔离结构在所述台阶区具有折线部分，使所述选择栅隔离结构在所述核心区或所述台阶区上的部分分别与所述栅线隙在所述基底上表面的投影相互平行；部分所述选择栅隔离结构与所述栅线隙在所述基底上表面的投影相互重合。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112185976A (zh) * 2020-09-17 2021-01-05 长江存储科技有限责任公司 三维存储器的制造方法及三维存储器
CN112185967A (zh) * 2020-09-29 2021-01-05 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112234066A (zh) * 2020-10-15 2021-01-15 长江存储科技有限责任公司 三维存储器及其制造方法
CN112331667A (zh) * 2020-11-10 2021-02-05 长江存储科技有限责任公司 三维存储器及其制造方法
CN112786608A (zh) * 2021-01-18 2021-05-11 长江存储科技有限责任公司 三维存储器及其制造方法
TWI782391B (zh) * 2020-11-04 2022-11-01 大陸商長江存儲科技有限責任公司 用於三維儲存設備中的中心階梯結構的底部選擇閘極觸點

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098049A1 (en) * 2010-10-20 2012-04-26 Moon Hui-Chang Three dimensional semiconductor memory devices and methods of fabricating the same
CN104916646A (zh) * 2014-03-12 2015-09-16 爱思开海力士有限公司 半导体器件及其制造方法
US20160071861A1 (en) * 2014-09-05 2016-03-10 Sandisk Technologies Inc. 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
CN109690776A (zh) * 2018-12-07 2019-04-26 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
CN109786382A (zh) * 2019-01-24 2019-05-21 长江存储科技有限责任公司 三维存储器及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098049A1 (en) * 2010-10-20 2012-04-26 Moon Hui-Chang Three dimensional semiconductor memory devices and methods of fabricating the same
CN104916646A (zh) * 2014-03-12 2015-09-16 爱思开海力士有限公司 半导体器件及其制造方法
US20160071861A1 (en) * 2014-09-05 2016-03-10 Sandisk Technologies Inc. 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
CN109690776A (zh) * 2018-12-07 2019-04-26 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
CN109786382A (zh) * 2019-01-24 2019-05-21 长江存储科技有限责任公司 三维存储器及其制造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112185976A (zh) * 2020-09-17 2021-01-05 长江存储科技有限责任公司 三维存储器的制造方法及三维存储器
CN112185967A (zh) * 2020-09-29 2021-01-05 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112185967B (zh) * 2020-09-29 2021-11-09 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112234066A (zh) * 2020-10-15 2021-01-15 长江存储科技有限责任公司 三维存储器及其制造方法
TWI782391B (zh) * 2020-11-04 2022-11-01 大陸商長江存儲科技有限責任公司 用於三維儲存設備中的中心階梯結構的底部選擇閘極觸點
CN112331667A (zh) * 2020-11-10 2021-02-05 长江存储科技有限责任公司 三维存储器及其制造方法
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
CN112786608A (zh) * 2021-01-18 2021-05-11 长江存储科技有限责任公司 三维存储器及其制造方法
CN112786608B (zh) * 2021-01-18 2024-04-09 长江存储科技有限责任公司 三维存储器及其制造方法

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