CN107658303A - 半导体存储装置 - Google Patents

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Abstract

本发明的半导体存储装置包含：多根字线，在第1方向积层；半导体层，贯穿所述多根字线而在第1方向延伸；源极线，电连接于所述半导体层；及晶体管，与所述多根字线一起配置于所述第1方向，并包含栅极电极、以及位于其两侧的源极区域及漏极区域。所述源极线位于所述晶体管与所述多根字线之间，并电连接于所述源极区域及漏极区域的一者。

Description

半导体存储装置
[相关申请]
本申请享有以美国临时专利申请62/366,417号(申请日：2016年7月25日)及美国专利申请15/457,316号(申请日：2017年3月13日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
包含三维配置的存储单元的半导体存储装置的开发正在推进。例如，NAND(NotAnd，与非)型存储设备包含积层于源极线之上的多根字线、及在积层方向贯穿这些字线而延伸的半导体层。存储单元分别设置于半导体层贯穿字线的部分。半导体层电连接于源极线，作为存储单元的通道体而发挥功能。另一方面，字线作为存储单元的控制栅极而发挥功能。而且，存储单元是通过源极线与字线之间的电位差而驱动。在这种构造的设备中，有如下情况，即，如果源极线的尺寸变大，那么源极线的寄生电阻所引起的电位变动增大，而成为存储单元的误动作的原因。
发明内容
实施方式提供一种能够抑制源极线的电压下降，从而使其电位分布均匀化的半导体存储装置。
实施方式的半导体存储装置包含：多根字线，在第1方向积层；半导体层，贯穿所述多根字线而在第1方向延伸；源极线，电连接于所述半导体层；及晶体管，与所述多根字线一起配置于所述第1方向，并包含栅极电极、以及位于其两侧的源极区域及漏极区域。所述源极线位于所述晶体管与所述多根字线之间，并电连接于所述源极区域及漏极区域的一者。
附图说明
图1A及1B是表示实施方式的半导体存储装置的构成的示意俯视图。
图2是表示实施方式的半导体存储装置的示意剖视图。
图3是表示实施方式的第1变化例的半导体存储装置的示意剖视图。
图4是表示实施方式的第2变化例的半导体存储装置的示意剖视图。
图5是表示实施方式的第2变化例的半导体存储装置的配线间连接的示意剖视图。
图6A～6C是表示实施方式的变化例的半导体存储装置的配线的示意图。
图7是表示实施方式的第3变化例的半导体存储装置的示意剖视图。
具体实施方式
图1A及1B是表示实施方式的半导体存储装置1的构成的示意俯视图。图1A是表示半导体存储装置1的芯片面的配置的俯视图。图1B是表示图1A中所示的存储平面 MP的俯视图。
如图1A所示，在半导体存储装置1的芯片面，设置有存储平面MP及周边电路区域。在存储平面MP中，字线WL在X方向延伸，位线BL在Y方向延伸。
如图1B所示，存储平面MP包含存储单元阵列MCA、抽取区域HUP、及接触区域 CA。抽取区域HUP位于在X方向延伸的字线WL的两端。接触区域CA是沿着在X方向延伸的字线WL而配置。
图2是表示实施方式的半导体存储装置1的示意剖视图。图2是表示沿着图1所示的A-A线剖开所得剖面的示意图。在图2及其以后的各图中，为了方便起见，省略将各构成要素之间电绝缘的层间绝缘膜的记载。
如图2所示，半导体存储装置1例如包含设置于未图示的硅衬底的表面的驱动电路DC、存储单元阵列MCA、源极线SL、及位线BL。源极线SL是在X方向及Y方向扩展的板状的导体，例如，包含多晶硅层或金属层、或者它们两者。位线BL例如为金属配线。
存储单元阵列MCA包含选择栅极SGS、多根字线WL、及选择栅极SGD。选择栅极SGS、字线WL及选择栅极SGD例如为金属层，且在Z方向依次积层于源极线SL 上。另外，存储单元阵列MCA位于源极线SL与位线BL之间。而且，源极线SL设置于存储单元阵列MCA与驱动电路DC之间。
存储单元阵列MCA还包含多个柱状部CL。柱状部CL分别贯穿选择栅极SGS、多根字线WL及选择栅极SGD而在Z方向延伸。柱状部CL分别包含在Z方向延伸的通道体CB。通道体CB例如为多晶硅等半导体层。通道体CB的下端电连接于源极线SL。另外，通道体CB的上端经由接触插塞V0及V1而电连接于位线BL。
存储单元阵列MCA包含分别设置于柱状部CL贯穿字线WL的部分的存储单元。进而，在柱状部CL贯穿选择栅极SGS的部分具有源极侧选择晶体管，在贯穿选择栅极 SGD的部分具有漏极侧选择晶体管。
源极线SL、字线WL及选择栅极SGS、SGD各自的端部位于抽取区域HUP，呈阶梯状而设置。字线WL及选择栅极SGS、SGD各自的端部例如经由接触插塞CC而电连接于上层的M0配线。接触插塞CC在Z方向延伸，其下端电连接于字线WL及选择栅极SGS、SGD各自的端部。
半导体存储装置1包含阶层不同的多个配线层。此处，“M0配线”是配线层M0中所包含的多根配线之一。M0配线例如包含多根位线BL。下面，关于其他配线层，也同样地加以表示。
驱动电路DC例如包含多个MOS(Metal Oxide Semiconductor，金属氧化物半导体)型晶体管，其中之一是驱动源极线SL的晶体管SLD。晶体管SLD具有活性区域AA、及配置于其上的栅极电极GE。活性区域AA包含位于栅极电极GE两侧的源极漏极区域。活性区域AA例如设置于P型井内，该P型井设置于硅衬底上。
半导体存储装置1在驱动电路DC与源极线SL之间例如包含D0及D1这2个配线层。晶体管SLD的栅极电极GE经由接触插塞CS而电连接于D0配线。晶体管SLD的活性区域AA中相当于源极漏极区域的部分例如经由接触插塞CS而电连接于另一D0 配线，进而，经由接触插塞C1而电连接于D1配线。而且，D1配线经由接触插塞C2 而电连接于源极线SL。
即，晶体管SLD经由驱动电路DC与源极线SL之间的配线层D0及D1而电连接于源极线SL。而且，晶体管SLD控制向源极线SL供给的电位。例如，在源极线SL之下，配置至少1个以上晶体管SLD，由此能够抑制源极线SL的电压下降，从而使其电位分布均匀化。晶体管SLD也可位于存储单元阵列MCA之下，还可位于接触区域CA之下。
另外，在抽取区域HUP中，驱动电路DC经由接触插塞C3而电连接于M0配线。接触插塞C3在Z方向延伸，其下端电连接于另一配线D1。即，驱动电路DC经由D0 配线、D1配线及接触插塞C3而电连接于驱动电路DC。
图3是表示实施方式的第1变化例的半导体存储装置2的示意剖视图。图3是表示沿着图1所示的A-A线剖开所得剖面的示意图。图3是表示抽取区域HUP、存储单元阵列MCA及接触区域CA的剖面的示意图。此外，在下面的说明中，为了简单起见，适当省略电连接于各配线的接触插塞CS、C1及V0等的说明。各配线间当然是经由某一接触插塞而电连接。
半导体存储装置2具有配置于存储单元阵列MCA与驱动电路DC之间的源极线SL。源极线SL是在X方向及Y方向扩展的板状的导体，例如，包含多晶硅层或金属层、或者它们两者。
在抽取区域HUP，字线WL、选择栅极SGS及SGD各自的端部与M0配线经由接触插塞CC而电连接。进而，源极线SL的端部经由接触插塞CP而电连接于另一M0配线。
在存储单元阵列MCA，设置有多个柱状部CL，且沿着柱状部CL三维配置有存储单元。
在接触区域CA，晶体管SLD配置于源极线SL之下。晶体管SLD的源极漏极区域的一者经由D0配线、D1配线及接触插塞C2而电连接于源极线SL。晶体管SLD的源极漏极区域的另一者经由另一D0配线、D1配线、接触插塞C4及M0配线而电连接于 M1配线。
接触插塞C4例如为金属等导体，贯穿源极线SL、选择栅极SGS、字线WL及选择栅极SGD而在Z方向延伸。另外，接触插塞C4与源极线SL、选择栅极SGS、字线 WL及选择栅极SGD电绝缘。
M1配线例如为供给电压Vss的偏压线。晶体管SLD例如控制在读出存储于存储单元的数据时对源极线SL施加的电压Vss。
如此，能够经由接触插塞C4及晶体管SLD对源极线SL施加上层配线的电位。例如，与不配置接触插塞C4及晶体管SLD，而经由电连接于源极线SL端部的接触插塞 CP供给电压Vss的情况相比，能够使源极线SL的电位分布均匀。另外，与经由接触插塞CP供给包含电压Vss的多个电位的情况相比，也能够简化电路构成。
图4是表示实施方式的第2变化例的半导体存储装置3的示意剖视图。图4是表示沿着图1所示的A-A线剖开所得剖面的示意图。图4是表示抽取区域HUP、存储单元阵列MCA及接触区域CA的剖面的示意图。
半导体存储装置3具有配置于存储单元阵列MCA与驱动电路DC之间的源极线SL。源极线SL是在X方向及Y方向扩展的板状的导体，例如，包含多晶硅层或金属层、或者它们两者。
在抽取区域HUP，例如，字线WL、选择栅极SGS及SGD各自的端部与M0配线经由接触插塞CC而电连接。进而，源极线SL经由接触插塞CP而电连接于另一M0配线。
在存储单元阵列MCA，设置有多个柱状部CL，且沿着柱状部CL三维配置有存储单元。
在接触区域CA，晶体管SLD配置于源极线SL之下。晶体管SLD的源极漏极区域的一者经由D0配线、D1配线、接触插塞C4及M0配线而电连接于M1配线。
另外，晶体管SLD的源极漏极区域的另一者经由另一D0配线、D1配线及接触插塞C4而电连接于另一M0配线。进而，另一M0配线经由接触插塞C4S而电连接于源极线SL。即，在该例中，晶体管SLD的源极漏极区域的另一者经由接触插塞C4及C4S 而电连接于源极线SL。
接触插塞C4贯穿源极线SL、选择栅极SGS、字线WL及选择栅极SGD而在Z方向延伸。而且，其下端电连接于D1配线。另外，其上端经由接触插塞V0而电连接于 M0配线。
接触插塞C4S贯穿选择栅极SGS、字线WL及选择栅极SGD而在Z方向延伸。而且，其下端电连接于源极线SL。另一方面，其上端经由接触插塞V0而电连接于M0配线。该M0配线经由接触插塞C4而电连接于晶体管SLD的源极漏极区域。换言之，接触插塞C4S与电连接于晶体管SLD的接触插塞C4共享M0配线。
在该例中，源极线SL也经由2个接触插塞C4、C4S及晶体管SLD而电连接于M1 配线。而且，晶体管SLD控制从M1配线向源极线SL供给的电压Vss。通过配置至少1 个以上这种晶体管SLD，能够使数据读出时的源极线SL的电位分布均匀化。
接触插塞C4例如设置于接触孔CH1的内部，该接触孔CH1具有从包含源极线SL、选择栅极SGS、字线WL及选择栅极SGD的积层体的上表面至D1配线的深度。另一方面，接触插塞C4S设置于深度为从该积层体的上表面至源极线SL的接触孔CH2的内部。
例如，若预先形成使接触插塞C4贯通于源极线SL的部分，则能够同时形成接触孔CH1及CH2。即，接触插塞C4及C4S能够同时形成。
这时，D1配线及源极线SL作为蚀刻终止层而发挥功能。由此，例如，能够省略形成图3所示的半导体存储装置2的接触插塞C2的步骤，从而能够简化制造步骤，并降低其成本。
另外，介置于将晶体管SLD与源极线SL电连接的路径上的D1配线优选延伸至接触插塞C4S的下方为止。例如，在接触孔CH2由于蚀刻的不均而贯通源极线SL，形成为延伸至其下方为止的情况下，D1配线能够作为蚀刻终止层而发挥功能，防止接触孔CH2的穿透。于该情况下，在选择栅极SGS之下，D1配线与源极线SL经由接触插塞 C4S而电连接，但因为两者的电位相同，所以不会对存储单元阵列的动作造成影响。
图5是表示半导体存储装置3的配线间连接的示意俯视图。在该图中，由上而下表示有M0配线、字线WL、源极线SL、D1配线及D0配线，且表示有设置于各配线间的接触插塞的配置。
如图5所示，M0配线经由接触插塞V0而电连接于下层的接触插塞C4。字线WL 例如在X方向延伸。而且，接触插塞C4贯穿字线WL。
源极线SL被设置成在X方向及Y方向扩展的板状。接触插塞C4贯穿源极线SL 而向下方延伸。接触插塞C4中的接触插塞C4S连接于源极线SL。
D1配线具有与驱动电路DC的图案相吻合的平面形状。而且，接触插塞C4连接于 D1配线。另一方面，接触插塞C4S截止于源极线SL的层面，而并未连接至D1配线。而且，接触插塞C4与接触插塞C4S通过上层的M0配线而电连接。
D1配线经由接触插塞C1而电连接于D0配线。D0配线例如在Y方向延伸，经由接触插塞CS而电连接于驱动电路DC的晶体管。
图6A～图6C是表示实施方式的变化例的字线WL的示意俯视图。如图6A所示，接触插塞C4也可配置为于在Y方向彼此相邻的2根字线WL之间沿着Z方向而延伸。换言之，接触插塞C4也可配置为将在Y方向彼此相邻的2根字线均贯穿而沿着Z方向延伸。
如图6B所示，呈多列配置的接触插塞C4也可配置为贯穿1根字线。
另外，如图6C所示，接触插塞C4也可形成为在相邻的字线WL间使字线的延伸方向上的相位错开的配置，即所谓的错位状配置。
图7是表示实施方式的第3变化例的半导体存储装置4的示意剖视图。图7是沿着图1B中所示的A-A线的剖视图。
如图7所示，半导体存储装置4具有配置于存储单元阵列MCA与驱动电路DC之间的源极线SL。源极线SL是在X方向及Y方向扩展的板状的导体。而且，在接触区域CA，晶体管SLD设置于源极线SL之下。晶体管SLD的源极漏极区域的一者经由 D0配线、D1配线及接触插塞C4而电连接于M0配线。
进而，电连接于晶体管SLD的M0配线经由接触插塞C4S而电连接于源极线SL，该接触插塞C4S贯穿选择栅极SGS、字线WL及选择栅极SGD而在Z方向延伸。即，驱动源极线SL的晶体管SLD经由贯穿选择栅极SGS、字线WL及选择栅极SGD的2 个接触插塞C4及C4S而电连接于源极线SL。
在所述实施方式中，对如下的若干实施方式进行了说明，即，在源极线SL设置于字线WL与驱动电路DC之间的半导体存储装置中，将驱动电路DC中所包含的晶体管 SLD与源极线SL电连接；但实施方式并不限定于这些实施方式。例如，图2及图7所示的半导体存储装置也可在其抽取区域HUP，具有将源极线SL的端部与M0配线电连接的接触插塞CP。另外，如图6A～6C所示，接触插塞C4相对于字线WL的配置并不限定于实施方式，而能够灵活地加以配置。
对本发明的若干实施方式进行了说明，但这些实施方式只是作为例子而提出，并非意图限定发明的范围。这些新颖的实施方式能够通过其他各种实施方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体存储装置，其特征在于包含：
多根字线，在第1方向积层；
半导体层，贯穿所述多根字线而在第1方向延伸；
源极线，电连接于所述半导体层；及
晶体管，与所述多根字线一起配置于所述第1方向，并包含栅极电极、以及位于其两侧的源极区域及漏极区域；且
所述源极线位于所述晶体管与所述多根字线之间，并电连接于所述源极区域及漏极区域的一者。
2.根据权利要求1所述的半导体存储装置，其特征在于：
还具有设置于所述晶体管与所述源极线之间的第1配线，且
所述源极线经由所述第1配线而电连接于所述源极区域及漏极区域的一者。
3.根据权利要求2所述的半导体存储装置，其特征在于：
还包含将所述第1配线与所述源极线电连接的第1接触体。
4.根据权利要求1所述的半导体存储装置，其特征在于还包含：
第2接触体，贯穿所述源极线及所述多根字线而在第1方向延伸，并电连接于所述源极区域及漏极区域的另一者；及
第2配线，电连接于所述第2接触体；且
所述多根字线位于所述第2配线与所述源极线之间。
5.根据权利要求1所述的半导体存储装置，其特征在于：
还包含电连接于所述源极线的端部，并在所述第1方向延伸的第3接触体，且
所述源极线的所述端部与所述多根字线的端部一起呈阶梯状而设置。
6.根据权利要求1所述的半导体存储装置，其特征在于还包含：
第4接触体，贯穿所述源极线及所述多根字线而在所述第1方向延伸，并电连接于所述源极区域及漏极区域的一者；
第5接触体，贯穿所述多根字线而在第1方向延伸，并电连接于所述源极线；及
第3配线，将所述第4接触体与所述第5接触体电连接；且
所述多根字线位于所述第3配线与所述源极线之间。
7.根据权利要求6所述的半导体存储装置，其特征在于：
所述第4接触体位于所述晶体管与所述第3配线层之间。
8.根据权利要求6所述的半导体存储装置，其特征在于：
所述第4接触体及所述第5接触体包含金属。
9.根据权利要求6所述的半导体存储装置，其特征在于：
还包含设置于所述源极线与所述晶体管之间，并电连接于所述源极区域及漏极区域的一者、以及所述第4接触体的第4配线，且
所述第5接触体位于所述第3配线与所述第4配线之间。
10.根据权利要求6所述的半导体存储装置，其特征在于：
还包含电连接于所述半导体层的位线，且
所述多根字线位于所述源极线与所述位线之间，
所述第3配线属于与所述位线相同的配线层。
11.根据权利要求6所述的半导体存储装置，其特征在于还包含：
第6接触体，贯穿所述源极线及所述多根字线而在第1方向延伸，并电连接于所述源极区域及漏极区域的另一者；及
第5配线，电连接于所述第6接触体；且
所述多根字线位于所述第5配线与所述源极线之间。
12.根据权利要求11所述的半导体存储装置，其特征在于：
所述第5配线向所述源极线供给特定电位。
13.根据权利要求11所述的半导体存储装置，其特征在于：
还包含电连接于所述源极线的端部，并在所述第1方向延伸的第7接触体，且
所述源极线的所述端部与所述多根字线的端部一起呈阶梯状而设置。
14.根据权利要求1所述的半导体存储装置，其特征在于：
所述源极线是与所述第1方向交叉的板状的导体。
15.根据权利要求14所述的半导体存储装置，其特征在于：
所述源极线包含金属或导电性的多晶硅。
16.一种半导体存储装置，其特征在于包含：
晶体管，具有控制电极、以及位于其两侧的第1半导体区域及第2半导体区域；
多个电极层，积层于所述晶体管上；
第1配线，设置于所述晶体管与所述多个电极层之间；
半导体层，贯穿所述电极层而在所述电极层的积层方向延伸，并电连接于所述第1配线；
第1导电体，贯穿所述电极层及所述第1配线而在所述积层方向延伸，并电连接于所述第1半导体区域及第2半导体区域的一者；
第2导电体，贯穿所述电极层而在所述积层方向延伸，并电连接于所述第1配线；及
第2配线，将所述第1导电体与所述第2导电体电连接；且
所述电极层位于所述第1配线与所述第2配线之间。
17.根据权利要求16所述的半导体存储装置，其特征在于：
所述第1导电体位于所述晶体管与所述第2配线之间。
18.根据权利要求16所述的半导体存储装置，其特征在于还包含：
第3导电体，贯穿所述电极层及所述第1配线而在所述积层方向延伸，并电连接于所述第1半导体区域及第2半导体区域的另一者；及
第3配线，电连接于所述第3导电体；且
所述电极层位于所述第3配线与所述第1配线之间。
19.根据权利要求16所述的半导体存储装置，其特征在于：
还包含设置于所述第1配线与所述晶体管之间，并电连接于所述第1半导体区域及所述第2半导体区域的所述一者、以及所述第1导电体的第4配线；且
所述第2导电体位于所述第2配线与所述第4配线之间。
20.根据权利要求18所述的半导体存储装置，其特征在于：
还包含电连接于所述第1配线的端部，并在所述积层方向延伸的第4导电体，且
所述第1配线的所述端部与所述电极层的端部一起呈阶梯状而设置。
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