TWI470771B - 具有一垂直雙載子注射器之動態隨機存取記憶體胞元 - Google Patents

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Description

具有一垂直雙載子注射器之動態隨機存取記憶體胞元
本發明所屬領域是屬於半導體元件，特別是包含多數記憶體胞元的記憶體元件。
本發明更特別係關於由一具有浮動本體之場效電晶體FET所形成的記憶體胞元，以及包含多數此型態之記憶體胞元的記憶體陣列。
 發明背景
第1圖顯示傳統浮動本體DRAM(動態隨機存取記憶體)記憶體胞元之橫截面。
該傳統浮動本體DRAM胞元形成於含有一矽薄膜層3的絕緣底矽基體中，該薄膜層係藉一埋入式氧化層(BOX)2而與基部基體1分隔。一浮動本體4、一源極區域5、一汲極區域6形成於該BOX 2頂部上之薄膜層3中。一閘極電介質層7及一閘極電極8係依序沉積在該浮動本體4的頂部上。該汲極區域6連接至一位元線BL，該源極區域5連接至一源極線SL，且該閘極電極8連接至一字組線WL。
該浮動本體藉著該BOX、該閘極電介質層、該源極區域、及該汲極區域而電性絕緣。由於此絕緣，該浮動本體能貯存電荷。
在上述電晶體中的資料寫入操作中，該浮動本體使用碰撞電離現象來貯存電荷，其可修改該電晶體的臨界電壓。在一資料讀取操作中，該電晶體的源極與汲極間流動之電流從而取決於貯存於該浮動本體內之電荷量。
為了能夠執行一邏輯1狀態寫入操作(以下簡稱”寫入1”)，為須施加於該閘極電極的標稱電源供應電壓VDD約有2.5倍大的一相當高電壓，必須被施加於位元線BL。除了此高電壓很可能破壞該胞元之事實外，它也可能擾亂附近記憶體胞元的操作。此高電壓的產生也需要執行電荷泵的專門電路系統。
用以減少被上述浮動本體DRAM記憶體胞元佔用的表面積之技術描述於文件US 2004/010832中。此文件提議藉由關聯一浮動本體橫向FET電晶體及適用以將電荷注入該浮動本體的一橫向雙載子電晶體來建立一記憶體胞元。該浮動本體之低貯存容量從而增加。
該橫向雙載子電晶體更明確地橫向於該FET電晶體地配置，讓該雙載子電晶體的射極(當作注射器)形成於基體中並具有跟後者相反的導電性，該雙載子電晶體的基極由該基體所形成，且該雙載子電晶體的集極作為該FET電晶體的浮動本體之用。
以上述的配置，記憶體胞元的表面積可減少至約莫10 F2 。然而，在這樣的配置之下，射極與基極會耗費表面積，以至於熟悉該項技藝者仍以減少更多的記憶體胞元表面積為目標。
此外，此記憶體胞元有一個缺點，就是很難精確控制作為雙載子電晶體基極之基體的電壓。由於注射器為兩相鄰記憶體胞元所共享，其結果即為在這些鄰近胞元間有干擾的一個風險。
因而可了解的是，根據文件US2004/0108532的該種記憶體胞元不完全令人滿意，而且仍然有必要除去習知技術的前述缺點。
本發明的目標在於提出一個改進的記憶體胞元，其具有一減少的表面積。為此目的，本發明根據第一面向提出一個記憶體胞元，其包含：一FET電晶體，其具有一源極、一汲極以及介於該源極與該汲極間的一浮動本體；一注射器，其能控制來將一電荷注入該FET電晶體的浮動本體中，該注射器包含一雙載子電晶體，其具有一射極、一基極、以及由該FET電晶體的浮動本體所形成之一集極；該胞元之特徵在於：該雙載子電晶體的射極係配置成使得該FET電晶體的源極作為該雙載子電晶體的基極。
此記憶體胞元一些更佳的、但非限制性的面向如下：該FET電晶體為橫向的且該射極配置成使該射極/源極總成形成一垂直堆疊結構；該射極係與在該胞元的表面之下布設之一注射線相連接；該射極係整合到該源極之中；該射極係配置在該源極的一底部區域中；該源極包含一重摻雜中央區域及一環繞該中央區域的輕摻雜周圍區域，且在該記憶體胞元中，該射極係配置於該源極的周圍區域內位於該源極的中央區域之下；該射極係配置於該源極之一頂部區域中；該源極包含一輕摻雜頂部區域及配置於該頂部區域之下的一重摻雜底部區域，且該射極係整合到該頂部區域中；該源極的底部區域係配置於一埋入式絕緣層之下且經由延伸穿過該絕緣層的一連接通道來與該源極的頂部區域作連結；該射極係配置於該源極之下；該射極係配置於一埋入式絕緣層之下且經由延伸穿過該絕緣層的一連接通道來與該源極作連結；該FET電晶體亦包含一閘極電極，其凹入該浮動本體且藉一電介質層與該浮動本體絕緣；該射極包含導電性與該源極的半導體材料相反之一摻雜的半導體材料；該胞元製造於一絕緣底半導體基體上；該FET電晶體係形成於在一大塊基體之頂部中製成之井中。
根據另一面向，本發明有關一記憶體胞元，其包含：一FET電晶體，其具有一源極、一汲極、及位於該源極與該汲極間的一浮動本體；一注射器，其能控制來將一電荷注入該FET電晶體的浮動本體中，該注射器由一雙載子電晶體所構成，該雙載子電晶體具有一射極、一基極、以及由該FET電晶體的浮動本體所形成之一集極；該胞元之特徵在於：該射極係連接至一注射線，該注射線布設於該記憶體胞元的表面下。
根據另一面向，本發明有關一記憶體陣列，其包含多個根據本發明第一面向的記憶體胞元。
該記憶體陣列能明顯地包含一源極線與一注射線，其中該源極線係耦合至沿著該陣列的一行之每個記憶體胞元的源極；該注射線係平行於該源極線且耦合至沿著該行之每個記憶體胞元的射極。
再根據另一面向，本發明有關規劃一個記憶體胞元的方法，該胞元包含具有浮動本體之橫向FET電晶體、以及一個能控制來將電荷注入該FET電晶體之浮動本體的注射器，其特徵在於藉下列各項動作來規劃邏輯1狀態：施加一標稱寫入電壓至該FET電晶體的閘極；施加一少於或等於該標稱寫入電壓之一電壓至該FET電晶體的汲極；及施加一正電壓至該注射器。
在一胞元讀取操作中，施加該標稱寫入電壓的一部份至該FET電晶體的閘極亦為可能的。
圖式簡單說明
從閱讀本發明較佳實施例之下列詳細說明，本發明的其他面向、目標及優點將變得更明白易懂，該等詳細說明係經由非限制性實例及參照附隨圖式而擬定，其中該等圖式如下：第1圖已於先前提及係描繪一傳統浮動本體DRAM胞元；第2a圖描繪根據本發明第一面向之一可能實施例的一記憶體胞元之橫截面圖；第2b圖描繪利用第2a圖的記憶體胞元之記憶體陣列的一可能拓樸結構；第2c圖描繪等效於第2a圖的記憶體胞元之一電路圖；第3a圖描繪根據使用在絕緣底半導體基體上之部分空乏FET電晶體的記憶體胞元之發明的一可能實施例；第3b圖描繪根據使用在大塊基體上之FET電晶體的記憶體胞元之發明的一可能實施例；第3c圖描繪根據注射線埋於絕緣層之下的發明之記憶體胞元的另一可能實施例；第3d圖描繪根據源極線埋於絕緣層之下的發明之記憶體胞元的另一可能實施例；第3e圖描繪利用第3d圖的記憶體胞元之記憶體陣列的一可能拓樸結構；第4a及4b圖分別描繪基於等效電路圖，在傳統DRAM胞元及根據本發明的DRAM胞元中用以規劃邏輯0狀態的操作；第5a及5b圖分別描繪基於等效電路圖，在傳統DRAM胞元及根據本發明的DRAM胞元中用以規劃邏輯1狀態的操作；第6a及6b圖分別描繪基於等效電路圖，用以讀取傳統DRAM胞元及根據本發明的DRAM胞元所儲存的邏輯狀態之操作；第7a及7b圖分別描繪基於等效電路圖，用以保持儲存在傳統DRAM胞元及根據本發明的DRAM胞元中的邏輯狀態之操作；第8圖描繪利用根據本發明之記憶體胞元的記憶體陣列之另一可能拓樸結構。
 較佳實施例之詳細說明
參考第2a圖，描繪了根據本發明第一面向的一較佳實施例之一記憶體胞元的橫截面圖。此胞元包含具有一源極S、一汲極D與位於該源極與該汲極間之一浮動本體FB的一FET電晶體，以及能控制來將一電荷注入該FET電晶體的浮動本體FB中的一注射器。
在這種情況下，該記憶體胞元產製在絕緣底半導體SeOI基體上，更佳地在絕緣底矽SOI基體上。
該汲極D與該源極S更佳地與埋入式氧化層BOX接觸使得該FET電晶體完全空乏。
該源極S因此會由兩相鄰記憶體胞元所共享(沿著在第2a圖的平面中延伸之記憶體陣列的一線；垂直於第2a圖的平面延伸之記憶體陣列的行)。此共享使記憶體胞元所佔用表面積得能減少。
然而，如第3a與3b圖所示，本發明不限在一完全空乏的記憶體胞元，而是也可擴展至部分空乏的SeOI上的記憶體胞元(第3a圖)，及擴展至產製於大塊基體上的記憶體胞元(第3b圖)。
在第3a與3b圖的情況下，以本身在傳統上已為人熟知的方式，必須沿著記憶體陣列的一線隔離該等胞元以產生浮動本體效應。
在第3a圖的情況下，此可照慣例藉著由基體表面沿深度方向延伸到BOX的側向隔離溝槽13來達成(根據淺溝槽隔離STI技術)。
在第3b圖的情況下，此可照慣例藉著以下各項方式達成：側向隔離由基體表面沿深度方向延伸的溝槽14、以及隔離在井15中的記憶體胞元，該井係產生於大塊基體的頂部中以及被該等溝槽14界定。該FET電晶體係位於半導體井15中，其導電性與通道一致，使得將它與該基體隔離是可能的。該井也能被配置在該基體中具有一相反導電性的一層16上。
回到第2a圖的說明，該注射器由一雙載子電晶體構成，此電晶體具有一射極15、一基極及由該FET電晶體的浮動本體FB所形成的一集極。
在本發明的脈絡中，該雙載子電晶體的射極15被配置成使得該FET電晶體的源極S作為該雙載子電晶體的基極。值得注意的是，控制作為該雙載子電晶體的基極之該源極的電壓，要比控制作為文件US2004/0108532中提出的記憶體胞元之雙載子電晶體的基極之基體的電壓，來得容易。
該FET電晶體係為一橫向電晶體，且該雙載子電晶體的射極更特別地朝向該FET電晶體的源極來配置，使得射極/源極總成形成一垂直堆疊結構。
在一較佳實施例中，該射極連接至布設於記憶體胞元的表面下之一注射線，因此不會耗費表面積。
該雙載子電晶體的射極15能明顯地整合到該FET電晶體的源極中。根據第2a圖中描繪的第一不同實施例，該射極15係在一底部區域整合到該源極21、22中。根據第3d圖中描繪的第二不同實施例，射極35係在一頂部區域整合到源極31、32中。
參考第2a圖，該源極依慣例以本質上為人所熟知的方式包含一重摻雜中央區域21(例如N+)以及環繞該中央區域的一輕摻雜周圍區域22(例如N-)。該重摻雜中央區域21的主要目的是要確保與源極線SL的接觸，而該輕摻雜周圍區域22主要地用於促成該FET電晶體的操作。因此，該輕摻雜周圍區域22在本發明之脈絡中被用來當作雙載子電晶體的基極。
在此變化態樣的脈絡中，射極15被配置成供安置在該源極的中央區域21下，同時與該源極的周圍區域22接觸且藉著該源極的周圍區域22來與浮動本體FB隔離開來。在此情況下，該射極完全在中央區域21與周圍區域22之間整合到該源極電極中。
在由完全空乏SeOI製成之記憶體胞元(見第2a圖)的例子中，且與由部分空乏SeOI製成之記憶體胞元(第3a圖)或在大塊基體上的記憶體胞元(第3b圖)的例子不同地，BOX能有助於使射極15與浮動本體絕緣。
值得注意的是，汲極D也能具有一重摻雜中央區域11(在此例中為N+)以及環繞該中央區域的一輕摻雜周圍區域12(在此例中為N-)。
以依照慣例本質上為人熟知的方式，該汲極D連結至一位元線BL。此位元線BL能沿著記憶體陣列的一線延伸，與沿著此線配置之記憶體胞元中每一者的汲極相接觸。
如第2b圖所示，該源極S係連接至一源極線SL。此源極線SL一般垂直於該位元線BL延伸，與沿著記憶體陣列之一行配置的記憶體胞元中每一者的源極(一般為該源極的重摻雜區域)相接觸。
在第2a與2b圖的例子中，該源極線SL因而恰布設在SeOI基體表面之下。
此外，在第2a與2b圖的例子中，其中該源極係由兩相鄰胞元所共享，單一條源極線SL能使用來將兩記憶體胞元之源極加以定址。
由上所述我們可以了解到的是，在第2a圖的例子中，注射線IL配置在源極線SL之下。由於該注射線IL沒有耗用任何表面積，其結果即產生一特別緊密的配置。
第2b圖描繪根據有由兩相鄰胞元共享的源極線SL之本發明之一記憶體陣列的拓樸結構。此配置方式更加的緊密。
基於第2b圖的拓樸結構，在發展出一獨立式記憶體時，記憶體胞元的表面積因而可減少至大約4 F2 。雖然該胞元不能完全避免干擾，然而干擾的程度保持在一低水平，而且在任何情況下都要比傳統記憶體胞元遭受的干擾程度少。
在一嵌入式記憶體的例子中，若對於該等電晶體的需求較大(需要提供間隔物以避免互激現象)，則電晶體佔用的表面積將更大。因此會達到一個有15 F2 到18 F2 等級的記憶體胞元表面積。然而，這仍然提供了完全避免干擾的好處。
另一個可能的拓樸結構是，如第8圖所示，較少的緊密度但可完全避免干擾。在此拓樸結構中，字組線WL控制共享一共同源極線SL的兩相鄰實體列。由於位於此種雙字組線WL上的諸胞元全被使用，此特殊配置消除了大部分的互相干擾來源，且可以合理的假設寫入電路比起該等干擾是更強大的。另一方面，一個位於另一個之上的兩個胞元一定要連接至兩條不同的位元線BL1、BL2，否則其資訊會在WL存取期間相混；因為胞元的表面積必須足夠寬以讓兩金屬線並排在一起，此對該胞元的表面積有著一個直接的影響。雖然後者的觀點通常對獨立式記憶體而言會有抑制性，但就另一方面而言，在嵌入式記憶體的情況下，由於胞元表面積約在4F*4F=16F2 的範圍，該觀點仍是完全合理的。
如第2a圖所示，該FET電晶體也具有置於浮動本體之上的一閘極電極，其在記憶體陣列的表面上，而且藉一電介質層來與該浮動本體絕緣。該閘極電極與通常沿著記憶體陣列之一行延伸的一字組線WL作連結。
根據未繪示的另一實施例，該閘極電極係凹進於該浮動本體內，而且藉一電介質層與該浮動本體絕緣。一RCAT(凹入式通道陣列電晶體)型電晶體於是被界定出。
第2c圖係為根據本發明第一面向之記憶體胞元的等效電路圖。在此圖中，FET電晶體─在此例是N型─標號為9，以及雙載子電晶體─在此例是PNP型─標號為10。如先前所述，連接至源極線SL之FET電晶體9的源極作為雙載子電晶體10的基極，而FET電晶體9的本體作為雙載子電晶體10的集極。
參考繪示了另一不同實施例的第3d圖，射極25係在一頂部區域中整合到源極31、32中。
在此不同實施例的脈絡中，源極S包含一輕摻雜頂部區域32以及配置於該頂部區域下的一重摻雜底部區域31，射極35係整合到該頂部區域32中。
如第3d圖所示，該源極的底部區域31尤其可配置於如在SeOI基體例子中的BOX層之基體中的一埋入式絕緣層下，同時經由延伸穿過該絕緣層的一連接通道33來與該源極的頂部區域32作連結。
該源極的重摻雜底部區域31(於所關注之此例中為N+摻雜)更特別地配置於該絕緣層下該基體的一區域36中，該基體的區域36具有一相反導電性(此例為P-)。
在此不同實施例的脈絡中，源極線SL係為埋入式的；其能如第3d圖所示顯著地直接被埋入絕緣層BOX下。雙載子電晶體的射極35係與一注射線IL作連結，該注射線IL直接在基體的表面下延伸(該注射線IL係提供來取代傳統胞元的源極線)，且因此更容易接達。也在此不同實施例中，源極和射極的垂直堆疊結構有著使注射線不耗費表面積的特殊結果。
第3e圖顯示了運用第3d圖的記憶體胞元之記憶體陣列的一可能拓樸結構。在此拓樸結構中，源極線SL沿著記憶體陣列的一行而與注射線IL平行地延伸，同時埋入在該BOX層下的該注射線之下。在此不同實施例中，注射線IL更為容易接達。
第3c圖顯示另一可能實施例，其中源極和射極的垂直堆疊結構係藉著配置射極25於源極21、22下而得。值得注意的是，此實施例相當於將射極與源極的重摻雜區域做簡單互換的第3d圖之變化實施例。
實際上，在此不同的實施例中，射極25(P+)係被埋入在該絕緣層之下具有相反導電性(在此例為N-)的該基體之一區域26中，且經由延伸穿過該絕緣層的一連接通道23來與源極的周圍區域22作連結。
源極線SL慣例上恰在基體表面之下作延伸，同時注射線IL平行於該源極線SL在BOX層下作延伸。因此，注射線IL不會耗費任何表面積。
回到本發明的敘述，該注射線較佳地係使用一摻雜半導體材料來生成。顯示在該等圖式的例子中，基體的材料為一P型摻雜(明確地說，為一P+摻雜)，其中FET電晶體係為N型(P型浮動本體)。所將了解的是，本發明不但不限於一N型FET電晶體，而且還可擴展到P型FET電晶體(N型浮動本體)的實例中。
藉著使用慣例上用於CMOS技術之方法，製造上述基體的摻雜以生成該注射線IL，後者不需要金屬化所以能夠免除金屬佈線。
第4a至4b、5a至5b、6a至6b、及7a至7b圖顯示第2a圖的等效電路圖，以便比較用於下列兩者之不同規劃、讀取與保持操作：第1圖所繪示的該型態之傳統記憶體胞元(第4a、5a、6a與7a)以及根據本發明的記憶體胞元(第4b、5b、6b與7b)。
在這些不同圖式中：第4a及4b圖繪示了用以規劃邏輯0狀態的WRITE 0操作；第5a及5b圖繪示了用以規劃邏輯1狀態的WRITE 1操作；第6a及6b圖繪示了用以讀取邏輯狀態的READ操作；第7a及7b圖繪示了用以保持邏輯狀態的HOLD操作。
下表闡明必須施加於不同線以控制該胞元以及實行這些不同操作的電壓之範例。
首先被觀察到的是，必須施加於字元線WL以實行讀取操作READ的電壓降低至例如0.5VDD之標稱電源供應電壓VDD的一部份。這使降低該胞元的總消耗程度變得可能。此外，由於此電壓落在兩臨界電壓位準之間(“0”和”1”)，讀取選擇即會導致了對於最低臨界電壓(按慣例原則上是”0”)之一電流的存在，以及在另一情況中電流的不存在。檢測放大器之設計於是可以簡化成一”簡單”比較器，該”簡單”比較器比起下者是更容易設計的：亦即假如有必須與參考值比較的兩不同幅值之電流，而該等參考值又必須為已知且可信賴的狀況。
此外，如在本文序言中已描述的，在標稱寫入電壓VDD大約2.5倍的一電壓必須施加於傳統記憶體胞元的汲極中方得以實行WRITE 1操作。
藉著使用由注射器將電荷注入浮動本體的注射，本發明得以降低實行此WRITE 1操作所需的電壓。特別是，根據本發明必須施加於記憶體胞元之汲極的電壓係少於或等於該標稱電壓VDD，例如等於前述表2顯示的0.75 VDD。
所有的規劃操作以施加於所有電源供應線1的低電壓來實行的這個事實，提供了許多優點。
首先，電力消耗減少以及周圍電路的設計簡化。特別是，產生高電壓(對於傳統記憶體胞元，特別對於WRITE 1操作為2.5 VDD)所需的電路系統不再是必須的。
此外，藉著降低電壓，對記憶體胞元的損害能避免。鄰近胞元的干擾也能避免。
如此一來，在談及的例子裡(當WL=SL=IL=0V)，於一鄰近胞元上的寫入操作中經由位元線BL所可能產生之干擾，相當於在該位元線BL上0.75 VDD(WRITE 1)或-0.25 VDD(WRITE 0)的一電壓。這些相當低的電壓不太可能產生顯著的干擾。
於一鄰近胞元上的WRITE 1寫入操作中經由字組線WL所可能產生之干擾，相當於該字組線WL上的VDD以及注射線IL上的0.75 VDD(且BL=SL=0V)之各別電壓。於是經由雙載子電晶體將電荷(在此描述的例子中是電洞)注入浮動本體的注射，即可能發生。
在一鄰近胞元上的WRITE 0操作中，WL為VDD而BL=SL=IL=0V。雙載子電晶體(在此描述的例子中是PNP型)於是OFF且所有的電洞可經由負位元線排除。
為了完全克服這些干擾現象，可作出藉著寫入至受施壓胞元以不維持被動的選擇，只要該等受施壓胞元位在主動字組線WL上(其等同於藉著施加適當電壓到所有對應位元線以對沿著WL的所有胞元實行有效WRITE操作)。假定所有受施壓胞元能直接為應用所使用，這便決定了記憶體的劃分(要求沿著字組線WL的所有胞元屬於相同字組)，仍然不會引起任何問題。實際上，假如字組更寬，資訊位元率將更大且最終消耗量將更低。
由前述可以了解的是，本發明不僅不限於根據其第一面向的記憶體胞元，而且可擴展至包含根據本發明第一面向的多個記憶體胞元之記憶體陣列，以及控制上述記憶體胞元的方法。
1．．．基部基體
2．．．埋入式氧化層(BOX)
3．．．薄膜層
4、FB．．．浮動本體
5．．．源極區域
6．．．汲極區域
7．．．閘極電介質層
8．．．閘極電極
9．．．FET電晶體
10．．．雙載子電晶體
11、21．．．重摻雜中央區域
12、22．．．輕摻雜周圍區域
13、14．．．溝槽
15．．．井、射極
16．．．層
23、33．．．連接通道
25、35．．．射極
26、36．．．區域
31．．．底部區域、源極
32．．．頂部區域、源極
S、21、22．．．源極
D．．．汲極
WL．．．字組線
BL、BL1~2．．．位元線
SL．．．源極線
IL．．．注射線
VDD．．．標稱電壓
第1圖已於先前提及係描繪一傳統浮動本體DRAM胞元；
第2a圖描繪根據本發明第一面向之一可能實施例的一記憶體胞元之橫截面圖；
第2b圖描繪利用第2a圖的記憶體胞元之記憶體陣列的一可能拓樸結構；
第2c圖描繪等效於第2a圖的記憶體胞元之一電路圖；
第3a圖描繪根據使用在絕緣底半導體基體上之部分空乏FET電晶體的記憶體胞元之發明的一可能實施例；
第3b圖描繪根據使用在大塊基體上之FET電晶體的記憶體胞元之發明的一可能實施例；
第3c圖描繪根據注射線埋於絕緣層之下的發明之記憶體胞元的另一可能實施例；
第3d圖描繪根據源極線埋於絕緣層之下的發明之記憶體胞元的另一可能實施例；
第3e圖描繪利用第3d圖的記憶體胞元之記憶體陣列的一可能拓樸結構；
第4a及4b圖分別描繪基於等效電路圖，在傳統DRAM胞元及根據本發明的DRAM胞元中用以規劃邏輯0狀態的操作；
第5a及5b圖分別描繪基於等效電路圖，在傳統DRAM胞元及根據本發明的DRAM胞元中用以規劃邏輯1狀態的操作；
第6a及6b圖分別描繪基於等效電路圖，用以讀取傳統DRAM胞元及根據本發明的DRAM胞元所儲存的邏輯狀態之操作；
第7a及7b圖分別描繪基於等效電路圖，用以保持儲存在傳統DRAM胞元及根據本發明的DRAM胞元中的邏輯狀態之操作；
第8圖描繪利用根據本發明之記憶體胞元的記憶體陣列之另一可能拓樸結構。
11．．．重摻雜中央區域
12．．．輕摻雜周圍區域
15．．．射極
21．．．源極的中央區域
22．．．源極的周圍區域
D．．．汲極
S．．．源極
WL．．．字組線
BL．．．位元線
BOX．．．絕緣層

Claims (18)

  1. 一種記憶體胞元，其包含：一橫向FET電晶體，其具有連接至一源極線(SL)的一源極(S)、連接至一位元線(BL)的一汲極、及位於該源極與該汲極間的一浮動本體；一注射器，其能控制來將一電荷注入該FET電晶體的浮動本體中，該注射器包含一雙載子電晶體，其具有連接至一注射線的一射極、一基極、以及由該FET電晶體的浮動本體所形成之一集極；該胞元之特徵在於：該雙載子電晶體的射極係配置成使得射極/源極總成形成一垂直堆疊結構，使得該FET電晶體的源極作為該雙載子電晶體的基極，且該注射線係布設於該記憶體胞元的表面下。
  2. 如申請專利範圍第1項之記憶體胞元，其中該射極係整合到該源極中。
  3. 如申請專利範圍第2項之記憶體胞元，其中該射極係配置於該源極之一底部區域中。
  4. 如申請專利範圍第3項之記憶體胞元，其中該源極包含一重摻雜中央區域及環繞該中央區域的一輕摻雜周圍區域，且其中，該射極係配置於該源極的周圍區域內，位於該源極的中央區域之下。
  5. 如申請專利範圍第2項之記憶體胞元，其中該射極係配置於該源極之一頂部區域中。
  6. 如申請專利範圍第5項之記憶體胞元，其中該源極包含 一輕摻雜頂部區域及配置於該頂部區域之下的一重摻雜底部區域，且該射極係整合到該頂部區域中。
  7. 如申請專利範圍第6項之記憶體胞元，其中該源極的底部區域係配置於一埋入式絕緣層之下，且經由延伸穿過該絕緣層的一連接通道來與該源極的頂部區域作連結。
  8. 如申請專利範圍第1項之記憶體胞元，其中該射極係配置於該源極之下。
  9. 如申請專利範圍第8項之記憶體胞元，其中該射極係配置於一埋入式絕緣層之下，且經由延伸穿過該絕緣層的一連接通道來與該源極作連結。
  10. 如申請專利範圍第1項之記憶體胞元，其中該FET電晶體亦包含一閘極電極，其凹入該浮動本體且藉一電介質層與該浮動本體絕緣。
  11. 如申請專利範圍第1項之記憶體胞元，其中該射極包含導電性與該源極的半導體材料相反之一摻雜的半導體材料。
  12. 如申請專利範圍第1項之記憶體胞元，其係製造於一絕緣底半導體基體上。
  13. 如申請專利範圍第1項之記憶體胞元，其中該FET電晶體係形成於在一大塊基體之頂部中生成之一井中。
  14. 一種記憶體胞元，其包含：一FET電晶體，其具有一源極、一汲極、及位於該源極與該汲極間的一浮動本體；一注射器，其能控制來將一電荷注入該FET電晶體 的浮動本體中，該注射器由一雙載子電晶體所構成，該雙載子電晶體具有一射極、一基極、以及由該FET電晶體的浮動本體所形成之一集極；該胞元之特徵在於：該射極係連接至一注射線，該注射線布設於該記憶體胞元的表面下。
  15. 一種記憶體陣列，其包含如申請專利範圍第1項之記憶體胞元。
  16. 如申請專利範圍第15項之記憶體陣列，其包含一源極線與一注射線，該源極線(SL)係耦合至沿著該陣列的一行之每個記憶體胞元的源極；該注射線(IL)係平行於該源極線，且該注射線係耦合至沿著該行之每個記憶體胞元的射極。
  17. 一種控制記憶體胞元的方法，該記憶體胞元係為如申請專利範圍第1項之記憶體胞元，其特徵在於：一邏輯1狀態藉下列動作來規劃：施加一標稱寫入電壓至該FET電晶體的該閘極；施加少於或等於該標稱寫入電壓之一電壓至該FET電晶體的該汲極；及施加一正電壓至該注射器。
  18. 如申請專利範圍第17項之方法，其中，在一胞元讀取操作中，該標稱寫入電壓的一小部份施加至該FET電晶體的閘極。
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