JP2013251034A - 半導体記憶装置 - Google Patents

Abstract

【課題】複数のフックアップトランジスタの特性ばらつきを低減する。
【解決手段】半導体記憶装置は、複数のメモリセルと、第１及び第２のダミーセルとを有するメモリセルアレイ１０と、メモリセルに接続されたワード線と、第１のダミーセルに接続された第１のダミーワード線と、第２のダミーセルに接続された第２のダミーワード線と、ロウデコーダ１２とを含む。ロウデコーダ１２は、複数のワード線にそれぞれ接続された複数のフックアップトランジスタと、第１のダミーワード線に接続された第１のダミーフックアップトランジスタと、第２のダミーワード線に接続された第２のダミーフックアップトランジスタとを含む。第１及び第２のダミーフックアップトランジスタは、フックアップトランジスタ群の少なくとも一方の端部に配置される。
【選択図】 図４

Description

本発明の実施形態は、半導体記憶装置に関する。

電気的に書き換えが可能な不揮発性半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリにおいて、メモリセルの制御ゲートにはワード線が接続され、該ワード線にはロウデコーダが接続される。

ロウデコーダは、例えば、複数のワード線を駆動するための複数のフックアップトランジスタを備えている。複数のフックアップトランジスタのレイアウトにおいて、フックアップトランジスタ群が配置される領域の端部に形成されたフックアップトランジスタは、該領域の端部に形成されたフックアップトランジスタと該領域の内部に配置されたフックアップトランジスタとでは、特性が均一ではなくて、特性ばらつきが大きくなる可能性がある。フックアップトランジスタの特性ばらつきが大きくなると、データの書き込み動作、読み出し動作及び消去動作を正確に行うことが困難になる。

特開２００６−５９９７８号公報

実施形態は、複数のメモリセルに接続される複数のフックアップトランジスタの特性ばらつきを低減することが可能な半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、複数のメモリストリングを有し、前記複数のメモリストリングの各々は、１個又は複数個の第１のダミーセル、複数のメモリセル、及び１個又は複数個の第２のダミーセルが直列接続されて構成され、前記第１のダミーセルは、メモリストリングのドレイン端に配置され、前記第２のダミーセルは、前記メモリストリングのソース端に配置される、メモリセルアレイと、前記複数のメモリセルに接続された複数のワード線と、前記第１のダミーセルに接続された第１のダミーワード線と、前記第２のダミーセルに接続された第２のダミーワード線と、前記複数のワード線、前記第１のダミーワード線及び前記第２のダミーワード線を駆動するロウデコーダとを具備する。前記ロウデコーダは、前記複数のワード線にそれぞれ接続された複数の第１のフックアップトランジスタと、前記第１のダミーワード線に接続された第１のダミーフックアップトランジスタと、前記第２のダミーワード線に接続された第２のダミーフックアップトランジスタとを具備し、前記複数の第１のフックアップトランジスタ、前記第１のダミーフックアップトランジスタ及び前記第２のダミーフックアップトランジスタからなるフックアップトランジスタ群は、一行又は複数行に並んで配置され、前記第１及び第２のダミーフックアップトランジスタは、前記フックアップトランジスタ群の少なくとも一方の端部に配置される。

第１の実施形態に係る半導体記憶装置のブロック図。 メモリセルアレイの回路図。 フックアップ回路の回路図。 フックアップ回路のレイアウト図。 第２の実施形態に係るフックアップ回路のレイアウト図。 第３の実施形態に係るフックアップ回路のレイアウト図。 第４の実施形態に係るフックアップ回路の回路図。 第４の実施形態に係るフックアップ回路のレイアウト図。 第５の実施形態に係るフックアップ回路のレイアウト図。 第６の実施形態に係るフックアップ回路のレイアウト図。 第７の実施形態に係るフックアップ回路の回路図。 第７の実施形態に係るフックアップ回路のレイアウト図。 第８の実施形態に係るフックアップ回路のレイアウト図。 変形例に係るフックアップ回路のレイアウト図。 第９の実施形態に係るフックアップ回路のレイアウト図。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１の実施形態］
本実施形態では、半導体記憶装置として、不揮発性メモリであり、かつ電気的に書き換えが可能なＮＡＮＤ型フラッシュメモリを例に挙げて説明する。図１は、第１の実施形態に係る半導体記憶装置のブロック図である。

半導体記憶装置は、メモリセルアレイ１０、センスアンプ部１１、及びロウデコーダ部１２−１、１２−２を備えている。

メモリセルアレイ１０は、データを電気的に書き換え可能なメモリセルトランジスタ（メモリセル）がマトリクス状に配置されて構成されている。メモリセルアレイ１０には、メモリセルトランジスタの電圧を制御するために、複数のビット線、複数のワード線、及びソース線が配設されている。ビット線及びワード線の交差領域には、メモリセルトランジスタが配置されている。

センスアンプ部１１には複数のセンスアンプが配置されている。センスアンプは、複数のビット線、または、１つのビット線にそれぞれ接続され、データの読み出し、書き込み、及び消去時に、ビット線の電圧を制御する。また、センスアンプは、データの読み出し時にビット線のデータを検知し、データの書き込み時に書き込みデータに応じた電圧をビット線に印加する。

ロウデコーダ部１２−１、１２−２は、メモリセルアレイ１０の両側に配置されている。メモリセルアレイ１０は、後述するように複数のブロックを備えており、例えば、メモリセルアレイ１０内の全ブロックのうち奇数番目のブロックがロウデコーダ部１２−１に接続され、偶数番目のブロックがロウデコーダ部１２−２に接続される。ロウデコーダ部１２−１、１２−２は、複数のワード線に接続されている。

ロウデコーダ部１２−１、１２−２はそれぞれ、フックアップ回路１３−１、１３−２を有している。フックアップ回路１３−１、１３−２の各々は、複数のワード線に対応して設けられた複数のフックアップトランジスタを備えている。フックアップトランジスタは、データの読み出し、書き込み、及び消去に応じて、ワード線に電圧を転送する機能を有する。また、ロウデコーダ部１２−１、１２−２はそれぞれ、フックアップ回路１３−１、１３−２以外の回路及びガードリング１４−１、１４−２を備えている。ロウデコーダ部１２−１、１２−２内の他の回路（周辺回路と称する）には、ロウアドレスをデコードするアドレスデコーダやドライバなどが含まれる。周辺回路及びガードリング１４−１は、フックアップ回路１３−１の両側に配置されている。周辺回路及びガードリング１４−２は、フックアップ回路１３−２の両側に配置されている。なお、以下の説明において、ロウデコーダ部１２−１、１２−２を特に区別する必要がない場合は、総称してロウデコーダ部１２と表記し、同様に、フックアップ回路１３−１、１３−２を特に区別する必要がない場合は、総称してフックアップ回路１３と表記する。

図２は、メモリセルアレイ１０の回路図である。ロウ方向を「行」と称する場合があり、カラム方向を「列」と称する場合がある。メモリセルアレイ１０は、（ｊ＋１）個のブロックＢＬＫ０〜ＢＬＫｊを備えている。ｊは、０以上の整数である。各ブロックＢＬＫは、データの消去単位である。ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。各ＮＡＮＤストリングＮＳは、（ｎ＋１）個のメモリセルトランジスタＭＴ０〜ＭＴｎと、２個のダミーセルトランジスタ（ダミーセル）ＤＴＤ、ＤＴＳ、及び２個の選択ゲートトランジスタＳＴ１、ＳＴ２を備えている。ｎは、０以上の整数である。選択ゲートトランジスタＳＴ１、ＳＴ２としては、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。

メモリセルトランジスタＭＴは、半導体基板（ウェル）上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば、浮遊ゲート電極）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、電荷蓄積層は複数層配置されていても良い。メモリセルトランジスタＭＴは、電荷蓄積層に注入された電子の数による閾値電圧の変化に応じて、１ビット、又は複数ビットのデータを記憶することが可能である。ＮＡＮＤストリングＮＳ内で隣接するメモリセルトランジスタＭＴ同士の電流経路は直列接続されている。

ダミーセルトランジスタＤＴＤは、ＮＡＮＤストリングＮＳ内の最もドレイン側のメモリセルトランジスタＭＴ０と選択ゲートトランジスタＳＴ１との間にその電流経路が直列接続されている。ダミーセルトランジスタＤＴＳは、ＮＡＮＤストリングＮＳ内の最もソース側のメモリセルトランジスタＭＴｎと選択ゲートトランジスタＳＴ２との間にその電流経路が直列接続されている。ダミーセルトランジスタＤＴＤ、ＤＴＳは、メモリセルトランジスタＭＴと同じ構造を有するが、データを記憶するために使用されない。

ダミーセルトランジスタＤＴＤは、ＮＡＮＤストリングＮＳ内の最もドレイン側のメモリセルトランジスタＭＴ０の特性が劣化するのを防ぐために設けられている。ダミーセルトランジスタＤＴＤがない場合、メモリセルトランジスタＭＴ０は、選択ゲートトランジスタＳＴ１に接続されることになるが、このような条件では、メモリセルトランジスタＭＴ０の環境がメモリセルトランジスタＭＴ１〜ＭＴ（ｎ−１）の環境と異なるため、メモリセルトランジスタＭＴ０の特性がメモリセルトランジスタＭＴ１〜ＭＴ（ｎ−１）に比べて劣化してしまう。このような不具合を回避するために、ダミーセルトランジスタＤＴＤをＮＡＮＤストリングＮＳ内に配置する。同様に、ダミーセルトランジスタＤＴＳは、ＮＡＮＤストリングＮＳ内の最もソース側のメモリセルトランジスタＭＴｎの特性が劣化するのを防ぐために設けられている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、ロウ方向に延在する１本のワード線ＷＬに共通接続されている。同一行にあるダミーセルトランジスタＤＴＤ（又はＤＴＳ）の制御ゲート電極は、ロウ方向に延在するダミーワード線ＤＷＬＤ（又はＤＷＬＳ）に共通接続されている。同一行にある選択ゲートトランジスタＳＴ１（又はＳＴ２）のゲート電極は、ロウ方向に延在する選択ゲート線ＳＧＤ（又はＳＧＳ）に共通接続されている。選択ゲートトランジスタＳＴ１のドレインは、カラム方向に延在するビット線ＢＬに接続されている。選択ゲートトランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに接続されている。

同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴはページを構成する。データの書き込み及び読み出しは、１つのページ内のメモリセルトランジスタＭＴに対して一括して行なわれる。また、メモリセルアレイ１０は、複数のページのデータが一括して消去されるように構成されており、この消去の単位がブロックＢＬＫである。

ビット線ＢＬは、複数のブロックＢＬＫ間で、選択ゲートトランジスタＳＴ１のドレインを共通接続している。つまり、複数のブロックＢＬＫ内の同一列にあるＮＡＮＤストリングＮＳは、同一のビット線ＢＬに接続される。

図３は、フックアップ回路１３の回路図である。図３には、１個のブロックＢＬＫに接続されるフックアップ回路を抽出して示している。

フックアップ回路１３は、ブロックＢＬＫごとに、ワード線ＷＬ０〜ＷＬｎ、ダミーワード線ＤＷＬＤ、ＤＷＬＳ、及び選択ゲート線ＳＧＤ、ＳＧＳに対応する数のフックアップトランジスタを備えている。具体的には、メモリセルトランジスタ用のフックアップトランジスタＨＴ０〜ＨＴｎはそれぞれ、ワード線ＷＬ０〜ＷＬｎと、信号線ＣＧ０〜ＣＧｎとの間にそれらの電流経路が直列接続されている。ダミーセルトランジスタ用のフックアップトランジスタ（ダミーフックアップトランジスタ）ＨＴＤＤ、ＨＴＤＳはそれぞれ、ダミーワード線ＤＷＬＤ、ＤＷＬＳと、信号線ＣＧＤＤ、ＣＧＤＳとの間にそれらの電流経路が直列接続されている。選択ゲートトランジスタ用のフックアップトランジスタＨＴＳＤ、ＨＴＳＳはそれぞれ、選択ゲート線ＳＧＤ、ＳＧＳと、信号線ＣＧＳＤ、ＣＧＳＳとの間にそれらの電流経路が直列接続されている。信号線ＣＧ０〜ＣＧｎ、ＣＧＤＤ、ＣＧＤＳ、ＣＧＳＤ、ＣＧＳＳは、図示せぬドライバに接続されている。

フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＤＤ、ＨＴＤＳ、ＨＴＳＤ、ＨＴＳＳの各々は、例えばＮチャネルＭＯＳＦＥＴから構成され、また、高耐圧トランジスタから構成される。高耐圧トランジスタは、例えば選択ゲートトランジスタなどと比べてゲート絶縁膜が厚く形成される。フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＤＤ、ＨＴＤＳのゲートは、これらフックアップトランジスタのオン／オフを制御する信号線ＴＧに接続される。また、フックアップトランジスタＨＴＳＤのゲートは、オン／オフを制御する信号線ＴＧＤに接続され、フックアップトランジスタＨＴＳＳのゲートは、オン／オフを制御する信号線ＴＧＳに接続される。フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＤＤ、ＨＴＤＳ、ＨＴＳＤ、ＨＴＳＳはそれぞれ、データの読み出し、書き込み、及び消去に応じて、所定の電圧を所定のタイミングで、ワード線ＷＬ０〜ＷＬｎ、ダミーワード線ＤＷＬＤ、ＤＷＬＳ、及び選択ゲート線ＳＧＤ、ＳＧＳに供給する。

（フックアップ回路１３のレイアウト）
次に、フックアップ回路１３のレイアウトについて説明する。図４は、フックアップ回路１３のレイアウト図である。図４は、例えば、図１の破線で囲んだ領域１５のレイアウトに対応する。

図４に示したユニットＵＴは、１個のブロックＢＬＫに対応するフックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＤＤ、ＨＴＤＳ、ＨＴＳＤ、ＨＴＳＳから構成される。図４では、フックアップトランジスタを構成するゲート電極ＧＣ及びアクティブ領域ＡＡのレイアウトを示している。図４の太線で示したレイアウトがダミーフックアップトランジスタＨＴＤＤ、ＨＴＤＳを示しており、図４の細線で示したレイアウトがフックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳを示している。

第１の実施形態では、１個のユニットＵＴに含まれるフックアップトランジスタ群は、ロウ方向に一行に並んで配置される。そして、ダミーセルトランジスタ用のフックアップトランジスタＨＴＤＤ、ＨＴＤＳはそれぞれ、一行のフックアップトランジスタの両端に配置される。以下の説明では、ユニットＵＴのうち、メモリセルアレイ１０に近い側を左端と表記し、メモリセルアレイ１０から遠い側を右端と表記する。

ダミーフックアップトランジスタＨＴＤＤは、ユニットＵＴの左端に配置され、ダミーフックアップトランジスタＨＴＤＳは、ユニットＵＴの右端に配置される。或いは、ダミーフックアップトランジスタＨＴＤＤは、ユニットＵＴの右端に配置され、ダミーフックアップトランジスタＨＴＤＳは、ユニットＵＴの左端に配置されるようにしてもよい。なお、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの位置は、ダミーフックアップトランジスタＨＴＤＤ及びＨＴＤＳ間において任意に設定可能である。

フックアップ回路１３の両側には、周辺回路及びガードリング１４が配置されている。周辺回路１４に含まれるＭＯＳＦＥＴは、フックアップトランジスタに比べてレイアウト及びサイズが異なる。よって、フックアップ回路１３のロウ方向両端は、フックアップ回路１３の中央と環境（例えば周囲の拡散層の環境）が異なるので、フックアップ回路１３のロウ方向両端に配置されるフックアップトランジスタは、フックアップ回路１３の中央に配置されたフックアップトランジスタと特性が異なる。また、フックアップ回路１３のロウ方向両端に配置されるフックアップトランジスタは、レイアウトの周期性が崩れる部分に配置されるので、フックアップトランジスタの形状が崩れる可能性がある。そのため、フックアップトランジスタの特性が劣化する可能性がある。

また、ガードリング１４の近くに配置されたフックアップトランジスタは、ガードリング１４の不純物の影響を受けて特性が変化する可能性がある。例えば、フックアップトランジスタがｐ型の半導体基板上に配置され、ガードリング１４がｎ型のウェルで有る場合を考える。ガードリング１４のｎ型ウェルがフックアップ回路１３に拡散される可能性があり、ロウ方向両端に配置されるフックアップトランジスタは、フックアップ回路１３の中央に配置されたフックアップトランジスタと特性が異なる場合がある。

しかしながら、本実施形態のレイアウトを採用することで、メモリセルトランジスタ用のフックアップトランジスタＨＴ０〜ＨＴｎは、ユニットＵＴの内部に配置される。すなわち、フックアップトランジスタＨＴ０〜ＨＴｎは、同じ環境に置かれ、さらに規則的に繰り返されるレイアウトを有する。これにより、フックアップトランジスタＨＴ０〜ＨＴｎの特性ばらつきや特性が劣化するのを低減することができる。

同様に、選択ゲートトランジスタ用のフックアップトランジスタＨＴＳＤ、ＨＴＳＳについてもフックアップトランジスタＨＴ０〜ＨＴｎと同じ条件で構成されるため、フックアップトランジスタＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

なお、ダミーフックアップトランジスタＨＴＤＤ、ＨＴＤＳの特性が劣化した場合でも、ダミーセルトランジスタＤＴＤ、ＤＴＳはデータを記憶するために使用されないので、半導体記憶装置の動作上、特に問題にならない。

（効果）
以上詳述したように第１の実施形態では、１個のブロックＢＬＫに接続されるフックアップトランジスタ群を一列に並んで配置する。フックアップトランジスタ群は、メモリセルトランジスタＭＴ０〜ＭＴｎ用のフックアップトランジスタＨＴ０〜ＨＴｎ、選択トランジスタＳＴ１、ＳＴ２用のフックアップトランジスタＨＴＳＤ、ＨＴＳＳ、及びダミーセルトランジスタＤＴＤ、ＤＴＳ用のダミーフックアップトランジスタＨＴＤＤ、ＨＴＤＳから構成される。そして、ダミーフックアップトランジスタＨＴＤＤ、ＨＴＤＳを、フックアップトランジスタ群の両端に配置するようにしている。

従って第１の実施形態によれば、メモリセルトランジスタＭＴ０〜ＭＴｎ用のフックアップトランジスタＨＴ０〜ＨＴｎは、フックアップトランジスタ群が配置される領域の内部に配置される。これにより、フックアップトランジスタＨＴ０〜ＨＴｎは、周りの環境が同一になるため、特性ばらつきを低減することができる。同様に、フックアップトランジスタＨＴＳＤ、ＨＴＳＳについても、特性ばらつきを低減することができる。この結果、半導体記憶装置において、データの書き込み動作、読み出し動作及び消去動作を正確に行うことができる。

［第２の実施形態］
第２の実施形態は、第１の実施形態の変形例であり、１個のブロックＢＬＫに接続されるフックアップトランジスタ群を２行に配置するレイアウトである。

図５は、第２の実施形態に係るフックアップ回路１３のレイアウト図である。フックアップ回路１３の回路図は、第１の実施形態で示した図３と同じである。図５に示したユニットＵＴは、１個のブロックＢＬＫに対応するフックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＤＤ、ＨＴＤＳ、ＨＴＳＤ、ＨＴＳＳを含んでいる。

第２の実施形態では、１個のユニットＵＴに含まれるフックアップトランジスタ群は、ロウ方向に２行に並んで配置される。そして、ダミーフックアップトランジスタＨＴＤＤ、ＨＴＤＳはそれぞれ、ユニットＵＴの左端、すなわちメモリセルアレイ１０に近い側の端部に配置される。

このように、第２の実施形態のレイアウトでは、ユニットＵＴの左端にダミーフックアップトランジスタＨＴＤＤ、ＨＴＤＳを配置しているため、メモリセルトランジスタ用のフックアップトランジスタＨＴ０〜ＨＴｎ、及び選択ゲートトランジスタ用のフックアップトランジスタＨＴＳＤ、ＨＴＳＳがメモリセルアレイ１０に近い領域に配置されるのを防ぐことができる。

メモリセルアレイ１０では、素子及び配線が非常に微細化されるため、メモリセルアレイ１０とフックアップ回路１３とでは、その環境に大きな差がある。一方、フックアップ回路１３の右側の周辺回路は、メモリセルアレイ１０ほど微細化されていないので、フックアップ回路１３とその右側の周辺回路とでは、極端に環境が変化する訳ではない。よって、より環境の変化が大きい側であるメモリセルアレイ１０に近い側に、ダミーフックアップトランジスタＨＴＤＤ、ＨＴＤＳを配置する。その結果、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳは、ほぼ同じ環境に置かれ、さらに規則的に繰り返されるレイアウトを有する。これにより、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

［第３の実施形態］
第３の実施形態は、第１の実施形態の変形例であり、１個のブロックＢＬＫに接続されるフックアップトランジスタ群を２行に配置するレイアウトである。

図６は、第３の実施形態に係るフックアップ回路１３のレイアウト図である。フックアップ回路１３の回路図は、第１の実施形態で示した図３と同じである。図６に示したユニットＵＴは、１個のブロックＢＬＫに対応するフックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＤＤ、ＨＴＤＳ、ＨＴＳＤ、ＨＴＳＳを含んでいる。

第３の実施形態では、１個のユニットＵＴに含まれるフックアップトランジスタ群は、ロウ方向に２行に並んで配置される。そして、ダミーフックアップトランジスタＨＴＤＤ、ＨＴＤＳはそれぞれ、ユニットＵＴの左端に配置される。

ここで、ダミーフックアップトランジスタＨＴＤＤ、ＨＴＤＳをユニットＵＴの左端に配置したため、ユニットＵＴの右端には、メモリセルトランジスタ用若しくは選択ゲートトランジスタ用のフックアップトランジスタが配置されてしまう。そこで、第３の実施形態では、ダミーフックアップトランジスタＤＨ１、ＤＨ２を新たに用意し、これらダミーフックアップトランジスタＤＨ１、ＤＨ２をユニットＵＴの右端に配置する。すなわち、第３の実施形態では、１つのブロックに対してダミーフックアップトランジスタが４個（ＨＴＤＤ、ＨＴＤＳ、ＤＨ１、ＤＨ２）用意されている。図６において、ダミーフックアップトランジスタＤＨ１、ＤＨ２の各々は、他のフックアップトランジスタ（例えばメモリセルトランジスタ用のフックアップトランジスタ）と同じ構成を有しているが、メモリセルアレイ１０には接続されておらず、ワード線に電圧を転送する動作はしていない。

このように、第３の実施形態のレイアウトでは、ユニットＵＴの両端にそれぞれ２個のダミーフックアップトランジスタが配置される。これにより、メモリセルトランジスタ用のフックアップトランジスタＨＴ０〜ＨＴｎ、及び選択ゲートトランジスタ用のフックアップトランジスタＨＴＳＤ、ＨＴＳＳは、ユニットＵＴの内部に配置される。すなわち、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳは、同じ環境に置かれ、さらに規則的に繰り返されるレイアウトを有する。これにより、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

［第４の実施形態］
第４の実施形態は、１つのＮＡＮＤストリングＮＳにダミーセルトランジスタが４個配置される場合のフックアップ回路の構成例である。

図７は、第４の実施形態に係るフックアップ回路１３の回路図である。図７には、１個のブロックＢＬＫに接続されるフックアップ回路を抽出して示している。

１個のブロックＢＬＫに含まれるＮＡＮＤストリングＮＳは、４個のダミーセルトランジスタＤＴＤ１、ＤＴＤ２、ＤＴＳ１、ＤＴＳ２を備えている。２個のダミーセルトランジスタＤＴＤ１、ＤＴＤ２は、ＮＡＮＤストリングＮＳ内の最もドレイン側のメモリセルトランジスタＭＴ０と選択ゲートトランジスタＳＴ１との間にその電流経路が直列接続されている。ダミーセルトランジスタＤＴＳ１、ＤＴＳ２は、ＮＡＮＤストリングＮＳ内の最もソース側のメモリセルトランジスタＭＴｎと選択ゲートトランジスタＳＴ２との間にその電流経路が直列接続されている。このように、ダミーセルトランジスタを第１の実施形態よりも多く用いることで、メモリセルトランジスタＭＴ０〜ＭＴｎの特性ばらつきをより低減することができる。

ブロックＢＬＫ内の同一行にあるダミーセルトランジスタＤＴＤ１（又はＤＴＤ２）の制御ゲート電極は、ロウ方向に延在するダミーワード線ＤＷＬＤ１（又はＤＷＬＤ２）に共通接続されている。ブロックＢＬＫ内の同一行にあるダミーセルトランジスタＤＴＳ１（又はＤＴＳ２）の制御ゲート電極は、ロウ方向に延在するダミーワード線ＤＷＬＳ１（又はＤＷＬＳ２）に共通接続されている。

フックアップ回路１３は、ブロックＢＬＫごとに、ダミーワード線ＤＷＬＤ１、ＤＷＬＤ２、ＤＷＬＳ１、ＤＷＬＳ２に対応する数のフックアップトランジスタを備えている。具体的には、ダミーセルトランジスタＤＴＤ１、ＤＴＤ２用のダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２はそれぞれ、ダミーワード線ＤＷＬＤ１、ＤＷＬＤ２と、信号線ＣＧＤＤ１、ＣＧＤＤ２との間にそれらの電流経路が直列接続されている。ダミーセルトランジスタＤＴＳ１、ＤＴＳ２用のダミーフックアップトランジスタＨＴＤＳ１、ＨＴＤＳ２はそれぞれ、ダミーワード線ＤＷＬＳ１、ＤＷＬＳ２と、信号線ＣＧＤＳ１、ＣＧＤＳ２との間にそれらの電流経路が直列接続されている。

次に、フックアップ回路１３のレイアウトについて説明する。図８は、フックアップ回路１３のレイアウト図である。図８に示したユニットＵＴは、１個のブロックＢＬＫに対応するフックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＤＤ１、ＨＴＤＤ２、ＨＴＤＳ１、ＨＴＤＳ２、ＨＴＳＤ、ＨＴＳＳから構成される。

第４の実施形態では、１個のユニットＵＴに含まれるフックアップトランジスタ群は、ロウ方向に一行に並んで配置される。そして、ダミーセルトランジスタ用のフックアップトランジスタは、ユニットＵＴの両端に２個ずつ配置される。すなわち、ダミーセルトランジスタＤＴＤ１、ＤＴＤ２用のダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２は、ユニットＵＴの左端に配置され、ダミーセルトランジスタＤＴＳ１、ＤＴＳ２用のダミーフックアップトランジスタＨＴＤＳ１、ＨＴＤＳ２は、ユニットＵＴの右端に配置される。或いは、ダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２は、ユニットＵＴの右端に配置され、ダミーフックアップトランジスタＨＴＤＳ１、ＨＴＤＳ２は、ユニットＵＴの左端に配置されるようにしてもよい。或いは、ダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２の一方、及びダミーフックアップトランジスタＨＴＤＳ１、ＨＴＤＳ２の一方は、ユニットＵＴの左端に配置され、ダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２の他方、及びダミーフックアップトランジスタＨＴＤＳ１、ＨＴＤＳ２の他方は、ユニットＵＴの右端に配置されるようにしてもよい。

このように、第４の実施形態のレイアウトでは、ユニットＵＴの両端にそれぞれ２個のダミーフックアップトランジスタが配置される。これにより、メモリセルトランジスタ用のフックアップトランジスタＨＴ０〜ＨＴｎ、及び選択ゲートトランジスタ用のフックアップトランジスタＨＴＳＤ、ＨＴＳＳは、ユニットＵＴの内部に配置される。すなわち、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳは、同じ環境に置かれ、さらに規則的に繰り返されるレイアウトを有する。これにより、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

［第５の実施形態］
第５の実施形態は、第４の実施形態の変形例であり、ダミーフックアップトランジスタをユニットＵＴの両端に不均等に配置するレイアウトである。

図９は、第５の実施形態に係るフックアップ回路１３のレイアウト図である。第４の実施形態と同様に、フックアップ回路１３は、ブロックＢＬＫごとに、４個のダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２、ＨＴＤＳ１、ＨＴＤＳ２を備えている。

１個のユニットＵＴに含まれるフックアップトランジスタ群は、ロウ方向に一行に並んで配置される。そして、４個のダミーフックアップトランジスタのうち３個は、ユニットＵＴの左端に配置され、残りの１個は、ユニットＵＴの右端に配置される。図９では、例えば、ダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２、ＨＴＤＳ２がユニットＵＴの左端に配置され、ダミーフックアップトランジスタＨＴＤＳ１がユニットＵＴの右端に配置される。或いは、４個のダミーフックアップトランジスタのうち３個は、ユニットＵＴの右端に配置され、残りの１個は、ユニットＵＴの左端に配置されるようにしてもよい。

メモリセルアレイ１０では、素子及び配線が非常に微細化されるため、メモリセルアレイ１０とフックアップ回路１３とでは、その環境に大きな差がある。一方、フックアップ回路１３の右側の周辺回路は、メモリセルアレイ１０ほど微細化されていないので、フックアップ回路１３とその右側の周辺回路とでは、極端に環境が変化する訳ではない。よって、より環境の変化が大きい側であるメモリセルアレイ１０に近い側に、ダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２、ＨＴＤＳ２を配置する。すなわち、メモリセルアレイ１０に近い側に配置されるフックアップトランジスタの数は、メモリセルアレイ１０に近い側に配置されるフックアップトランジスタの数よりも多い。その結果、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

第５の実施形態のレイアウトを適用した場合でも、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

［第６の実施形態］
第６の実施形態は、第４の実施形態の変形例であり、１個のブロックＢＬＫに接続されるフックアップトランジスタ群を２行に配置するレイアウトである。

図１０は、第６の実施形態に係るフックアップ回路１３のレイアウト図である。第４の実施形態と同様に、フックアップ回路１３は、ブロックＢＬＫごとに、４個のダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２、ＨＴＤＳ１、ＨＴＤＳ２を備えている。

１個のユニットＵＴに含まれるフックアップトランジスタ群は、ロウ方向に２行に並んで配置される。そして、４個のダミーフックアップトランジスタは、ユニットＵＴの両端に２個ずつ配置される。図１０では、例えば、ダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２がユニットＵＴの左端に配置され、ダミーフックアップトランジスタＨＴＤＳ１、ＨＴＤＳ２がユニットＵＴの右端に配置される。或いは、ダミーフックアップトランジスタＨＴＤＤ１、ＨＴＤＤ２がユニットＵＴの右端に配置され、ダミーフックアップトランジスタＨＴＤＳ１、ＨＴＤＳ２がユニットＵＴの左端に配置されるようにしてもよい。

第６の実施形態のレイアウトを適用した場合でも、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

［第７の実施形態］
第７の実施形態は、１つのＮＡＮＤストリングＮＳにダミーセルトランジスタが６個配置される場合のフックアップ回路の構成例である。

図１１は、第７の実施形態に係るフックアップ回路１３の回路図である。図１１には、１個のブロックＢＬＫに接続されるフックアップ回路を抽出して示している。

１個のブロックＢＬＫに含まれるＮＡＮＤストリングＮＳは、６個のダミーセルトランジスタＤＴＤ１〜ＤＴＤ３、ＤＴＳ１〜ＤＴＳ３を備えている。３個のダミーセルトランジスタＤＴＤ１〜ＤＴＤ３は、ＮＡＮＤストリングＮＳ内の最もドレイン側のメモリセルトランジスタＭＴ０と選択ゲートトランジスタＳＴ１との間にその電流経路が直列接続されている。ダミーセルトランジスタＤＴＳ１〜ＤＴＳ３は、ＮＡＮＤストリングＮＳ内の最もソース側のメモリセルトランジスタＭＴｎと選択ゲートトランジスタＳＴ２との間にその電流経路が直列接続されている。このように、ダミーセルトランジスタを第４の実施形態よりも多く用いることで、メモリセルトランジスタＭＴ０〜ＭＴｎの特性ばらつきをより低減することができる。

ブロックＢＬＫ内の同一行にあるダミーセルトランジスタＤＴＤ１〜ＤＴＤ３の制御ゲート電極はそれぞれ、ロウ方向に延在するダミーワード線ＤＷＬＤ１〜ＤＷＬＤ３に共通接続されている。ブロックＢＬＫ内の同一行にあるダミーセルトランジスタＤＴＳ１〜ＤＴＳ３の制御ゲート電極はそれぞれ、ロウ方向に延在するダミーワード線ＤＷＬＳ１〜ＤＷＬＳ３に共通接続されている。

フックアップ回路１３は、ブロックＢＬＫごとに、ダミーワード線ＤＷＬＤ１〜ＤＷＬＤ３、ＤＷＬＳ１〜ＤＷＬＳ３に対応する数のフックアップトランジスタを備えている。具体的には、ダミーセルトランジスタＤＴＤ１〜ＤＴＤ３用のダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３はそれぞれ、ダミーワード線ＤＷＬＤ１〜ＤＷＬＤ３と、信号線ＣＧＤＤ１〜ＣＧＤＤ３との間にそれらの電流経路が直列接続されている。ダミーセルトランジスタＤＴＳ１〜ＤＴＳ３用のダミーフックアップトランジスタＨＴＤＳ１〜ＨＴＤＳ３はそれぞれ、ダミーワード線ＤＷＬＳ１〜ＤＷＬＳ３と、信号線ＣＧＤＳ１〜ＣＧＤＳ３との間にそれらの電流経路が直列接続されている。

次に、フックアップ回路１３のレイアウトについて説明する。図１２は、フックアップ回路１３のレイアウト図である。図１２に示したユニットＵＴは、１個のブロックＢＬＫに対応するフックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＤＤ１〜ＨＴＤＤ３、ＨＴＤＳ１〜ＨＴＤＳ３、ＨＴＳＤ、ＨＴＳＳから構成される。

第７の実施形態では、１個のユニットＵＴに含まれるフックアップトランジスタ群は、ロウ方向に一行に並んで配置される。そして、ダミーセルトランジスタ用のフックアップトランジスタは、ユニットＵＴの両端に３個ずつ配置される。すなわち、ダミーセルトランジスタＤＴＤ１〜ＤＴＤ３用のダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３は、ユニットＵＴの左端に配置され、ダミーセルトランジスタＤＴＳ１〜ＤＴＳ３用のダミーフックアップトランジスタＨＴＤＳ１〜ＨＴＤＳ３は、ユニットＵＴの右端に配置される。或いは、ダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３は、ユニットＵＴの右端に配置され、ダミーフックアップトランジスタＨＴＤＳ１〜ＨＴＤＳ３は、ユニットＵＴの左端に配置されるようにしてもよい。或いは、ダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３、ＨＴＤＳ１〜ＨＴＤＳ３のうち任意の３個は、ユニットＵＴの左端に配置され、残りの３個は、ユニットＵＴの右端に配置されるようにしてもよい。

このように、第７の実施形態のレイアウトでは、ユニットＵＴの両端にそれぞれ３個のダミーフックアップトランジスタが配置される。これにより、メモリセルトランジスタ用のフックアップトランジスタＨＴ０〜ＨＴｎ、及び選択ゲートトランジスタ用のフックアップトランジスタＨＴＳＤ、ＨＴＳＳは、ユニットＵＴの内部に配置される。すなわち、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳは、同じ環境に置かれ、さらに規則的に繰り返されるレイアウトを有する。これにより、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

なお、６個のダミーフックアップトランジスタのうち４個をユニットＵＴの左端に配置し、残りの２個をユニットＵＴの右端に配置するようにしてもよい。或いは、６個のダミーフックアップトランジスタのうち２個をユニットＵＴの左端に配置し、残りの４個をユニットＵＴの右端に配置するようにしてもよい。

［第８の実施形態］
第８の実施形態は、第７の実施形態の変形例であり、１個のブロックＢＬＫに接続されるフックアップトランジスタ群を２行に配置するレイアウトである。

図１３は、第８の実施形態に係るフックアップ回路１３のレイアウト図である。第７の実施形態と同様に、フックアップ回路１３は、ブロックＢＬＫごとに、６個のダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３、ＨＴＤＳ１〜ＨＴＤＳ３を備えている。

１個のユニットＵＴに含まれるフックアップトランジスタ群は、ロウ方向に２行に並んで配置される。そして、６個のダミーフックアップトランジスタは、ユニットＵＴの両端に３個ずつ配置される。図１３では、例えば、ダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３がユニットＵＴの左端に配置され、ダミーフックアップトランジスタＨＴＤＳ１〜ＨＴＤＳ３がユニットＵＴの右端に配置される。或いは、ダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３がユニットＵＴの右端に配置され、ダミーフックアップトランジスタＨＴＤＳ１〜ＨＴＤＳ３がユニットＵＴの左端に配置されるようにしてもよい。

ここで、ダミーフックアップトランジスタはＬ字型、または、逆Ｌ字型に配置されている。図１３に示すように、ダミーフックアップトランジスタの配置はカラム方向において対象となっている。メモリセルアレイ１０のブロックにおけるワード線ＷＬの割り付けがカラム方向において対象となっている場合には、ダミーフックアップトランジスタの配置はカラム方向において対象とした方が良い。ワード線とフックアップトランジスタを接続する上層配線のレイアウトが容易だからである。

なお、このＬ字型、逆Ｌ字型の関係は、それぞれのブロックで同じように配置されていても良い。また、ダミーフックアップトランジスタの配置は右端と左側で同じようにＬ型に配置されていても良いし、同じように逆Ｌ字型に配置されていても良い。また、それぞれのブロックでＬ字型と逆Ｌ字型がランダムに配置されていても良い。

第８の実施形態のレイアウトを適用した場合でも、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

なお、図１４に示すように、６個のダミーフックアップトランジスタのうち４個をユニットＵＴの左端に配置し、残りの２個をユニットＵＴの右端に配置するようにしてもよい。図１４の例では、ダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３、ＨＴＤＳ３をユニットＵＴの左端に配置し、ダミーフックアップトランジスタＨＴＤＳ１、ＨＴＤＳ２をユニットＵＴの右端に配置している。或いは、６個のダミーフックアップトランジスタのうち２個をユニットＵＴの左端に配置し、残りの４個をユニットＵＴの右端に配置するようにしてもよい。

［第９の実施形態］
第９の実施形態は、第７の実施形態の変形例であり、１個のブロックＢＬＫに接続されるフックアップトランジスタ群を３行に配置するレイアウトである。

図１５は、第９の実施形態に係るフックアップ回路１３のレイアウト図である。第７の実施形態と同様に、フックアップ回路１３は、ブロックＢＬＫごとに、６個のダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３、ＨＴＤＳ１〜ＨＴＤＳ３を備えている。

１個のユニットＵＴに含まれるフックアップトランジスタ群は、ロウ方向に３行に並んで配置される。そして、６個のダミーフックアップトランジスタは、ユニットＵＴの両端に３個ずつ配置される。図１５では、例えば、ダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３がユニットＵＴの左端に一列に配置され、ダミーフックアップトランジスタＨＴＤＳ１〜ＨＴＤＳ３がユニットＵＴの右端に一列に配置される。或いは、ダミーフックアップトランジスタＨＴＤＤ１〜ＨＴＤＤ３がユニットＵＴの右端に一列に配置され、ダミーフックアップトランジスタＨＴＤＳ１〜ＨＴＤＳ３がユニットＵＴの左端に一列に配置されるようにしてもよい。

第９の実施形態のレイアウトを適用した場合でも、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

［第１０の実施形態］
メモリセルトランジスタＭＴの特性に応じて、ＮＡＮＤストリングＮＳに８個以上、換言すると、ＮＡＮＤストリングＮＳのドレイン側とソース側とにそれぞれ４個以上のダミーセルトランジスタが必要となる場合もある。ＮＡＮＤストリングＮＳに含まれるダミーセルトランジスタの数をＮ個（Ｎは８以上の整数）とし、また、１個のユニットＵＴに含まれるフックアップトランジスタをロウ方向にＭ行（Ｍは２以上の整数）に並んで配置するものとする。

このような条件のフックアップ回路１３のレイアウトについて以下に説明する。
「Ｎ≧２＊Ｍ」の場合は、Ｎ個のダミーセルトランジスタに対応するＮ個のダミーフックアップトランジスタをフックアップ回路１３内に用意する。「＊」は、掛け算記号である。そして、Ｎ個のダミーフックアップトランジスタのうち１個又は複数個のダミーフックアップトランジスタをユニットＵＴの左端に配置し、残りのダミーフックアップトランジスタをユニットＵＴの右端に配置する。

「Ｎ＜２＊Ｍ」の場合は、Ｎ個のダミーセルトランジスタに対応するＮ個のダミーフックアップトランジスタでは、Ｍ行のフックアップトランジスタからなるユニットの両端に全てダミーフックアップトランジスタを配置できないことを意味する。この場合は、第３の実施形態と同様に、Ｎ個のダミーフックアップトランジスタ以外に（２＊Ｍ−Ｎ）個又はそれ以上のダミーフックアップトランジスタを新たに用意する。そして、全てのダミーフックアップトランジスタのうち１個又は複数個のダミーフックアップトランジスタをユニットＵＴの左端に配置し、残りのダミーフックアップトランジスタをユニットＵＴの右端に配置する。

上記のような条件に沿ってダミーフックアップトランジスタをレイアウトすることで、ユニットの両端に必ずダミーフックアップトランジスタを配置することが可能となる。これにより、フックアップトランジスタＨＴ０〜ＨＴｎ、ＨＴＳＤ、ＨＴＳＳの特性ばらつきや特性が劣化するのを低減することができる。

なお、上記実施形態では、ＮＡＮＤストリングＮＳのドレイン側とソース側とに同じ数のダミーセルトランジスタを配置する例を示しているが、ＮＡＮＤストリングＮＳのドレイン側とソース側とで異なる数のダミーセルトランジスタを配置してもよい。すなわち、ＮＡＮＤストリングＮＳのドレイン側のダミーセルトランジスタＤＴＤと、ソース側のダミーセルトランジスタＤＴＳとの数が異なっていてもよい。この場合、ダミーフックアップトランジスタの数もドレイン側とソース側とで異なる数になる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…メモリセルアレイ、１１…センスアンプ部、１２…ロウデコーダ部、１３…フックアップ回路、１４…周辺回路及びガードリング。

Claims (5)

1. 複数のメモリストリングを有し、前記複数のメモリストリングの各々は、１個又は複数個の第１のダミーセル、複数のメモリセル、及び１個又は複数個の第２のダミーセルが直列接続されて構成され、前記第１のダミーセルは、メモリストリングのドレイン端に配置され、前記第２のダミーセルは、前記メモリストリングのソース端に配置される、メモリセルアレイと、
   前記複数のメモリセルに接続された複数のワード線と、
   前記第１のダミーセルに接続された第１のダミーワード線と、
   前記第２のダミーセルに接続された第２のダミーワード線と、
   前記複数のワード線、前記第１のダミーワード線及び前記第２のダミーワード線を駆動するロウデコーダと、
   を具備し、
   前記ロウデコーダは、前記複数のワード線にそれぞれ接続された複数の第１のフックアップトランジスタと、前記第１のダミーワード線に接続された第１のダミーフックアップトランジスタと、前記第２のダミーワード線に接続された第２のダミーフックアップトランジスタとを具備し、
   前記複数の第１のフックアップトランジスタ、前記第１のダミーフックアップトランジスタ及び前記第２のダミーフックアップトランジスタからなるフックアップトランジスタ群は、一行又は複数行に並んで配置され、
   前記第１及び第２のダミーフックアップトランジスタは、前記フックアップトランジスタ群の少なくとも一方の端部に配置されることを特徴とする半導体記憶装置。
2. 前記第１及び第２のダミーセルトランジスタに接続されない第３のダミーフックアップトランジスタをさらに具備し、
   前記第１乃至第３のダミーフックアップトランジスタは、前記フックアップトランジスタ群の両端に配置されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１のダミーセルに直列接続された第１の選択トランジスタと、
   前記第２のダミーセルに直列接続された第２の選択トランジスタと、
   前記第１及び第２の選択トランジスタにそれぞれ接続された第１及び第２の選択ゲート線と、
   前記第１及び第２の選択ゲート線にそれぞれ接続された第２及び第３のフックアップトランジスタと、
   をさらに具備し、
   前記第２及び第３のフックアップトランジスタは、ダミーフックアップトランジスタより内側に配置されることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記第１のフックアップトランジスタ、前記第１のダミーフックアップトランジスタ及び前記第２のダミーフックアップトランジスタのゲートに共通接続された信号線をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記第１及び第２のダミーフックアップトランジスタは、前記メモリセルアレイに遠い側よりも前記メモリセルアレイに近い側に多く配置されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。

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