KR20080027423A - 비휘발성 기억 장치 및 그 동작 방법 - Google Patents

비휘발성 기억 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20080027423A
KR20080027423A KR1020060092508A KR20060092508A KR20080027423A KR 20080027423 A KR20080027423 A KR 20080027423A KR 1020060092508 A KR1020060092508 A KR 1020060092508A KR 20060092508 A KR20060092508 A KR 20060092508A KR 20080027423 A KR20080027423 A KR 20080027423A
Authority
KR
South Korea
Prior art keywords
transistor
bit line
gate
line
voltage
Prior art date
Application number
KR1020060092508A
Other languages
English (en)
Other versions
KR100851546B1 (ko
Inventor
전창민
전희석
유현기
최성곤
서보영
류지도
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060092508A priority Critical patent/KR100851546B1/ko
Priority to TW096135138A priority patent/TW200820429A/zh
Priority to JP2007245909A priority patent/JP2008077826A/ja
Priority to US11/903,482 priority patent/US7697336B2/en
Publication of KR20080027423A publication Critical patent/KR20080027423A/ko
Application granted granted Critical
Publication of KR100851546B1 publication Critical patent/KR100851546B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

비휘발성 기억 장치 및 그 동작 방법을 제공한다. 이 장치는 n번째 비트라인에 연결된 제 1 트랜지스터와 n+1번째 비트라인에 연결된 제 2 트랜지스터를 포함한다. 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n번째 비트라인과 n+1번째 비트라인 사이에 직렬로 연결된다. 기억 셀의 소오스 영역과 드레인 영역의 구조가 동일하거나 유사한 2 트랜지스터 1비트 단위 셀을 가지는 비휘발성 기억 장치를 형성할 수 있다. 또한, 2 트랜지스터 2비트 단위 셀을 가질 수 있기 때문에 저장 용량이 2배로 증가될 수 있다.
Figure P1020060092508
비휘발성, 이이피롬, 2비트

Description

비휘발성 기억 장치 및 그 동작 방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF OPERATING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 등가회로도.
도 2는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 등가회로도.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 평면도.
도 4는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 평면도.
도 5는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 동작 방법을 설명하기 위한 등가회로도.
도 6은 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 동작 방법을 설명하기 위한 등가회로도.
본 발명은 반도체 장치 및 그 동작 방법에 관한 것으로서, 더 구체적으로는 비휘발성 기억 장치 및 그 동작 방법에 관한 것이다.
반도체 기억 장치는 적용되는 기기에 따라 빠른 동작 속도, 저전력 소모, 랜덤 억세스, 고용량 저장 등 다양한 특성이 요구된다. 비휘발성 기억 장치의 하나인 2트랜지스터 FN 터널링형 이이피롬 셀은 바이트 기입/소거가 가능한 어레이 구조를 가져, 데이터 억세스향 및 데이터 스토리지향 기억 장치로 사용되고 있다.
이이피롬 셀은 바이트 동작을 위해 기억 셀 트랜지스터와 선택 트랜지스터로 단위셀이 구성된다. 이로 인해, 플래시 기억 장치보다 단위 셀의 점유면적이 크고 집적도가 낮은 단점을 가지고 있다. 플래시 기억 장치와 유사하게, FN터널링형 이이피롬 셀은 FLOTOX형 기억 셀 트랜지스터를 가지고, 상기 기억 셀 트랜지스터에 선택 트랜지스터가 직렬로 연결된 구조를 가진다. 종래에는 기억 셀 트랜지스터와 선택 트랜지스터의 채널길이가 다르고, 기억 셀 트랜지스터의 게이트 절연막 일부가 터널 절연막 구조로 이루어졌었다. 최근에는 기억 셀 트랜지스터와 선택 트랜지스터의 채널 길이가 최소 크기(minimum size)로 형성되어 집적도가 향상된 이이피롬 셀이 소개되었다. 그러나, 종래의 이이피롬 셀은 공통 소오스 영역과 드레인 영역의 구조가 상이하여, 공통 소오스 영역으로 인한 저항의 증가 및 누설전류 문제를 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 종래의 이이피롬 셀의 문제점을 해결하여 소오스 영역과 드레인 영역의 구조가 유사하거나 동일한 비휘발성 기억 장치 및 그 동작 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 집적도가 낮은 이이피롬 셀의 단점을 극복한 고용량의 비휘발성 기억 장치 및 그 동작 방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 비휘발성 기억 장치 및 그 동작 방법을 제공한다. 이 장치는 n번째 비트라인에 연결된 제 1 트랜지스터와 n+1번째 비트라인에 연결된 제 2 트랜지스터를 포함한다. 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n번째 비트라인과 n+1번째 비트라인 사이에 직렬로 연결된다. 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 적어도 하나는 기억셀 트랜지스터일 수 있다.
본 발명의 일실시예에서, 이 장치는 반도체 기판 상에 열 방향으로 신장된 복수개의 활성영역들과 상기 활성영역들 상부에 행 방향으로 신장된 게이트 라인 세트를 포함한다. 각각의 게이트 라인 세트는 평행한 제 1 게이트 라인 및 제 2 게이트 라인으로 구성될 수 있다.
상기 게이트 라인 세트들 사이의 활성영역에 각각 비트라인 콘택이 형성되고, 상기 게이트 라인 세트들의 상부를 비트라인이 가로지른다. 상기 비트라인은 인접한 두 활성영역들에 형성된 비트라인 콘택들에 교대로 번갈아 접속된다.
본 발명의 일 실시예에서 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 어느 하나는 기억 셀 트랜지스터이고 다른 하나는 선택 트랜지스터일 수 있다. 제 1 트랜지스터가 기억 셀 트랜지스터이고 제 2 트랜지스터가 선택 트랜지스터인 경우를 예시한다. 상기 제 1 트랜지스터의 기입 방법은 제 1 트랜지스터의 게이트에 양의 기입 전압을 인가하고, 제 2 트랜지스터의게이트에 음의 기입 억제 전압을 인가하고, n번째 비트라인에 음의 기입 전압을 인가하고, n+1번째 비트라인을 플로팅시키고, 기판에 음의 기입 전압을 인가하는 것을 포함한다.
상기 제 1 트랜지스터의 읽기 방법은 제 1 트랜지스터에 양의 읽기 전압을 인가하고, 제 2 트랜지스터에 양의 패스 전압을 인가하고, n번째 비트라인에 기준 전압을 인가하고, n+1번째 비트라인에 접지 전압을 인가하는 것을 포함한다.
본 발명의 일 실시예에서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 기억 셀 트랜지스터일 수 있고, 제 1 트랜지스터가 기억 셀 트랜지스터로 선택된 경우 상기 제 2 트랜지스터는 선택 트랜지스터로서 기능하고, 제 2 트랜지스터가 기억 셀 트랜지스터로 선택된 경우 상기 제 1 트랜지스터가 선택 트랜지스터로서 기능한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 셀 어레이를 나타낸 등가회로도이다.
도 1을 참조하면, 비휘발성 기억 장치의 셀 어레이는 N웰로 감싸진 P웰에 트 랜지스터들(M1, S1)이 배치된다. 단위 셀은 직렬로 연결된 제 1 트랜지스터(M1) 및 제 2 트랜지스터(S1)로 구성된다. 셀 어레이에는 복수개의 단위 셀들이 배열되어 있다. 셀 어레이에서, 상기 제 1 트랜지스터들(M1)은 행 방향으로 연결되어 제 1 게이트 라인(SL1)을 구성하고, 상기 제 2 트랜지스터들(S1)은 행 방향으로 연결되어 제 1 게이트 라인(SL)에 평행한 제 2 게이트 라인(WL)을 구성한다. 상기 제 1 게이트 라인(SL)과 상기 제 2 게이트 라인(WL)로 구성된 게이트 라인 세트들이 상기 셀 어레이에 복수개 배치된다. 각각의 게이트 라인들은 열 선택 트랜지스터(TA)에 의해 열 선택 라인(GCLn)에 연결된다.
상기 제 1 게이트 라인들(SL) 및 상기 제 2 게이트 라인들(WL)과 교차하여 복수개의 비트라인들(BLn)이 배치된다. n번째 비트라인과 n+1번째 비트라인 사이에 단위 셀이 연결된다. 단위 셀은 n번째 비트라인에 제 1 트랜지스터(M1)가 연결되고 n+1번째 비트라인에 제 2 트랜지스터(S1)가 연결되어 상기 n번째 비트라인과 n+1번째 비트라인 사이에 상기 제 1 트랜지스터(M1) 및 상기 제 2 트랜지스터(S1)가 직렬로 연결된다.
도시된 구조에서, 하나의 게이트 라인에 8개의 트랜지스터가 연결되어 게이트 라인 및 비트라인의 선택에 따라 바이트 동작이 가능하다. 그러나, 게이트 라인에 연결되는 트랜지스터의 수에 따라 동작 비트 수는 달라질 수 있다.
이 실시예에서, 상기 제 1 트랜지스터(M1)는 기억 셀 트랜지스터이고, 상기 제 2 트랜지스터(M1)은 선택 트랜지스터일 수 있다. 상기 제 1 게이트 라인(SL)은 센싱라인이고, 상기 제 2 게이트 라인(WL)은 워드라인이 될 수 있다. 이이피롬 셀에서 상기 기억 셀 트랜지스터는 전하 저장부를 가진다. 상기 전하 저장부는 FLOTOX 구조인 경우 부유 게이트가 될 수 있고, 전하 트랩구조인 경우 전하 트랩 절연막일 수 있다.
이 실시예에 따른 셀 어레이 구조는 기판에 형성된 불순물 확산 구조의 공통 소오스 라인을 사용하지 않고, 단위 셀의 양 단에 비트라인 배선을 연결할 수 있다. 따라서, 저항을 감소시켜 신호 전달 속도가 향상될 수 있고, 단위 셀들의 불순물 확산층을 분리함으로써 누설전류를 억제할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 셀 어레이를 나타낸 등가회로도이다.
제 1 실시예와 달리, 제 2 실시예는 기억용량이 증가된 셀 어레이 구조를 개시한다. 도 2를 참조하면, 비휘발성 기억 장치의 셀 어레이는 N웰로 감싸진 P웰에 트랜지스터들(M1, M2)가 배치된다. 단위 셀은 직렬로 연결된 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)로 구성된다. 셀 어레이에는 복수개의 단위 셀들이 배열되어 있다. 셀 어레이에서, 상기 제 1 트랜지스터들(M1)은 행 방향으로 연결되어 제 1 게이트 라인(SL1)을 구성하고, 상기 제 2 트랜지스터들(M2)은 행 방향으로 연결되어 제 1 게이트 라인(SL1)에 평행한 제 2 게이트 라인(SL2)을 구성한다. 상기 제 1 게이트 라인(SL1)과 상기 제 2 게이트 라인(SL2)로 구성된 게이트 라인 세트들이 상기 셀 어레이에 복수개 배치된다. 각각의 게이트 라인들은 열 선택 트랜지스 터(TA)에 의해 열 선택 라인(GCLn)에 연결된다.
상기 제 1 게이트 라인들(SL1) 및 상기 제 2 게이트 라인들(SL2)과 교차하여 복수개의 비트라인들(BLn)이 배치된다. n번째 비트라인과 n+1번째 비트라인 사이에 단위 셀이 연결된다. 단위 셀은 n번째 비트라인에 제 1 트랜지스터(M1)가 연결되고 n+1번째 비트라인에 제 2 트랜지스터(M2)가 연결되어 상기 n번째 비트라인과 n+1번째 비트라인 사이에 상기 제 1 트랜지스터(M1) 및 상기 제 2 트랜지스터(M2)가 직렬로 연결된다.
도시된 구조에서, 하나의 게이트 라인에 8개의 트랜지스터가 연결되어 게이트 라인 및 비트라인의 선택에 따라 바이트 동작이 가능하다. 그러나, 게이트 라인에 연결되는 트랜지스터의 수에 따라 동작 비트 수는 달라질 수 있다.
이 실시예에서, 상기 제 1 트랜지스터(M1) 및 상기 제 2 트랜지스터(M2)는 기억 셀 트랜지스터일 수 있다. 바이어스 조건에 따라 제 1 트랜지스터(M1)를 선택할 때, 상기 제 2 트랜지스터(M2)가 선택 트랜지스터로서 동작할 수 있고, 상기 제 2 트랜지스터(M2)를 선택할 때, 상기 제 1 트랜지스터(M1)가 선택 트랜지스터로 동작할 수 있다. 따라서, 단위 셀을 구성하는 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)에 데이터를 저장하여 2 트랜지스터 2 비트 단위 셀을 구현할 수 있다.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 셀 어레이를 나타낸 평면도이다.
도 3을 참조하면, 이 장치는 반도체 기판에 열 방향으로 평행하게 형성된 복 수개의 활성영역들(ACT)을 포함한다. 상기 활성영역들(ACT)의 상부를 가로질러 복수개의 게이트 라인들이 배치된다. 상기 게이트 라인들은 제 1 게이트 라인(SL) 및 제 2 게이트 라인(WL)으로 구분될 수 있고, 상기 제 1 게이트 라인(SL)과 상기 제 2 게이트 라인(WL)은 게이트 라인 세트(WLP)를 구성한다. 상기 제 1 게이트 라인(SL)은 기억 셀 트랜지스터들이 행 방향으로 연결된 센싱 라인이고, 상기 제 2 게이트 라인(WL)은 선택 트랜지스터들이 행 방향으로 연결된 워드라인이다. 상기 제 1 게이트 라인(SL)과 상기 활성영역(ACT)이 교차하는 부분에 기억 셀 트랜지스터가 형성된다. 상기 기억 셀 트랜지스터는 전하 저장소(CS)를 구비한다. 상기 전하 저장소(CS)는 상기 제 1 게이트 라인(SL)과 상기 활성영역(ACT) 사이에 개재된다. 상기 전하 저장소(CS)는 부유 게이트일 수 있고, 전하 트랩 절연막일 수도 있다.
따라서, 상기 제 1 게이트 라인(SL)과 상기 활성영역(ACT) 사이에는 터널 절연막 부유 게이트 및 게이트간 유전막이 개재될 수 있고, 상기 제 2 게이트 라인(WL)과 상기 활성영역(ACT) 사이에는 게이트 절연막이 개재될 수 있다.
상기 활성영역들(ACT) 상부를 가로질러 복수개의 게이트 라인 세트(WLP)가 배치된다. 상기 게이트 라인 세트들(WLP) 사이의 활성영역(ACT)에 각각 비트라인 콘택(DC)이 연결된다. 상기 게이트 라인 세트들(WLP)의 상부를 가로질러 비트라인(BL)이 배치된다. 상기 비트라인(BL)은 인접한 두 활성영역(ACTi, ACTj)에 전기적으로 연결된다. 도시된 것과 같이, 상기 비트라인(BL)은 인접한 두 활성영역에 형성된 비트라인 콘택들, 즉 제 1 비트라인 콘택(DCi) 및 제 2 비트라인 콘택(DCj) 에 교대로 번갈아 연결된다. 따라서, 상기 비트라인(BL)은 상기 게이트 라인들 상부에서 지그재그 형상으로 신장될 수 있다.
도시하지는 않았지만, 상기 게이트 라인 세트들(WLP) 양측의 활성영역에 불순물 도우핑 층이 형성되어 소오스 및 드레인이 될 수 있고, 상기 제 1 게이트 라인(SL) 및 상기 제 2 게이트 라인(WL) 사이의 활성영역에 불순물 도우핑층이 형성되어 플로팅 확산층이 될 수 있다.
본 발명에 따르면, 상기 활성영역들(ACT)은 최소 선폭으로 일정한 피치로 배치되고, 상기 비트라인(BL)이 지그재그 형상으로 배치되어 셀 어레이의 면적을 증가하지 않고도 소오스 및 드레인의 구조가 같을 수 있다. 따라서, 공통 소오스 라인을 형성하는 종래의 비휘발성 기억 장치에 비해 소오스 영역을 통한 누설 전류 및 저항의 증가가 현저히 감소될 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 셀 어레이를 나타낸 평면도이다.
도 4를 참조하면, 이 장치는 반도체 기판에 열 방향으로 평행하게 형성된 복수개의 활성영역들(ACT)을 포함한다. 상기 활성영역들(ACT)의 상부를 가로질러 복수개의 게이트 라인들이 배치된다. 상기 게이트 라인들은 제 1 게이트 라인(SL1) 및 제 2 게이트 라인(SL2)으로 구분될 수 있고, 상기 제 1 게이트 라인(SL1)과 상기 제 2 게이트 라인(SL2)은 게이트 라인 세트(WLP)를 구성한다. 상기 제 1 게이트 라인(SL1)은 제 1 기억 셀 트랜지스터들(M1)이 행 방향으로 연결된 제 1 센싱 라인이고, 상기 제 2 게이트 라인(SL2)은 제 2 기억 셀 트랜지스터들(M2)이 행 방향으 로 연결된 제 2 센싱 라인이다. 상기 제 1 게이트 라인(SL1) 및 상기 제 2 게이트 라인(SL2)와 활성영역들 사이에 전하 저장소(CS)가 개재된다. 상기 제 1 기억 셀 트랜지스터(M1)이 기억 셀로 선택될 때 상기 제 1 센싱 라인은 센싱 라인으로 동작하고, 상기 제 2 센싱 라인은 워드라인으로 동작하여, 상기 제 2 기억 셀 트랜지스터(M2)는 선택 트랜지스터로 동작한다. 반면, 상기 제 2 기억 셀 트랜지스터(M2)이 기억 셀로 선택될 때 상기 제 2 센싱 라인(SL2)은 센싱 라인으로 동작하고, 상기 제 1 센싱 라인(SL1)은 워드라인으로 동작하여, 상기 제 1 기억 셀 트랜지스터(M1)는 선택 트랜지스터로 동작한다.
상기 활성영역들(ACT) 상부를 가로질러 복수개의 게이트 라인 세트(WLP)가 배치된다. 상기 게이트 라인 세트들(WLP) 사이의 활성영역(ACT)에 각각 비트라인 콘택(DC)이 연결된다. 상기 게이트 라인 세트들(WLP)의 상부를 가로질러 비트라인(BL)이 배치된다. 상기 비트라인(BLx)은 인접한 두 활성영역(ACTi, ACTj)에 전기적으로 연결된다. 도시된 것과 같이, 상기 비트라인(BL)은 인접한 두 활성영역에 형성된 비트라인 콘택들, 즉 제 1 비트라인 콘택(DCi) 및 제 2 비트라인 콘택(DCj)에 교대로 번갈아 연결된다. 따라서, 상기 비트라인(BL)은 상기 게이트 라인들 상부에서 지그재그 형상으로 신장될 수 있다.
도시하지는 않았지만, 상기 게이트 라인 세트들(WLP) 양측의 활성영역에 불순물 도우핑 층이 형성되어 소오스 및 드레인이 될 수 있고, 상기 제 1 게이트 라인(SL1) 및 상기 제 2 게이트 라인(SL) 사이의 활성영역에 불순물 도우핑층이 형성되어 플로팅 확산층이 될 수 있다.
본 발명에 따르면, 상기 활성영역들(ACT)은 최소 선폭으로 일정한 피치로 배치되고, 상기 비트라인(BL)이 지그재그 형상으로 배치되어 셀 어레이의 면적을 증가하지 않고도 소오스 및 드레인의 구조가 같을 수 있다. 따라서, 공통 소오스 라인을 형성하는 종래의 비휘발성 기억 장치에 비해 소오스 영역을 통한 누설 전류 및 저항의 증가가 현저히 감소될 수 있다.
상기 제 1 실시예와 비교할 때, 게이트 라인 세트를 구성하는 게이트 라인에 연결된 트랜지스터들이 모두 기억 셀 트랜지스터가 될 수 있기 때문에 저장 용량이 2배가 될 수 있다.
도 5는 본 발명의 제 1 실시예에 따른 비휘발성 기억 장치의 동작 방법을 설명하기 위하여 셀 어레이의 일부를 나타낸 등가 회로도이다.
도 5를 참조하면, n번째 비트라인(BLn)과 n+1번째 비트라인(BLn+1) 사이에 기억 셀 트랜지스터(M1) 및 선택 트랜지스터(Sl)이 직렬로 연결되어 있다(n은 2 이하인 정수). 기억 셀 어레이는 기억 셀 트랜지스터(M1) 및 선택 트랜지스터(S1)으로 구성된 단위 셀들이 행 방향 및 열 방향으로 배치되어 센싱 라인(SLn), 워드라인(WLn) 및 비트라인(BLn)에 연결된다.
상기 기억 셀 트랜지스터들(M1) 및 상기 선택 트랜지스터들(Sl)은 P웰에 형성되고, 상기 P웰은 N웰로 감싸여진다. 즉, 이 장치의 셀 어레이는 통상의 비휘발성 기억 장치의 셀 어레이의 웰 구성과 동일한 구성을 가질 수 있다.
표 1은 제 1 실시예에 따른 비휘발성 기억 장치의 바이어스 조건을 나타낸 표이다.
WLn SLn BLn-1 BLn BLn+1 P웰 N웰
기입 선택 Vpn Vpp Vpn 0 플로팅 Vpn Vpp
비선택 Vpn Vpp 0 0 플로팅 Vpn Vpp
소거 선택 0 Vnn 플로팅 플로팅 플로팅 Vnp Vnp
읽기 선택 Vpass Vread 0.5 0 0 0 0
표 1 에서, Vpn은 음의 기입 전압, Vpp는 양의 기입 전압, Vnn은 음의 소거 전압, Vnp는 양의 소거 전압, Vpass는 패스 전압, Vread는 읽기 전압을 의미한다.
표 1을 참조하여 n-1번째 비트라인과 n번째 비트라인 사이에 직렬로 연결된 단위 셀을 동작하는 방법을 설명한다.
기입 동작에서, 워드라인(WLn)에 기입 억제 전압(Vpn)을 인가하여 선택 트랜지스터(S1)의 채널을 오프시킨다. 센싱 라인(SLn)에 양의 기입 전압(Vpp)을 인가하고 P웰 및 n-1번째 비트라인(BLn-1)에 음의 기입 전압(Vpn)을 인가하여 선택된 기억 셀 트랜지스터(M1)의 전하저장소에 음 전위를 기입한다. 이 때, n번째 비트라인(BLn)에는 접지 전압을 인가하고 n+1번째 비트라인(BLn+1)은 플로팅시켜 비선택 기억 셀 트랜지스터가 기입되는 것을 억제한다.
소거 동작에서, 워드라인(WLn)에 접지 전압을 인가하고, 센싱 라인(SLn)에 음의 소거 전압을 인가하고, P웰에 양의 소거 전압을 인가하여 선택 기억 셀의 전하 저장소에 저장된 음 전위를 소거한다. 이 때, 비트라인들(BLn)은 플로팅시켜 정션의 파괴 및 누설로 인한 소거 속도 저하를 억제할 수 있다.
읽기 동작에서, 워드라인(WLn)에 패스 전압(Vpass)을 인가하고, 센싱 라인(SLn)에 읽기 전압(Vread)을 인가하고, 선택된 비트라인에 기준 전압을 인가한다. 본 실시예에서 기준 전압은 0.5볼트로 예시하였으나 변경될 수도 있다. 비선택된 비트라인과 P웰에는 0볼트를 인가한다. 읽기 전압(Vread)는 기입된 기억셀의 문턱전압보다는 낮고 소거된 기억셀의 문턱전압보다는 높은 전압이다.
도 6은 본 발명의 제 2 실시예에 따른 비휘발성 기억 장치의 동작 방법을 설명하기 위하여 셀 어레이의 일부를 나타낸 등가 회로도이다.
도 6을 참조하면, n번째 비트라인(BLn)과 n+1번째 비트라인(BLn+1) 사이에 제 1 기억 셀 트랜지스터(M1) 및 제 2 기억 셀 트랜지스터(M2)가 직렬로 연결되어 있다(n은 2 이하인 정수). 기억 셀 어레이는 제 1 기억 셀 트랜지스터(M1) 및 제 2 기억 셀 트랜지스터(M2)로 구성된 단위 셀들이 행 방향 및 열 방향으로 배치되어 제 1 센싱 라인(SLn1), 제 2 센싱 라인(SLn2) 및 비트라인(BLn)에 연결된다.
상기 제 1 기억 셀 트랜지스터들(M1) 및 상기 제 2 기억 셀 트랜지스터들(M2)은 P웰에 형성되고, 상기 P웰은 N웰로 감싸여진다. 즉, 이 장치의 셀 어레이는 통상의 비휘발성 기억 장치의 셀 어레이의 웰 구성과 동일한 구성을 가질 수 있다.
표 2는 제 2 실시예에 따른 비휘발성 기억 장치의 바이어스 조건을 나타낸 표이다.
SLn1 SLn2 BLn-1 BLn BLn+1 P웰 N웰
기입 M1 Vpp Vpn Vpn 0 플로팅 Vpn Vpp
M2 Vpn Vpp 플로팅 Vpn 0 Vpn Vpp
소거 M1 Vnn 0 플로팅 플로팅 플로팅 Vnp Vnp
M2 0 Vnn 플로팅 플로팅 플로팅 Vnp Vnp
읽기 M1 Vread Vpass 0.5 0 플로팅 0 0
M2 Vpass Vread 0 0.5 플로팅 0 0
표 2 에서, Vpn은 음의 기입 전압, Vpp는 양의 기입 전압, Vnn은 음의 소거 전압, Vnp는 양의 소거 전압, Vpass는 패스 전압, Vread는 읽기 전압을 의미한다.
표 1을 참조하여 n-1번째 비트라인과 n번째 비트라인 사이에 직렬로 연결된 단위 셀을 동작하는 방법을 설명한다.
제 1 기억 셀 트랜지스터(M1)의 기입 동작에서, 제 2 센싱 라인(SLn2)에 기입 억제 전압(Vpn)을 인가하여 제 2 기억 셀 트랜지스터(M2)의 채널을 오프시킨다. 제 1 센싱 라인(SLn)에 양의 기입 전압(Vpp)을 인가하고 P웰 및 n-1번째 비트라인(BLn-1)에 음의 기입 전압(Vpn)을 인가하여 선택된 제 1 기억 셀 트랜지스터(M1)의 전하저장소에 음 전위를 기입한다. 이 때, n번째 비트라인(BLn)에는 접지 전압을 인가하고 n+1번째 비트라인(BLn+1)은 플로팅시켜 비선택 기억 셀 트랜지스터가 기입되는 것을 억제한다. 본 발명의 셀 어레이 구조에서, n번째 비트라인(BLn)이 플로팅되어도 기억 셀 트랜지스터가 기입되는 것이 억제될 수 있다.
제 2 기억 셀 트랜지스터(M2)의 기입 동작에서, 제 1 센싱 라인(SLn1)에 기입 억제 전압(Vpn)을 인가하여 제 1 기억 셀 트랜지스터(M1)의 채널을 오프시킨다. 제 2 센싱 라인(SLn2)에 양의 기입 전압(Vpp)을 인가하고 P웰 및 n번째 비트라인(BLn)에 음의 기입 전압(Vpn)을 인가하여 선택된 제 2 기억 셀 트랜지스터(M2)의 전하저장소에 음 전위를 기입한다. 이 때, n-1번째 비트라인(BLn-1)에는 접지 전압을 인가하고 n+1번째 비트라인(BLn+1)은 플로팅시켜 비선택 기억 셀 트랜지스터가 기입되는 것을 억제한다. n-1번째 비트라인(BLn-1)이 플로팅되어도 비선택 기억 셀 트랜지스터가 기입되는 것이 억제될 수 있다.
제 1 기억 셀 트랜지스터(M1)의 소거 동작에서, 제 2 센싱 라인(SLn2)에 접지 전압을 인가하고, 제 1 센싱 라인(SLn1)에 음의 소거 전압을 인가하고, P웰에 양의 소거 전압을 인가하여 선택 기억 셀의 전하 저장소에 저장된 음 전위를 소거한다. 이 때, 비트라인들(BLn)은 플로팅시켜 정션의 파괴 및 누설로 인한 소거 속도 저하를 억제할 수 있다.
제 2 기억 셀 트랜지스터(M2)의 소거 동작에서, 제 1 센싱 라인(SLn1)에 접지 전압을 인가하고, 제 2 센싱 라인(SLn2)에 음의 소거 전압을 인가하고, P웰에 양의 소거 전압을 인가하여 선택 기억 셀의 전하 저장소에 저장된 음 전위를 소거한다. 이 때, 비트라인들(BLn)은 플로팅시켜 정션의 파괴 및 누설로 인한 소거 속도 저하를 억제할 수 있다.
제 1 기억 셀 트랜지스터(M1)의 읽기 동작에서, 제 2 센싱 라인(SLn2)에 패스 전압(Vpass)을 인가하고, 제 1 센싱 라인(SLn1)에 읽기 전압(Vread)을 인가하고, 선택된 비트라인(BLn-1)에 기준 전압을 인가한다. 본 실시예에서 기준 전압은 0.5볼트로 예시하였으나 변경될 수도 있다. 비선택된 비트라인(BLn, BLn+1)과 P웰에는 0볼트를 인가한다. 읽기 전압(Vread)는 기입된 기억셀의 문턱전압보다는 낮고 소거된 기억셀의 문턱전압보다는 높은 전압이다.
제 2 기억 셀 트랜지스터(M2)의 읽기 동작에서, 제 1 센싱 라인(SLn1)에 패스 전압(Vpass)을 인가하고, 제 2 센싱 라인(SLn2)에 읽기 전압(Vread)을 인가하고, 선택된 비트라인(BLn)에 기준 전압을 인가한다. 비선택된 비트라인(BLn-1, BLn+1)과 P웰에는 0볼트를 인가한다.
상술한 것과 같이 본 발명에 따르면, 기억 셀의 소오스 영역과 드레인 영역의 구조가 동일하거나 유사한 2 트랜지스터 1비트 단위 셀을 가지는 비휘발성 기억 장치를 형성할 수 있다.
또한, 본 발명에 따른 비휘발성 기억 장치의 셀 어레이는 2 트랜지스터 2비트 단위 셀을 가질 수 있기 때문에 저장 용량이 2배로 증가될 수 있다.

Claims (19)

  1. n번째 비트라인에 연결된 제 1 트랜지스터; 및
    n+1번째 비트라인에 연결된 제 2 트랜지스터를 포함하되, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n번째 비트라인과 n+1번째 비트라인 사이에 직렬로 연결되고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 적어도 하나는 기억셀 트랜지스터인 것을 특징으로 하는 비휘발성 기억 장치.
  2. 청구항 1에 있어서,
    상기 제 1 트랜지스터의 게이트 전극에 연결된 제 1 게이트 라인; 및
    상기 제 2 트랜지스터의 게이트 전극에 연결된 제 2 게이트 라인을 더 포함하되, 상기 제 1 게이트 라인 및 상기 제 2 게이트 라인은 상기 제 1 비트라인 및 상기 제 2 비트라인과 교차하는 것을 특징으로 하는 비휘발성 기억 장치.
  3. 청구항 2에 있어서,
    상기 제 1 게이트 라인은 복수개의 비트라인들에 연결된 제 1 트랜지스터들의 게이트 전극을 연결하고,
    상기 제 2 게이트 라인은 복수개의 비트라인들에 연결된 제 2 트랜지스터들의 게이트 전극을 연결하는 것을 특징으로 하는 비휘발성 기억 장치.
  4. 청구항 1에 있어서,
    n번째 비트라인과 n+1번째 비트라인 사이에 복수개의 제 1 트랜지스터 및 제 2 트랜지스터가 배치된 것을 특징으로 하는 비휘발성 기억 장치.
  5. 청구항 1에 있어서,
    상기 기억셀 트랜지스터는 정보 저장부(data storage element)를 가지되, 상기 정보 저장부는 전하트랩구조를 가지는 것을 특징으로 하는 비휘발성 기억 장치.
  6. 청구항 1에 있어서,
    상기 기억셀 트랜지스터는 정보 저장부를 가지되, 상기 정보 저장부는 플로팅 게이트 구조를 가지는 것을 특징으로 하는 비휘발성 기억 장치.
  7. 청구항 1에 있어서,
    상기 제 1 트랜지스터 및 제 2 트랜지스터는 제 1 도전형 웰에 형성되고, 상기 제 1 도전형 웰은 제 2 도전형 웰이 감싸는 것을 특징으로 하는 비휘발성 기억 장치.
  8. 반도체 기판 상에 열 방향으로 신장된 복수개의 활성영역들;
    상기 활성영역들 상부에 행 방향으로 신장되고, 평행한 제 1 게이트 라인 및 제 2 게이트 라인으로 구성된 복수개의 게이트 라인 세트;
    상기 게이트 라인 세트들 사이의 활성영역에 각각 형성된 비트라인 콘택들; 및
    상기 게이트 라인 세트들의 상부를 가로지르고, 인접한 두 활성영역들에 형성된 비트라인 콘택들에 교대로 접속된 비트라인을 포함하는 비휘발성 기억 장치.
  9. 청구항 8에 있어서,
    제 1 게이트 라인과 상기 활성영역 사이에 개재된 정보 저장부를 더 포함하는 비휘발성 기억 장치.
  10. 청구항 8에 있어서,
    상기 제 1 게이트 라인과 상기 활성영역 사이 및 상기 제 2 게이트 라인과 상기 활성영역 사이에 각각 개재된 정보 저장부를 더 포함하는 비휘발성 기억 장치.
  11. 청구항 8에 있어서,
    상기 정보 저장부는 부유 게이트인 것을 특징으로 하는 비휘발성 기억 장치.
  12. 청구항 8에 있어서,
    상기 정보 저장부는 전하 트랩 절연막인 것을 특징으로 하는 비휘발성 기억 장치.
  13. 청구항 8에 있어서,
    상기 비트 라인은 지그 재그 형상을 가지는 것을 특징으로 하는 비휘발성 기억 장치.
  14. n번째 비트라인에 연결된 제 1 트랜지스터; 및
    n+1번째 비트라인에 연결된 제 2 트랜지스터를 포함하되, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 n번째 비트라인과 n+1번째 비트라인 사이에 직렬로 연결되고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 적어도 하나는 기억셀 트랜지스터인 비휘발성 기억장치의 동작 방법에 있어서,
    제 1 트랜지스터의 게이트에 양의 기입 전압을 인가하고, 제 2 트랜지스터의게이트에 음의 기입 억제 전압을 인가하고, n번째 비트라인에 음의 기입 전압을 인가하고, n+1번째 비트라인을 플로팅시키고, 기판에 음의 기입 전압을 인가하는 제 1 트랜지스터의 기입 방법.
  15. 청구항 14에 있어서,
    제 2 트랜지스터의 게이트에 양의 기입 전압을 인가하고, 제 1 트랜지스터의게이트에 음의 기입 억제 전압을 인가하고, n+1번째 비트라인에 음의 기입 전압을 인가하고, n번째 비트라인을 플로팅시키고, 기판에 음의 기입 전압을 인가하는 제 2 트랜지스터의 기입 방법.
  16. 청구항 14에 있어서,
    제 1 트랜지스터에 양의 읽기 전압을 인가하고, 제 2 트랜지스터에 양의 패스 전압을 인가하고, n번째 비트라인에 기준 전압을 인가하고, n+1번째 비트라인에 접지 전압을 인가하는 제 1 트랜지스터의 읽기 방법.
  17. 청구항 14에 있어서,
    제 2 트랜지스터에 양의 읽기 전압을 인가하고, 제 1 트랜지스터에 양의 패스 전압을 인가하고, n+1번째 비트라인에 기준 전압을 인가하고, n번째 비트라인에 접지 전압을 인가하는 제 2 트랜지스터의 읽기 방법.
  18. 청구항 14에 있어서,
    상기 제 1 트랜지스터는 기판과 게이트 사이에 전하 저장부가 개재되고, 상기 제 2 트랜지스터는 기판과 게이트 사이에 게이트 절연막이 개재된 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
  19. 청구항 14에 있어서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 기판과 게이트 사이에 전하 저장부가 개재된 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
KR1020060092508A 2006-09-22 2006-09-22 비휘발성 기억 장치 및 그 동작 방법 KR100851546B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060092508A KR100851546B1 (ko) 2006-09-22 2006-09-22 비휘발성 기억 장치 및 그 동작 방법
TW096135138A TW200820429A (en) 2006-09-22 2007-09-20 Non-volatile memory device and method of operating the same
JP2007245909A JP2008077826A (ja) 2006-09-22 2007-09-21 不揮発性記憶装置及びその動作方法
US11/903,482 US7697336B2 (en) 2006-09-22 2007-09-21 Non-volatile memory device and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060092508A KR100851546B1 (ko) 2006-09-22 2006-09-22 비휘발성 기억 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20080027423A true KR20080027423A (ko) 2008-03-27
KR100851546B1 KR100851546B1 (ko) 2008-08-11

Family

ID=39349694

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060092508A KR100851546B1 (ko) 2006-09-22 2006-09-22 비휘발성 기억 장치 및 그 동작 방법

Country Status (4)

Country Link
US (1) US7697336B2 (ko)
JP (1) JP2008077826A (ko)
KR (1) KR100851546B1 (ko)
TW (1) TW200820429A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
ITRM20080543A1 (it) * 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR20110066697A (ko) * 2009-12-11 2011-06-17 삼성전자주식회사 어드레스 맵핑 테이블 관리 방법 및 그것을 사용하는 메모리 장치
JP2012204896A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発プログラマブルロジックスイッチ
US9001584B2 (en) * 2013-02-28 2015-04-07 Micron Technology, Inc. Sub-block decoding in 3D memory
WO2015004712A1 (ja) 2013-07-08 2015-01-15 株式会社 東芝 ロックアウトモードとノーロックアウトモードを有する半導体記憶装置
JP2015050332A (ja) * 2013-09-02 2015-03-16 株式会社東芝 不揮発性半導体記憶装置
JP2017111847A (ja) 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
US20220392909A1 (en) * 2021-06-04 2022-12-08 Globalfoundries U.S. Inc. Memory device with staggered isolation regions

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3307453B2 (ja) * 1993-03-18 2002-07-24 ソニー株式会社 昇圧回路
JP3570038B2 (ja) * 1994-11-21 2004-09-29 ソニー株式会社 半導体不揮発性記憶装置
US5790460A (en) * 1997-05-12 1998-08-04 Eon Silicon Devices, Inc. Method of erasing a flash EEPROM memory
JP3378879B2 (ja) * 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
TW354682U (en) * 1998-01-12 1999-03-11 Worldwide Semiconductor Mfg Fast flash and erasable RAM
US6188608B1 (en) 1999-04-23 2001-02-13 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device
KR20010045232A (ko) 1999-11-03 2001-06-05 박종섭 플래시 메모리 셀 및 그 제조방법
JP4761646B2 (ja) * 2000-04-27 2011-08-31 株式会社半導体エネルギー研究所 不揮発性メモリ
US6400603B1 (en) * 2000-05-03 2002-06-04 Advanced Technology Materials, Inc. Electronically-eraseable programmable read-only memory having reduced-page-size program and erase
JP2002043444A (ja) * 2000-07-27 2002-02-08 Toshiba Corp 不揮発性半導体メモリ
JP2002134633A (ja) * 2000-10-25 2002-05-10 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置とその駆動方法
JP4084922B2 (ja) * 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法
EP1451969A2 (en) * 2001-11-27 2004-09-01 Koninklijke Philips Electronics N.V. Semiconductor device having a byte-erasable eeprom memory
JP4537680B2 (ja) 2003-08-04 2010-09-01 株式会社東芝 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム
US7075140B2 (en) * 2003-11-26 2006-07-11 Gregorio Spadea Low voltage EEPROM memory arrays
KR100562506B1 (ko) * 2003-12-01 2006-03-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
JP4511539B2 (ja) * 2004-08-16 2010-07-28 富士通セミコンダクター株式会社 不揮発性半導体メモリ
US7402850B2 (en) * 2005-06-21 2008-07-22 Micron Technology, Inc. Back-side trapped non-volatile memory device
US20070047327A1 (en) * 2005-08-31 2007-03-01 Micron Technology, Inc. Erase method for flash memory

Also Published As

Publication number Publication date
US20080253190A1 (en) 2008-10-16
KR100851546B1 (ko) 2008-08-11
TW200820429A (en) 2008-05-01
JP2008077826A (ja) 2008-04-03
US7697336B2 (en) 2010-04-13

Similar Documents

Publication Publication Date Title
KR101169396B1 (ko) 비휘발성 메모리 소자 및 그 동작 방법
KR100851546B1 (ko) 비휘발성 기억 장치 및 그 동작 방법
JP3378879B2 (ja) 不揮発性半導体記憶装置及びその駆動方法
US9343152B2 (en) Cell array with a manufacturable select gate for a nonvolatile semiconductor memory device
JP2862584B2 (ja) 不揮発性半導体メモリ装置
JP3884397B2 (ja) 不揮発性半導体記憶装置
TWI603460B (zh) 三維半導體元件
JP4004809B2 (ja) 半導体装置及びその動作方法
JP2013021202A (ja) 半導体記憶装置
KR20110033747A (ko) 강유전체 메모리 소자 및 그 동작 방법
US6744106B2 (en) Non-volatile semiconductor memory device
KR20080009321A (ko) 확산 접합이 없는 비휘발성 메모리 셀
KR100532429B1 (ko) 바이트 오퍼레이션 비휘발성 반도체 메모리 장치
JP6475777B2 (ja) フィールドサブビットラインｎｏｒフラッシュアレイ
JP2002151601A (ja) 半導体記憶装置
KR20090000319A (ko) 비휘발성 메모리 소자 및 그것의 동작 방법
US7486533B2 (en) Nonvolatile semiconductor memory
US6654282B2 (en) Nonvolatile semiconductor memory device
US6822926B2 (en) Non-volatile semiconductor memory device
JP5483826B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JPH11233743A (ja) 不揮発性半導体記憶装置
US8391044B2 (en) Semiconductor memory device
US20120044759A1 (en) Nonvolatile semiconductor memory device and driving method thereof
US8379431B2 (en) Semiconductor memory device and writing method thereof
JP3522836B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 12