TW200820429A - Non-volatile memory device and method of operating the same - Google Patents

Description

200820429 25603pif.doc 九、發明說明： 【發明所屬之技術領域】 本發明是有關於—種半導體元件及其操作方法，且特 別是有關於-種非揮發性記憶體元件及其㈣方法。 【先前技術】 半導體記憶體元件根據其所應用的裝置（device)以 及系統而具有各種特性，諸如高速操作、低功率消耗（1〇而 Γ WdissiP-n)、隨機存取（ran——以及高容 量儲存（high capacity storage)。在非揮發性記憶體元件 中’雙電晶體FN穿隨型可程式唯讀記憶體胞他也攸 FN tunnding type EEPR〇M灿）具有能夠寫入嵴除 (write/emse)位元組（byte)資料的陣列（_y)結構。 因此，雙電晶體FN穿隧型可程式唯讀記憶體胞正被廣泛 用作資料存取型以及資料儲存型記憶體元件。 EEPROM胞的單元胞（unit 包括記憶體胞

G (memory cel1)電晶體以及選擇電晶體。因此，EEPR0M 胞具有以下缺點，諸如相較於快閃記憶體元件（如让 memory device )而言，胞的單元胞須佔用較大的 面私以及其知本度（integration density)較低。與快閃 記憶體相似處則是，FN穿隧型EEPROM胞包括FLOTOX 型記憶體胞電晶體，以及其具有選擇電晶體串聯至此 FLOTOX型圮k體胞電晶體的結構。一般情況下，記憶體 胞電日日體以及运擇電晶體的通道長度（channei iength)不 同，以及δ己’fe體胞電晶體的閘絕緣體（gate insuiat〇r )的一 200820429 25603pif.doc 部分具有隧道（tunnel)絕緣結構。 近年來，具有較高積集度的EEPROM胞已被廣泛使 用’其特性為具有較小的通道長度的記憶體胞電晶體以及 選擇電晶體。然而，因爲傳統的EEPROM胞中的共用源極 區域（common source region)和汲極區域的配置是不同 的’所以共用源極區域會産生漏電流（lea^age current)以 及增加電阻的問題。 ^ 【發明内容】 本發明是有關於一種非揮發性記憶體元件。此元件包 治連接至第η位元線（bitline)的第一電晶體以及連接至 第（n+1)位元線的第二電晶體。第一電晶體和第二電晶 體串聯耦接於第η位元線和第（n+1)位元線之間，以及 第一電晶體和第二電晶體中的至少一個是記憶體胞電晶 體。 …在一個貫施例中，非揮發性記憶體元件包括連接至第 ) 琶3曰體的閘極的第一閘極線（gate line)以及連接至第二 電晶體的閘極的第二閘極線。第一閘極線以及第二閘極線 可以配置成與第η位元線和第（n+1)位元線交叉（cr〇ss)。 第一閘極線可以連接至第一電晶體的閘極，此第一電晶體 與多個位元線相連接；以及第二閘極線可以連接至第二電 晶體的閘極，此第二電晶體與多個位元線相連接。 在一個實施例中，多個第一電晶體以及多個第二電晶 體被配置在第n位元元線和第（n+1)位元線之間。 兄憶體胞電晶體可以包括具有電荷捕獲結構（charge 6 200820429 25603pif.doc trapping structure)的資料儲存元件（eiemem)。 記憶體胞電晶體可以包括具有浮置閘極結構（打⑽ gate structure)的資料儲存元件。 在一個實施例中，第一電晶體和第二電晶體位於第一 導電型井（first-conductivity-type well)，此第一、曾雷 型井被第二導電型井所包圍。 Γ υ 根據本發明的另-觀點，本發明是有關於—種非揮發 性§己憶體元件。此非揮發性記憶體元件包括多個主動區域 UCtiVe呢ion)，這些主動區域在行方向（⑺^麵 —η)上^於半導體基底上。再者，多個閘極線組 gatehn請t)在列方向（r〇wdirecti〇n)上延伸於主動區 域之上，母-閘極線組包括相互平行的第—閘極線和第二 閘極線。此非揮發性記憶體亓朱 — (b.e contact)，每一 ;括位7°線接觸窗 ^間的主紅域上。位元線交又在閘極線組之上，並交 (bitline contact) 〇 動。域的位兀線接觸窗 在ί固貝施ί列中，此非揮發性言 儲存元件，處於第一閘極飨知士* 。脱兀汗旯。括貝枓 甲」位踝和主動區域之間。 在一個實施例中，此非姑 按在&杜舍私咏 此非揮發性記憶體元件更包括資料 儲存7L件’處於弟-閘極線和 線和主動區域之間。 X之间以及弟一閘極 Γ:=:’資料儲存元件是浮置閘極。 在一個貫施例中，資料 、十储存兀件是電荷捕獲絕緣體 200820429 25603pif.doc (charge trap insulator)。 在一個實施例中，位元線呈現z字形。 根據本發明的另-觀點，本發明是有關於一種非揮發 性記憶體元件的操作方法，此非揮發性記憶體元件包括^ 接至第η位元線（bitline )的第—電晶體以及連接至第（^ ) 纟元線的第二電晶體’其中第一電晶體和第二電晶體串聯 耦接於第η位元線和第（n+1)位元線之間，以及第一電 Γ ㉟體和第二電晶體中的至少—個是記憶體胞電晶體。根】 此方法，第-電晶體的程式化方法包括：施加^式^ 壓至第一電晶體的閘極；施加負程式化禁止電壓（讲 inhibit voltage)至第二電晶體的閘極；施加負程式化電壓 至第η位元線；浮置（fl0ating)第（n+1)位元線；以及 施加負程式化電壓至基底。 在一個實施例中，第二電晶體的程式化方法包括：施 加正％式化電壓至第二電晶體的閘極；施加負程式化禁止 C) 電壓至第一電晶體的閘極；施加負程式化電壓至第（η+i ) 位7L線；浮置第n位元線；以及施加負程式化電壓至基底。 在一個實施例中，第一電晶體的讀取方法包括：施加 正邊取黾壓至第電晶體·，施正導通電壓（pass voltage) 至弟—黾曰曰體’知加參考電壓（reference v〇hage)至第^ 位元線；以及施加接地電壓（gr〇undv〇ltage)至第（η+1) 位元線。 在一個實施例中，第二電晶體的讀取方法包括：施加 正讀取電壓至第二電晶體；施加正導通電壓至第一電晶 8 200820429 25603pif.doc Ο 脸，施加參考電壓至第（η+1) 壓至第η位元線。 在 位元線，以及施加接地 電 體的閘極之間，π二:諸存兀件處於基底和第-電晶 體的間極之』。 雜絕緣體處於基底和第二電晶 體的施例中，f荷儲存元件處於基底和第-脰的閘極之間，以及基底和第 第一電 電晶體的閘極之間 易懂 明如下 【實施方式】 县偺月'^上述和其他目的、特徵和優點能更明顯 ，4寸舉較佳實施例，並配合所附圖式，作詳细古兒 明ΐ:。然而，本發明實現於各種不同的實施例中，但這 些Λ施，HL翻以限定本發明。而且經域供這些實施 U 例，以70全並徹底地揭露本發明，以使得任何熟習此技藝 者可，瞭解本發明的保護範圍。在附圖中，爲了清楚地描 述，誇大了層和區域的厚度。同時也需要知曉的是，在某 一層被指定“位於另一層或者基底之上，，時，此層可以直 接位於此另一層或者基底之上，或者在它們之間還可以存 在介入層（intervening layer)。 圖1繪示爲根據本發明第一實施例之非揮發性記憶體 元件的胞陣列（cell array)。在此胞陣列中，電晶體M1 以及S1處於P井（p_weu)上，且p井被N井（N_well) 200820429 25603pif.doc

所包圍。單元胞（unit cell)包括第一電晶體Ml以及第二 電晶體S1，第一電晶體Ml以及第二電晶體si相互串聯。 多個單元胞被配置在胞陣列中。第一胞電晶體Ml在列方 向上相互連接以構成第一閘極線SL，以及第二胞電晶體 si在列方向上相互連接以構成第二閘極線WL，第二閘極 線WL與第一閘極線SL平行。閘極線組（gate Une set) 配置在胞陣列中，其中每一閘極線組包括第一閘極線SL 以及第二閘極線WL。閘極線SL以及WL中的每一個藉由 行選擇電晶體丁八連接至行選擇線GCLn。 曰 多個位元線BLn被配置成與第一閘極線SL以及第二 ，極線WL父叉（cross)。單元胞麵接在第n位元線以及 第（n=l)位元線之間。第一電晶體M1連接至第^位元線， 第二電晶體S1連接至第（n+1)位元線。從而，第一 ^曰日耻Ml以及第二電晶體§1串聯耦接在第n位元線以及 第（η+1)位元線之間。 在上述結構中，8個電晶體連接至一個閘極線而能夠 位元祆作，以回應於閘極線和位元線的選擇。然而， I立7L的數目可以隨連接至閘極線的電晶體的數目而變 Μ，例中’第一電晶體M1可以是記憶體胞電晶 ί以4二電晶體S1可以是選擇電晶體。第—閉極線SL ^'1測線（sensmghne)，以及第二閘極線WL可以是 括帝葙键0^dlme) G在EEPR0M胞中’記憶體胞電晶體包 私…件。此電荷儲存元件可以是位於FL0T0X結 10 200820429 25603pif.doc 構下的浮置閘極（floating gate)以及處於電荷捕獲結構 (charge trapping structure)下的電荷捕獲絕緣體（Charge trap insulator)。 在本實施例中，胞陣列結構不使用形成於基底上之摻 質擴散結構（impurity diffusion structure )的共用源極線 (common source line)而且位元線（bitline wiring )可能 與單元胞的兩端連接。因此，可以減少電阻以增加訊號傳 送速度，以及單元胞的摻質擴散層可以相互分離以抑制漏 電流。 圖2繪示爲根據本發明第二實施例之非揮發性記憶體 元件的等效電路圖。在圖2的實施例中，胞陣列結構具有 比圖1的實施例更大的記憶體容量。請參看圖2，在非揮 發性記憶體元件的胞陣列中，電晶體M1和M2被配置在p 井上，且P井被N井所包圍。單元胞（unit ceu)包括第 包曰曰體Ml以及第一電晶體μ〕。多個單元胞被配置在胞 陣列中。在此胞陣列中，第一電晶體M1在列方向上相互 連接以構成第一閘極線SL1，以及第二電晶體M2在列方 问上相互連接以構成第二閘極線SL2。閘極線組配置在胞 陣列中，其中每一閘極線組包括第一閘極、線su以及第二 閘極線SL2。閘極線SL1以及SL2中的每一個藉由行選擇 電晶體τΑ連接至行選擇線GCLn。 多個位元線BLn被配置成與第-閘極線SL1以及第二 ，極線SL2交叉（咖s)。單元胞_在第η位喊以及 弟（n+1)位元線之間。第—電晶體組連接至第n位元線， 11 200820429 25603pif.doc 以及第二電晶體M2連接至第（n+1)位元線。從而，第一 電晶體Ml以及第二電晶體姐串聯輕接在第n位元線以 及第（η+1 )位元線之間。 /一在上述結構中，8個電晶ϋ連接至—個閘極線而能夠 ,執行位元操作，以回應於閘極線和位元線的選擇。然而， 才呆作位兀的數目可以隨連接至閘極線的電晶體的數目而變 化。 在本實施例中，第一電晶體Ml以及第二電晶體Μ2 中的每一個可以是記憶體胞電晶體。當第一電晶體Μι在 偏壓條件下而被選擇時，第二電晶體M2可以用作選擇電 曰曰體。當第二電晶體M2在偏壓條件下而被選擇時，第一 ，晶體Ml可以用作選擇電晶體。從而，藉由儲存資料在 第一電晶體Ml和第二電晶體M2中，可以成為雙電晶體_ 雙位元單元胞。 圖3繪示爲根據本發明第一實施例之非揮發性記憶體 元件的上視圖。非揮發性記憶體元件包括位於半導體基底 上而在行方向彼此平行的多個主動區域Act。多個閘極線 被配置成位於主動區域Act上而與之交叉。閘極線可以書,丨 分爲第一閘極線SL以及第二閘極線WL。第一閘極線SL 以及第—閘極線WL組成閘極線組（gate line set) WLP。 第一閘極線SL是感測線，記憶體胞電晶體Ml在列方向 上相互連接於第一閘極線S]L ;以及第二閘極線WL是字 線，選擇電晶體S1在列方向上相互連接於第二問極線 WL。記憶體胞電晶體Ml形成於第一閘極線SL以及主動 200820429 25603pif.doc 區域Act的相父區塊（mtersecti〇n )。記憶體胞電晶體傾 包括電荷儲存CS，電荷儲存CS嵌人在第-閘極線SL以 及主動區域Act之間。電荷儲存cs可以是浮置間極 電荷捕獲絕緣體。 •因此，隧道絕緣體浮置閘極以及中間介電質（intergate dielectric )可以位於第一閘極線乩和主動區域—之間， 以及閘絕緣體可以位於第二閘極線WL*主動區 (': 間。 /

方f個閘極線組WLP被配置成位於主動區域Act上且 -、之父叉。位元線接觸窗DC (bitline contact)連接至位於 曱1極線組WLp之間的主動區域Act。位元線位於閑 極線組WLP上且與之交叉。位元線BLx電性連接至兩個 I鄉的主動區域Acti以及八叫。如圖所示，位元線Bl交 替連接於形成在兩個相鄰的主動區域Acti以及Actj之間的 位元線接觸窗DC，例如，第一位元線接觸窗DCi以及第 , 〜位元線接觸窗DCj。從而，如圖所示，位元線bl以Z 字形的配置延伸在閘極線之上。 儘官圖中沒有顯示，摻雜層（impurity_d〇ped layer) 可以形成於相鄰於閘極線組WLP兩侧的主動區域Act 中刀別作爲源極和没極。此外，摻雜層可以形成於位於 昂—閘極線S L以及第二閘極線WL之間的主動區域a ct， 作爲浮置擴散層。 •根據本發明，主動區域Act可以以有規則的最小間距 (Pitch)配置，以及位元線bl以Z字形配置。因此，源 13 200820429 25603pif.doc 極和沒極可以具有相 (_)。再者，、經由:構而不會增加胞陣列的面積 〜。區域所造成的漏電流和電阻會

C/ 元件的上視s'丨/本發㈣二實闕的轉發性記憶體 -芙底t，二非揮發性記憶體元件包括多個配置於半導 罢<丁方向上相互平行的主動區域Act。多個 ==在主動區域Act上且與之交叉。間極線可 以士爲弟：閘極軸以及第二閘極線SL2,第-閘極 線似Γ及第—閘極線SL2組成閘極線組（gate line set) m。SL是第—感測線，第—記憶體胞電晶 體Ml在列方向上相互連接於第—閘極線su ;以及第二 閘極線SL2是第二感測線，第二記憶體胞電晶體M2在列 方向上相互連接於第二閘極線SL2。電荷儲存cs嵌入在 第-閘極線SL1以及主動區域Aet之間，以及第二閘極線 SL2和主動區域Act之間。在第一記憶體胞電晶體mi被 每擇作爲έ己憶體胞的情況下，第一感測線作爲感測線，第 二感測線作爲字線，以及第二記憶體胞電晶體Μ2作爲選 擇電晶體。當第二記憶體胞電晶體M2被選擇作爲記憶體 胞時’弟二感測線作爲感測線，第一感測線作爲字線，以 及第一記憶體胞電晶體Ml作爲選擇電晶體。 多個閘極線組WLP被配置在主動區域Act之上且與 之交叉。位元線接觸窗（contact) DC連接至位於閘極線 組WLP之間的主動區域Act。位元線BLx電性連接至兩 個相鄰的主動區域Acti以及Actj。如圖所示，位元線 14 200820429 25603pif.doc 父替連接至形成在兩個相鄰的主動區域之間的位元線接觸 窗DC，例如，第一位元線接觸窗Da以及第二位元線接 觸窗DCj。從而，如圖所示，位元線Bl以z字形的配置 延伸在閘極線之上。 1笞圖中;又有妹頁示，摻雜層（impurhy_d〇ped 一沉） 可以形成於位於閘極線組WLp兩侧的主動區域Act中， 而为別作爲源極和汲極。此外，摻雜層可以形成於位於第 (Ί —閘極線SL1以及第三閘極線SL2之間的主動區域Act， 而作爲浮置擴散層。 •根據本發明，主動區域Act可以以有規則的最小間距 (pitch)配置，以及位元線BL以z字形配置。因此，源 極和汲極可以具有相同的結構而不會增加胞陣列的面積 (area)。再者，經由源極區域所造成的漏電流與電阻會 小於須形成共用源極線的傳統的非揮發性記憶體元件。 +與第一實施例相比較，連接至構成閘極線組的閘極線 Lj 的黾日日脰可以疋§己憶體胞電晶體，從而儲存容量;(:¾加了一 倍。 曰 圖5繪示爲根據本發明第—實施例的非揮發性記憶體 兀件之操作方法的等效電路圖。 。月參看圖5，g己憶體胞電晶體Ml和選擇雷曰财虫 在第η位贼以及第㈤)仏 ^的，解中’ η爲大於i的整數）之間。在記憶體胞 陣列中，早元胞被配置在列方向以及行方向上，以連接至 感測線SLn ’字線WLn，以及位元線队，其中每—單元胞 15 200820429 25603pif.doc 巴祜記憶體脃電晶體Ml以及選擇1：晶體Si。 記憶體胞電晶體Ml以及選擇電晶體Sl處於p井上， 且P井被N井所包圍。也就疋說，非揮發性記惊體元件的 胞陣列可以具有與傳統的非揮發性記憶體元件的胞陣列中 的井相同的配置。 表1顯不了根據本發明第一實施例之非揮發性記憶體 元件的偏壓條件。 <表1> WLn SLn BLn.i -—^—, BLn BLn1 程 式 化 已選擇 Vpn Vpp Vpn 0 --^£1 卞 1 浮置 未選擇 Vpn Vpp 0 --—, 0 抹 ----.—, 除 已選擇 0 Vnn 浮置 浮置 浮置 讀 取 已選擇 Vpass Vread 0.5 0 0 P井N井 Vpn Vpn Vnp *Vpn:負程式^止電壓^ *Vnn:負抹除電壓 *Vnp:正抹除電^

Vpp

Vpp

Vnp 0 16 200820429 25603pif.doc 第（η-】)位元線以程式化 晶體腿的電荷館存中。此時，已^擇的記憶體跑電 队並使第㈣)位元線见州浮置，以 ^至第n位元線 電晶體被程式化。 π止未邊擇的記憶體颱 在抹除操作中，施加接 Ο ，感叫以及施力爾束 :在Τ的;馳㈣電荷儲存中的負電荷。此時以位= 造^抹除接點（㈣㈣㈣知及遺漏ί ^在頃取麵作中，施加導通電壓Vpass至字 =ΠΓ㈣測線SLn，以及施加參考電壓至二 線。在本貫施例中，參考電壓爲α5伏特，但 从尚於或者低於0.5伏特。施 > 考包2可 缓以4 y 订她加以大知的包壓至未選擇的位元 Ο 電承(& ^，"^低於已程式化岐憶馳的閾值 "⑶ddWltage)並高於已抹除的記憶體月包的閾值電壓‘ 元妹=、、曰不爲根據本發明第二實施例之非揮發性記憶體 件的标作方法的等效電路圖。 請參看圖6，第一記憶體胞電晶體M1釦 :電晶⑽串聯耦接在第n位元線BLn以及第弟= 在此特定的圖解中，n爲大於1的整數）之間。 在纪憶體胞陣列中，單元胞被配置在列方向以及行方向 上以連接至第一感測線SLnl，第二感測線SLn2，以及位 兀，BLn，其中每一單元胞包括第一記憶體胞電晶體M1以 及第二記憶體胞電晶體M2。 17 200820429 25603pif.doc 苐一冗憶體胞電晶體ΜΙ以及第二記憶體胞電晶體 M2處於P井上，且p井被N井所包圍。也就是說，非揮 發性記憶體元件的胞陣列可以具有與傳統的非揮發性記憶 體元件的胞陣列中的井相同的配置。 表2顯示了根據本發明第二實施例之非揮發性記憶體 元件的偏壓條件。 <表2> SLnl sl1i2 BLn_] BLn BLn+1 P井 N井 程式 Ml Vpp Vpn Vpn 0 浮置 Vpn Vpp 化 M2 Vpn Vpp 浮置 Vpn ——'— 0 Vpn Jrr7 Vpn 抹除 Ml Vim 0 浮置 浮置 浮置 Vnp Vnp M2 0 Vnn 浮置 浮置 浮置 Vnp VlTD 讀取 Ml Vread Vpass 0.5 0 浮置 0 0 M2 Vpass Vread 0 0.5 浮置 0 0

Vpn:負程式化禁止電壓*Vpp:正程式化電厚 Vnn:負抹除電壓 *Vnp:正抹除電壓土 Vpass ••導通電壓 *Vread:讀取電壓 Ο =面將參絲2來詳細描述㈣耦接在第⑷）位 以及第η位元線之間的單元胞的操作方法。 在第一記憶體胞電晶體M1的程式化操作中，施 程式化禁止電壓Vpn至第二感測線SL 、 胞包日日脰M2的通逼。施加正程式化電壓至第 以及施加負程式化禁止電壓V 至P 、、” 11 BLw以程_電荷絲—記軸線 c兒日日體Ml的電荷儲 18 200820429 25603pif.doc 此時」ί加接地電壓至第η位元線I並使第㈣位 '、、」以禁止未選擇的記憶體胞電晶體被程式化。 體胞電晶體Μ2的程式化操作中，施加負 胞電晶體M1的通道。r:::="Lnl以關閉第-記憶體 ST ，以Α σ、 耘式化電壓Vpp至第二感測線 112 也加負程式化禁止電壓Vpn至P并以及篦n/ffr - Ο

CJ 線BLn，以程式化負電 二至P井以及弟n位凡 儲存中。此時，施加“ 胞電晶體Μ2的電荷 位元祕n+1浮置，以Ϊ=線&並使第㈣ 。止未砥擇的纪憶體胞電晶體被程式化。 在弟一圮憶體胞電晶體M1的抹险 :壓至第二感測線I，施加負、:σ ; sLnl，以及施加正抹除雷 “一乐α馮線 憶體胞_存中的; (Junctlon) 在第-兄憶體胞電晶體M2的抹 1壓至第一感測線SLnl，施加電 二： 制藉由連接浮置以抑 的減小。 /、及退漏所仏成的抹除速度 在第-記憶體胞電 電，vpass㈣：_線SL痛、=^導通 測線1以及施加參考電壓至已選擇的位元線7弟—感 ^π-i 19 200820429 25603pif.doc 實施例中，參考電壓爲0·5伏特，但參考電壓可以高於或者低 於0.5伏特。施加〇伏特的電壓至未選擇的位元線BLn，BLn+] 以及P井。讀取電壓Vread低於已程式化的記憶體胞的閾值電 壓（thresholdvoltage)並高於已抹除的記憶體胞的閾值電壓。 在第二記憶體胞電晶體M2的讀取操作中，施加導通 電壓Vpass至第一感測線sLn〗，施加讀取電壓vread至第二感 測線SLm，以及施加參考電壓至已選擇的位元線8]^。施加〇 (Ί 伏特的電塵至未選擇的位元線BLn]，BLn+i以及P井。 根據本發明，可以形成包括雙電晶體_單位元之單元胞 的非揮發性記憶體元件，其中記憶體胞的汲極區域和源極 區域具有相同或者相似的結構。此外，因爲根據本發明之 非，發性記憶體元件的胞陣列可以包括雙電晶體-雙位元 t早兀胞’所以非揮發性記憶體元件的儲存容量增：了一 〇 ^匕以較佳實施例揭露如上，麸 限定本發明，任何_此技藝者，在不脫縣=非用以 和範圍内，當可作些許之更動與潤飾，因此=之精神 範圍當視後附之切專利範_界定者爲准。之保護 【圖式簡單說明】 τ 實施例之非揮發性 實施例之非揮發性 實施例之非揮發性 記憶體 記憶體 記憶體 圖1纟會示爲根據本發明第一 元件的等效電路圖。 圖2繪示爲根據本發明第二 元件的等效電路圖。 圖3繪示爲根據本發明第一 20 200820429 25603pif.doc 元件的上視圖。 圖4繪示爲根據本發明第二實施例之非揮發性記憶體 元件的上視圖。 圖5繪示爲根據本發明實施例之非揮發性記憶體元件 的操作方法的等效電路圖。 圖6繪示爲根據本發明另一實施例之非揮發性記憶體 元件的操作方法的等效電路圖。 【主要元件符號說明】

Ml :第一電晶體、記憶體胞電晶體 S1 :第二電晶體、選擇電晶體 SL :第一閘極線 WL :第二閘極線 TA :行選擇電晶體 GCLn :行選擇線 BL :位元線 M2 :第二電晶體 ''J SL1 :第一閘極線 SL2 :第二閘極線 WLP :閘極線組 Act :主動區域 DC :位元線接觸窗 21

Claims (1)

1. 200820429 25603pif.doc 十、申請專利範園： 1 一種彳Μ軍發性&己憶體元件匕括· 第一電晶體，連接至第η位凡線；以及 第二電晶體，連接至第（η+1)位元線， 其中所述第/電晶體和所述第二電晶體串聯耦接於所 述第η位元線和所述第（η+1)位兀線之間，以及所述第 一電晶體和所述第二電晶體中的至少一個包括記憶體胞電 ρ 晶體。 2.如申請專利範圍第1項所述之非揮發性記憶體元 件，更包括： 第一閘極線，連接至所述第一電晶體的閘極；以及 第二閘極線’連接至所述弟^一電晶體的閘極， 其中所述第一閘極線以及所述第二閘極線被配置成與 所述第η位元線和所述第（η+〇位元線交叉。 3·如申請專利範圍第2項所述之非揮發性記憶體元 件，其中所述第一閘極線連接至與多個位元線相連接的第 / ^電晶體的閘極’以及所述弟二閘極線連接至與多個位元 線相連接的第二電晶體的閘極。 4·如申請專利範圍第1項所述之非揮發性記憶體元 件’其中多個第一電晶體以及多個弟一電晶體被配置在所 述第η位元線和所述第（η+1)位元線之間。 5·如申請專利範圍第1項所述之非揮發性記憶體元 件，其中所述記憶體胞電晶體包栝具有電荷捕獲結構的資 料儲存元件。 22 Ο

   200820429 25603pif.doc 6·如申請專利範圍第1項所述之非揮發性記檍體元 件’其中所述記憶體胞電晶體包括具有浮置閘極結構的資 料儲存元件。 7·如申請專利範圍第1項所述之非揮發性記憶體元 件’其中所述第一電晶體和所述第二電晶體位於第一導電 型井上，所述第一導電型井被第二導電型井所包圍。 8·—種非揮發性記憶體元件，包括： 多個主動區域，所述多個主動區域在行方向上延伸於 半導體基底之上； 多個閘極線組，所述多個閘極線組在列方向上延伸於 所述主動區域之上，每一所述閘極線組包括相互平行的第 一閘極線和第二閘極線； 位元線接觸窗，每一所述位元線接觸窗形成於所述閘 極線組之間的所述主動區域之上；以及 位元線，交叉於所述閑極線組之上並交替連接至形成 於兩個相鄰主動區域的所述位元線接觸窗。 9.如申請專利範圍第8項所述之非揮發性記憶體元 件，更包括資㈣存元件，處於所述第—閘極 動區域之間。 10·如甲睛寻利範圍第 件 件 7遮之羿禪龟性記憶體元 其中所述貝梅I存元件包括浮置閘極。 11. 如申請專利範圍第9項所述、之非揮錢記憶體元其二VI 70件包括電荷捕獲絕緣體。12. 如“相關第8項所述之轉發性記憶體元 200820429 25603pif.doc 件，更包括貧料儲存元件，處於所述第一閘極線和所述主 動區域之間以及處於所述第二閘極線和所述主動區威之 間。 13·如申請專利範圍第12項所述之非揮發性記憶體元 件，其中所述資料儲存元件包括浮置閘極。 I4·如申請專利範圍第12項所述之非揮發性記憶體元 件，其中所述資料儲存元件包括電荷捕獲絕緣體。 Ο ϋ如申請專利範圍第8項所述之非揮發性記憶體元 件，其中所述位元線的形狀包括Ζ字形。 16· —種非揮發性記憶體元件的操作方法，所述奍揮發 性記憶體元件包括連接至第η位元線的第一電晶體以及連 接至第（η+1)位元線的第二電晶體，其中所述第/電晶 體和所述第二電晶體串聯耦接於所述第元線和所述第 (η+1)位元線之間，以及所述第一電晶體和所述第二電 晶體中的至少一個包括記憶體胞電晶體，其中所述第一電 晶體的程式化方法包括： 施加正程式化電壓至所述第一電晶體的閘極； 施加負程式化禁止電壓至所述第二電晶體的閘極； 把加負程式化電壓至所述第η位元線； 浮置所述第（η+1)位元線；以及 Μ加負程式化電壓至基底。 Π·如申請專利範園第16項所述之非揮發性纪憶體元 件的#作方法，其中所述第二電晶體的程式化方法包括·· %加正程式化電麈炱所述第二電晶體的閘極； 24 200820429 25603pif.doc 施加負程式化禁止電壓至所述第一電晶體的閘極； 施加負程式化電壓至所述第（n+1)位元線； 浮置所述第η位元線；以及 施加負程式化電壓至基底。 18.如申請專利範圍第16項所述之非揮發性記憶體元 件的操作方法，其中所述第一電晶體的讀取方法包括： 施加正讀取電壓至所述第一電晶體； ρ 施加正導通電壓至所述第二電晶體； 施加參考電壓至所述第！!位元線；以及 施加接地電壓至所述第（η+1)位元線。 19·如申請專利範圍第％項所述之非揮發性記憶體元 件的操作方法，其中所述第二電晶體的讀取方法包括： 施加正讀取電壓至所述第二電晶體； 施加正導通電壓至所述第一電晶體； 施加參考電壓至所述第（η+1)位元線；以及 施加接地電壓至所述第11位元線。 U 20·如申請專利範圍第16項所述之非揮發性記憶體元 件的操作方法，其中所述非揮發性記憶體元件更包括電荷 儲存元件以及閘極絕緣體，所述電封儲存元件處於所述基 底和所述第一電晶體的所述鬧極之間，所述閘極絕緣體處 於所述基底和所述第二電晶體的所述閘極之間。 21·如申請專利範圍第16項所述之非揮發性記憶體元 件的操作方法，其中所述非揮發性記憶體元件更包括電荷 儲存元件，處於所述基底和所述第一電晶體的所述閘極之 25 200820429 25603pif.doc 間，以及處於所述基底和所述第二電晶體的所述閘極之間。 〇 26