TWI712158B - 儲存裝置 - Google Patents

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松尾浩司
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日商東芝記憶體股份有限公司
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Abstract

一種儲存裝置，其包括：一結晶矽基板；一堆疊膜，其包括設置於該結晶矽基板上且平行於一結晶矽基板表面而延伸之複數個結晶矽膜及平行於該結晶矽基板表面而在該等各別結晶矽膜之間延伸的複數個絕緣膜；複數個第一導電層，其各自具有穿透該堆疊膜之至少一部分且位於該堆疊膜下方之一斷開末端部分；記憶體單元，其分別設置於該複數個結晶矽膜與該複數個第一導電層之間；及複數個第二導電層，其分別電連接至該複數個結晶矽膜。

Description

儲存裝置
本文中所描述之實施例大體上係關於一種儲存裝置。
已經對大容量非揮發性記憶體進行積極開發。此一類型之記憶體能夠進行記憶體單元之低電壓及低電流操作、高速切換，及小型化及高度整合。
為了自大容量非揮發性記憶體讀取資料且將資料寫入至大容量非揮發性記憶體，組合使用記憶體單元及包括電晶體之周邊電路。當記憶體單元藉由安置在記憶體單元之下的佈線連接至周邊電路時，難以提供低成本記憶體，此是因為其結構並不簡單。
至少一個實施例提供一種具有小通道電阻之儲存裝置。
一般而言，根據至少一個實施例，儲存裝置包括：結晶矽基板；堆疊膜，其包括設置於結晶矽基板上且平行於結晶矽基板表面而延伸之複數個結晶矽膜及平行於結晶矽基板表面而在各別結晶矽膜之間延伸的複數個絕緣膜；複數個第一導電層，其各自具有穿透堆疊膜之至少一部分且位於該堆疊膜下方之斷開末端部分；記憶體單元，其分別設置於複數個結晶矽膜與複數個第一導電層之間；及複數個第二導電層，其分別電連接至複數個結晶矽膜。
相關申請之交叉引用
本申請案是基於並主張來自2018年9月20日提交之日本專利申請案第2018-176087號的優先權，該申請案之全部內容以引用之方式併入本文中。
下文中，將參考圖式描述實施例。在圖式中，相同或類似參考標號將給至相同或類似元件。 (第一實施例)
至少一個實施例之儲存裝置包括：結晶矽基板；堆疊膜，其包括設置於結晶矽基板上且平行於結晶矽基板表面而延伸之複數個結晶矽膜及平行於結晶矽基板表面而在各別結晶矽膜之間延伸的複數個絕緣膜；複數個第一導電層，其各自具有穿透堆疊膜之至少一部分且定位在該堆疊膜下方的斷開末端部分；記憶體單元，其分別提供於複數個結晶矽膜與複數個第一導電層之間；及複數個第二導電層，其分別電連接至複數個結晶矽膜。
圖1為至少一個實施例之儲存裝置100的示意性橫截面圖。
在圖1中，x方向為第一方向之實例，交叉垂直於x方向之y方向為第二方向之實例，且交叉垂直於x方向及y方向的z方向為第三方向之實例。
至少一個實施例之儲存裝置100為非揮發性半導體記憶體。
結晶矽基板2經設置平行於xy平面。
絕緣層40設置於結晶矽基板2上。絕緣層40較佳地包括氧化矽、氮氧化矽，或碳添加氧化矽以用於與稍後將描述之周邊電路絕緣體62接合。
堆疊結構10設置於絕緣層40中。堆疊結構10包括平行於結晶矽基板表面而延伸的複數個結晶矽膜14及平行於結晶矽基板表面而在各別結晶矽膜14之間延伸的複數個絕緣膜12。在圖1中，結晶矽膜14a、14b、14c及14d說明為複數個結晶矽膜14。另外，說明絕緣膜12a、12b、12c及12d作為複數個絕緣膜12。複數個絕緣膜12包括例如氧化矽或氮化矽。
另外，圖1中所說明之結晶矽膜14之數目及絕緣膜12之數目中的每一者為四，但其數目不限於此。
結晶矽膜14充當儲存裝置100之字線WL。位於較高位置處之結晶矽膜14具有較小面積。
複數個第一導電層(導電柱) 36穿透堆疊結構10以便與z方向平行。在圖1中，第一導電層36a、36b、36c、36d、36e、36f及36g說明為複數個第一導電層36。複數個第一導電層36包括導體。複數個第一導電層36包括例如含有雜質的導電多晶矽、金屬或金屬矽化物。位於堆疊結構10之下部部分中的複數個第一導電層36之末端部分未連接至其他第一導電層36。另外，複數個第一導電層36可能未穿透所有複數個結晶矽膜14及所有複數個絕緣膜12，其穿透堆疊結構10。
複數個記憶體單元MC設置於複數個第一導電層36與複數個結晶矽膜14之間。複數個記憶體單元MC是例如複數個場效應電晶體(FET)。
另外，在圖1中，七個第一導電層36經設置，但其數目不限於此。
藉由在第一導電層36與結晶矽膜14之間施加電壓，電荷可累積於第一導電層36與結晶矽膜14之間的記憶體單元MC中且資訊可經儲存。
複數個第二導電層(第二導電柱) 38電連接至各別結晶矽膜14 (充當儲存裝置100中之通道)。接著，複數個第二導電層38延伸至結晶矽基板2以便與z方向平行。在圖1中，複數個第二導電層38a、38b、38c及38d說明為複數個第二導電層38。複數個第二導電層38包括例如含有雜質之導電多晶矽、金屬或金屬矽化物。舉例而言，令人滿意地使用由鈦(Ti)膜、氮化鈦(TiN)膜及鎢(W)膜形成之第二導電層38。另外，在圖1中，四個第二導電層38經設置，但其數目不限於此。
第一電極44設置於堆疊結構10之上部部分中。第一電極44包括銅(Cu)。第一電極44經由佈線58a及佈線58b電連接至複數個第一導電層36的一個末端。
另外，圖1中說明七個第一電極44，但其數目不限於此。另外，複數個第一導電層36可電連接至一個第一電極44。
第二電極46設置於堆疊結構10之上部部分中。第二電極46包括銅(Cu)。第二電極46經由佈線58a及佈線58b電連接至複數個第二導電層38。
另外，圖1中說明四個第二電極46，但其數目不限於此。另外，複數個第二導電層38可電連接至一個第二電極46。
周邊電路基板60設置在第一電極44及第二電極46上方。周邊電路基板60可以由以下各者形成：例如，矽(Si)基板或鍺(Ge)基板，其為單晶半導體基板；或砷化鎵(GaAs)基板、氮化鎵(GaN)基板或碳化矽(SiC)基板，其為化合物半導體基板。周邊電路基板60經設置與xy平面平行。
周邊電路絕緣體62設置於周邊電路基板60與絕緣層40之間。周邊電路絕緣體62較佳地包括氧化矽、氮氧化矽或碳添加氧化矽以用於與絕緣層40接合。
第三電極64設置在第一電極44與周邊電路基板60之間的周邊電路絕緣體62中。第三電極64可包括Cu。第三電極64藉由例如佈線58c電連接至電晶體88。另外，第三電極64電連接至第一電極44。
另外，圖1中說明七個第三電極64，但其數目不限於此。另外，複數個第一電極44可電連接至一個第三電極64，或一個第一電極44可電連接至複數個第三電極64。以此方式，連接模式不受特定限制。
第四電極66設置在第二電極46與周邊電路基板60之間的周邊電路絕緣體62中。第四電極66包括Cu。第四電極66藉由例如佈線58c電連接至電晶體88。另外，第四電極66電連接至第二電極46。
另外，圖1中說明四個第四電極66，但其數目不限於此。另外，複數個第二電極46可電連接至一個第四電極66，或一個第二電極46可電連接至複數個第四電極66。以此方式，連接模式不受特定限制。
電晶體88設置於周邊電路基板60中。在圖1中，電晶體88a、電晶體88b及電晶體88c說明為電晶體88。電晶體88用於驅動記憶體單元MC。圖1中說明三個電晶體88，但電晶體88之數目不受特定限制。
舉例而言，專利文獻1中描述記憶體單元MC之操作的實例。
另外，在圖1中，省略與位障金屬有關之描述。
圖2為根據第一實施例之電晶體88之示意性橫截面圖。電晶體88包括元件隔離區域68、源極部分74、汲極部分76、通道部分80、閘極絕緣膜82，及閘極部分84。
元件隔離區域68包括絕緣體，例如氧化物或氮化物。
源極部分74包括源極區域74a及設置於源極區域74a上且包括金屬矽化物之金屬矽化物部分74b。汲極部分76包括汲極區域76a及設置於汲極區域76a上且包括金屬矽化物的金屬矽化物部分76b。
通道部分80包括例如結晶半導體。
閘極部分84包括閘電極84a及設置於閘電極84a上且包括金屬矽化物之金屬矽化物部分84b。
金屬矽化物是例如矽化鈦、矽化鋁、矽化鎳、矽化鈷、矽化鉭、矽化鎢，或矽化鉿。
圖3為根據第一實施例之第一導電層36附近的示意性橫截面圖。
隧道絕緣膜91設置在第一導電層36周圍。電荷儲存膜92設置在隧道絕緣膜91周圍。阻擋絕緣膜93設置在電荷儲存膜92周圍。在圖3中，阻擋絕緣膜93a、93b、93c及93d經設置為阻擋絕緣膜93。
隧道絕緣膜91為絕緣薄膜，但為當施加預定電壓時電流所流經之膜。隧道絕緣膜91包括例如氧化矽。另外，氧化矽層、氮化矽層及氧化矽層可以此順序自第一導電層36堆疊。
電荷儲存膜92為包括能夠對其中之電荷進行累積之材料的膜。電荷儲存膜92包括例如氮化矽。
阻擋絕緣膜93為防止電荷在電荷儲存膜92與結晶矽膜14之間流動的膜。阻擋絕緣膜93包括例如氧化矽。
在圖3中，由點線指示之區為單個FET，且對應於記憶體單元MC。
在圖3中，省略對位障金屬之說明。
圖4至圖9為說明在根據第一實施例製造儲存裝置100的方法當中之儲存裝置之示意性截面圖。
首先，複數個矽鍺膜18及複數個結晶矽膜14交替地形成於結晶矽基板2上，例如藉由磊晶生長方法。具體而言，矽鍺膜18a形成於結晶矽基板2上，結晶矽膜14a形成於矽鍺膜18a上，矽鍺膜18b形成於結晶矽膜14a上，結晶矽膜14b形成於矽鍺膜18b上，矽鍺膜18c形成於結晶矽膜14b上，結晶矽膜14c形成於矽鍺膜18c上，矽鍺膜18d形成於結晶矽膜14c上，且結晶矽膜14d形成於矽鍺膜18d上。接著，絕緣層40形成在複數個矽鍺膜18及複數個結晶矽膜14周圍(圖4)。本文中，矽鍺膜18為例如包括至少30原子%鍺之矽鍺膜。
接著，舉例而言，蝕刻經執行，其方式為使得：矽鍺膜18b及結晶矽膜14b之面積小於矽鍺膜18a及結晶矽膜14a的面積；矽鍺膜18c及結晶矽膜14c之面積小於矽鍺膜18b及結晶矽膜14b的面積；及矽鍺膜18d及結晶矽膜14d之面積小於矽鍺膜18c及結晶矽膜14c的面積。接著，藉由例如蝕刻形成穿透絕緣層40、複數個矽鍺膜18及複數個結晶矽膜14的通孔34 (圖5)。在圖5中，通孔34a、34b、34c、34d、34e、34f、34g、34h、34i、34j及34k說明為通孔34。
接著，虛設膜39形成於通孔34中之一些中(圖6)。本文中，虛設膜39為例如有機塗層膜。在圖6中，虛設膜39a、39b、39c、39d、39e及39f分別形成於通孔34a、34c、34e、34g、34i及34k中。
接著，矽鍺膜18藉由例如使用氯化氫(HCI)之濕式蝕刻或乾式蝕刻去除。因此，空孔19a、19b、19c及19d形成於去除矽鍺膜18之部分中(圖7)。此時，虛設膜39充當用於結晶矽膜14及絕緣層40的增強材料。因此，即使矽鍺膜18經去除，但結晶矽膜14及絕緣層40之形狀以與當矽鍺膜18形成時相同之方式保持。
接著，虛設膜39藉由例如灰化經去除。接著，絕緣膜12形成於空孔19中。接著，形成於通孔34中之絕緣膜12之一部分經去除(圖8)。此時，當通孔34之直徑大於絕緣膜12之膜厚度t時，絕緣膜12可經形成以便填充空孔19，且在絕緣膜12形成時通孔34可能並不由絕緣膜12阻擋。
接著，舉例而言，通孔34a、34b、34c、34d、34e、34f及34g之表面上的結晶矽膜14經氧化以形成阻擋絕緣膜93 (未說明)。接著，儘管未說明，但電荷儲存膜92及隧道絕緣膜91依序形成於通孔34a、34b、34c、34d、34e、34f及34g中。接著，第一導電層36形成於通孔34a、34b、34c、34d、34e、34f及34g中。以此方式，記憶體單元MC形成於第一導電層36與結晶矽膜14之間。接著，由例如鈦(Ti)膜、氮化鈦(TiN)膜或鎢(W)膜形成之第二導電層38形成於通孔34h、34i、34j及34k中(圖9)。另外，在圖9中，省略對Ti膜及TiN膜之說明。
接著，形成連接至第一導電層36及第二導電層38之佈線58a及58b，包括銅之第一電極44，及包括銅之第二電極46。接著，包括銅之第三電極64、包括銅之第四電極66、電連接至第三電極64或第四電極66且形成於周邊電路基板60中的電晶體88，及設置在第三電極64及第四電極66周圍的周邊電路絕緣體62經接合，以使得第一電極44電連接至第三電極64且第二電極46電連接至第四電極66，且因此絕緣層40及周邊電路絕緣體62彼此直接接觸。因此，獲得至少一個實施例之儲存裝置100。
接著，將描述至少一個實施例之儲存裝置100的作用及效果。
在至少一個實施例之儲存裝置100中，結晶矽膜14用作通道層。此使得有可能獲得具有改進遷移率及小通道電阻的儲存裝置。
在儲存裝置100之製造中，形成結晶矽膜14及矽鍺膜18之堆疊膜，且其後去除矽鍺膜18。矽鍺膜18及結晶矽膜14的晶格常數彼此接近。因此，結晶矽膜14及矽鍺膜18可令人滿意地交替磊晶生長。同時，由於矽鍺膜18可藉由例如蝕刻容易地去除，結晶矽膜14及絕緣膜12的堆疊結構10可容易地形成。因此，有可能獲得具有小通道電阻之儲存裝置。
根據本發明實施例之儲存裝置100，有可能獲得具有小通道電阻的儲存裝置。 (第二實施例)
至少一個實施例之儲存裝置包括：基板，其具有電路；第一單元基板，其設置於基板上，且包括：平行於基板表面而延伸以便在第一區域及第二區域上延伸之板形第一導電層，平行於第一導電層而延伸以便與第一區域中之第一導電層間隔開且在第一區域及第二區域上延伸之板形第二導電層，連接至電路且連接至第一區域中之第一導電層的第一觸點，連接至電路且連接至第一區域中之第二導電層的第二觸點，設置於第二區域中之第一佈線，設置於第二區域中的第二佈線，穿透第二區域中之第一導電層及第二導電層且連接至第一佈線的第一通道，穿透第二區域中之第一導電層及第二導電層且連接至第二佈線的第二通道，設置於第一導電層及第二導電層與第一通道及第二通道之間的第一記憶體單元，設置於第一導電層及第二導電層上方的第一控制電極，設置於第一控制電極中且連接至第一佈線之第一控制通道，設置於第一控制電極中且連接至第二佈線的第二控制通道，設置於第一控制通道及第二控制通道與第一控制電極之間的第一絕緣膜，設置於第一控制電極上且連接至第一控制通道的第一電極，及設置於第一控制電極上且連接至第二控制通道之第二電極；及第二單元基板，其設置於第一單元基板上，且包括：平行於基板表面而延伸以便在第一區域及第二區域上延伸的板形第三導電層，平行於第三導電層而延伸以便與第一區域中之第三導電層間隔開且在第一區域及第二區域上延伸的板形第四導電層，連接至電路且連接至第一區域中之第三導電層的第三觸點，連接至電路且連接至第一區域中之第四導電層的第四觸點，設置於第二區域中且連接至第一佈線的第三佈線，設置於第二區域中且連接至第二佈線之第四佈線，穿透第二區域中之第三導電層及第四導電層且連接至第三佈線之第三通道，穿透第二區域中之第三導電層及第四導電層且連接至第四佈線的第四通道，設置於第三導電層及第四導電層與第三通道及第四通道之間的第二記憶體單元，設置於第三導電層及第四導電層上方的第二控制電極，設置於第二控制電極中且連接至第三佈線之第三控制通道，設置於第二控制電極中且連接至第四佈線的第四控制通道，及設置於第三控制通道及第四控制通道與第二控制電極之間的第二絕緣膜。
圖10為根據至少一個實施例之儲存裝置500的部分(200a、200b或200c)之等效電路圖。在圖中，x方向為第一方向之實例，交叉垂直於x方向之y方向為第二方向之實例，且交叉垂直於x方向及y方向的z方向為第三方向之實例。
儲存裝置200a為三維NAND快閃記憶體，其中記憶體單元經三維配置。
儲存裝置200a包括複數個字線WL、共同源極線CSL、源極選擇閘極線SGS、複數個汲極選擇閘極線SGD，複數個位元線BL，及複數個記憶體串MS。
記憶體串MS包括源極選擇電晶體STS、複數個記憶體單元電晶體MT及汲極選擇電晶體STD，其串聯連接在共同源極線CSL與位元線BL之間。
另外，字線WL之數目、位元線BL之數目、記憶體串MS的數目及汲極選擇閘極線SGD之數目不限於圖10中之彼等數目。
圖11為根據實施例之儲存裝置500的示意性橫截面圖。儲存裝置500為藉由將儲存裝置200a、儲存裝置200b及儲存裝置200c接合在具有電路110之基板102上而形成的儲存裝置。儲存裝置200a為第一單元基板之實例，且儲存裝置200b為第二單元基板之實例。
在圖11中，省略對源極選擇閘極線SGS、汲極選擇閘極線SGD、源極選擇電晶體STS及汲極選擇電晶體STD之說明。
基板102為例如半導體基板。基板102可為例如矽基板。在圖11中，基板102經安置以使得xy平面及基板平面彼此平行。
電路110設置於基板102上。因此，基板102包括電路110。舉例而言，電路110藉由在包括例如氧化矽之絕緣體122中形成佈線120而形成。電路110用於控制儲存裝置500。
設置於電路110上之電極124a包括例如銅。設置於儲存裝置200a中的電極202a、佈線204a及電極206a包括例如銅。設置於儲存裝置200b中之電極202b、佈線204b及電極206b包括例如銅。設置於儲存裝置200c中之電極202c、佈線204c及電極206c包括例如銅。當製造儲存裝置500時，在其中電極124a及電極202a彼此接觸，電極206a及電極202b彼此接觸且電極206b及電極202c彼此接觸的狀態下執行接合。因此，信號自電路110至電極206c之輸入及輸出是可能的。
第一區域及第二區域設置於基板102上。接著，平行於基板102之基板表面而延伸之複數個導電層134在第一區域及第二區域上延伸。舉例而言，導電層134a、134b、134c、134d、134e及134f與插入其間之絕緣層140堆疊。導電層134e設置於導電層134f上。導電層134d設置於導電層134e上。導電層134c設置於導電層134d上。導電層134b設置於導電層134c上。導電層134a設置於導電層134b上。
舉例而言，導電層134a設置於第一區域及第二區域中。導電層134b設置於第一區域及第二區域中。在x方向上，導電層134b短於導電層134a。導電層134b在z方向上與導電層134a間隔開且平行於導電層134a而延伸。導電層134c設置於第一區域及第二區域中。在x方向上，導電層134c短於導電層134b。導電層134c在z方向上與導電層134b間隔開且平行於導電層134b而延伸。導電層134d設置於第一區域及第二區域中。在x方向上，導電層134d短於導電層134c。導電層134d在z方向上與導電層134c間隔開且平行於導電層134c而延伸。導電層134e設置於第一區域及第二區域中。在x方向上，導電層134e短於導電層134d。導電層134e在z方向上與導電層134d間隔開且平行於導電層134d而延伸。導電層134f設置於第一區域及第二區域中。在x方向上，導電層134f短於導電層134e。導電層134f在z方向上與導電層134e間隔開且平行於導電層134e而延伸。
電極部件158設置於第一區域中。在圖11之實例中，舉例而言，電極部件158a、158b、158c、158d、158e及158f經設置。電極部件中之每一者充當使對應層次之導電層134與基板102側上的佈線120互連之觸點。
電極部件158a在一位置處連接至導電層134a且延伸至具有電路110之基板102且使用佈線(未說明)連接至電路110，第一區域中之導電層134a的末端部分在該位置處伸出。電極部件158b在一位置處連接至導電層134b且延伸至具有電路110之基板102且使用佈線(未說明)連接至電路110，第一區域中之導電層134b之末端部分在該位置處伸出。電極部件158c在一位置處連接至導電層134c且延伸至具有電路110之基板102且使用佈線(未說明)連接至電路110，第一區域中之導電層134c的末端部分在該位置處伸出。電極部件158d在一位置處連接至導電層134d且延伸至具有電路110之基板102且使用佈線(未說明)連接至電路110，第一區域中之導電層134d的末端部分在該位置處伸出。電極部件158e在一位置處連接至導電層134e且延伸至具有電路110之基板102且使用佈線(未說明)連接至電路110，第一區域中之導電層134e的末端部分在該位置處伸出。電極部件158f在一位置處連接至導電層134f且延伸至具有電路110之基板102且使用佈線(未說明)連接至電路110，第一區域中之導電層134f的末端部分在該位置處伸出。
儲存裝置200a之電極部件158a為第一觸點之實例。儲存裝置200a之電極部件158b為第二觸點的實例。儲存裝置200b之電極部件158a為第三觸點的實例。儲存裝置200b之電極部件158b為第四觸點的實例。
位元線150在第二區域中平行於基板102之表面而延伸。位元線150例如在y方向上延伸。儲存裝置200a之位元線150為第一佈線及第二佈線之實例。另外，儲存裝置200b之位元線150為第三佈線及第四佈線的實例。儲存裝置200a之位元線150中之一個經由(例如)電路110連接至儲存裝置200b之位元線150中的對應一個。舉例而言，第一佈線連接至第三佈線，且第二佈線連接至第四佈線。
半導體層(通道) 152穿透第二區域中之導電層134a、134b、134c、134d、134e及134f，且在其一個末端處連接至位元線150。在圖11中，儲存裝置200a之半導體層(通道) 152a、儲存裝置200b的半導體層(通道) 152b及儲存裝置200c之半導體層(通道) 152c說明為半導體層(通道) 152。儲存裝置200a之半導體層(通道) 152a為第一通道及第二通道的實例。儲存裝置200b之半導體層(通道) 152b為第三通道及第四通道的實例。
記憶體單元MC設置於導電層134與半導體層(通道) 152之間。記憶體單元MC包括例如包括能夠對其中之電荷進行累積之材料的膜。儲存裝置200a之記憶體單元MC為第一記憶體單元的實例，且儲存裝置200b之記憶體單元MC為第二記憶體單元之實例。
舉例而言，導電層134、記憶體單元MC及半導體層(通道) 152構成一個記憶體單元電晶體MT。設置在一個半導體層(通道) 152周圍之複數個MC安置在一個記憶體串MS中。
舉例而言，鎢、氮化鈦或銅可適當用作導電層134之材料。另外，任何其他導電材料，例如金屬、金屬半導體化合物或半導體，可用作導電層134之材料。
舉例而言，鎢、氮化鈦或銅可適當用作電極部件158的材料。另外，任何其他導電材料，例如金屬、金屬半導體化合物或半導體，可用作電極部件158之材料。
另外，在圖11中，省略對位障金屬之說明。
圖12為根據第二實施例之儲存裝置500之一部分的示意性橫截面圖。
控制電晶體170包括控制電極160、設置於控制電極160中之控制通道168，及設置於控制電極160與控制通道168之間的控制絕緣膜162。控制電極160設置於位元線150上方，且由例如金屬、金屬半導體化合物或半導體之導電材料形成。控制通道168由例如含有雜質之矽材料形成。控制絕緣膜162由例如氧化矽構成。控制電極160為控制電晶體170之閘電極。控制絕緣膜162為控制電晶體170之閘極絕緣膜。
舉例而言，控制電極160平行於基板102之表面而延伸，且控制通道168穿透控制電極。
位元線150經由佈線192連接至控制通道168。控制通道168例如經由佈線164及佈線194連接至包括銅的電極180a。電極180a經由例如儲存裝置200b之電極181a連接至儲存裝置200b的位元線150。以此方式，儲存裝置200a之位元線150及儲存裝置200b之位元線150彼此連接。類似地，儲存裝置200b之位元線150及儲存裝置200c之位元線亦彼此連接。
儲存裝置200a之控制電極160為第一控制電極的實例。儲存裝置200a之控制通道168為第一控制通道及第二控制通道的實例。儲存裝置200a之控制絕緣膜162為第一絕緣膜的實例。儲存裝置200a之電極180a為第一電極及第二電極之實例。
儲存裝置200b之控制電極160為第二控制電極之實例。儲存裝置200b之控制通道168為第三控制通道及第四控制通道的實例。儲存裝置200b之控制絕緣膜162為第二絕緣膜之實例。
圖13為根據第二實施例說明控制電極160、控制絕緣膜162與控制通道168之間的位置關係之示意性視圖。另外，在圖13中，省略對其他構成要求之說明。在圖13中，說明一個控制電極160控制九個控制電晶體170。另外，藉由一個控制電極160控制之控制電晶體之數目170不限於此，但可以是例如約1000 (1024)。
圖14為根據第二實施例之控制電晶體170及其周邊的等效電路圖。
在圖14中，控制電晶體170a、170b、170c、170d、170e及170f說明為控制電晶體170。控制電晶體170a、170b、170c、170d、170e及170f之閘電極使用例如佈線連接至電路110。有可能藉由使用電路110控制施加於閘電極的電壓來控制控制電晶體170之接通/斷開。
接著，將描述至少一個實施例之儲存裝置500的作用及效果。
當以板形狀形成之複數個儲存裝置200在厚度方向上彼此接合時，儲存裝置500可相對容易地實現高密度。本文中，當複數個儲存裝置200彼此接合時，例如，字線WL經連接(例如)至設置於基板上之電路，以使得以板形狀形成之各別儲存裝置200的字線WL彼此獨立地受控制以用於儲存及讀取資料。另一方面，舉例而言，各別儲存裝置200之位元線BL用作共用線且連接至電路以用於儲存及讀取資料。
然而，當例如短路(短接)之缺陷在複數個儲存裝置200之一個位元線BL中出現時，連接至缺陷位元線BL之另一位元線BL受該缺陷影響，其導致記憶體單元MC的產率之大量降低。
因此，在至少一個實施例之儲存裝置500中，連接至各別位元線BL之控制電晶體170設置於儲存裝置200的記憶體單元MC上方。藉由使用控制電晶體170，當缺陷在位元線BL中出現時，串聯連接至例如約1000個位元線BL之控制電晶體170斷開。因此，有可能防止缺陷對儲存裝置200之其他位元線BL影響且以高產率提供儲存裝置。
位元線BL之間的間隔為例如約20 nm之半間距。因此，當試圖在位元線BL平行於基板102之表面而延伸的部分中設置控制電晶體170時，由於難以形成控制電晶體170或控制電晶體170之佈線，在xy平面中需要大空間且難以小型化儲存裝置500。
在至少一個實施例之儲存裝置500中，控制電晶體170設置於導電層134上方。由於導電層134上方之空間與導電層134之外側相比具有餘量(其中位元線BL平行於基板102之表面而延伸的一部分)，有可能容易地形成控制電晶體170而不妨礙儲存裝置500的小型化。
控制電晶體170可在控制電極160平行於基板102之表面而延伸且控制通道168經成形以便穿透控制電極時容易地形成。
根據至少一個實施例的儲存裝置，有可能以高產率提供儲存裝置。
另外，儘管某些實施例描述三維NAND快閃記憶體，但本公開亦可應用於其中記憶體單元經三維配置之任何其他可變電阻型記憶體。
雖然已描述某些實施例，但此等實施例僅藉由舉例而呈現，且其並不意欲限制本發明之範疇。實際上，本文中所描述之新穎實施例可以多種其他形式體現；此外，可在不脫離本發明之精神的情況下對本文中所描述之實施例之形式進行各種省略、替代及改變。所附申請專利範圍及其等效物意圖涵蓋將處於本發明之範疇及精神內之此類形式或修改。
2:結晶矽基板 10:堆疊結構 12:絕緣膜 12a:絕緣膜 12b:絕緣膜 12c:絕緣膜 12d:絕緣膜 14:結晶矽膜 14a:結晶矽膜 14b:結晶矽膜 14c:結晶矽膜 14d:結晶矽膜 18:矽鍺膜 18a:矽鍺膜 18b:矽鍺膜 18c:矽鍺膜 18d:矽鍺膜 19:空孔 19a:空孔 19b:空孔 19c:空孔 19d:空孔 34:通孔 34a:通孔 34b:通孔 34c:通孔 34d:通孔 34e:通孔 34f:通孔 34g:通孔 34h:通孔 34i:通孔 34j:通孔 34k:通孔 36:第一導電層(導電柱) 36a:第一導電層 36b:第一導電層 36c:第一導電層 36d:第一導電層 36e:第一導電層 36f:第一導電層 36g:第一導電層 38:第二導電層(第二導電柱) 38a:第二導電層 38b:第二導電層 38c:第二導電層 38d:第二導電層 39:虛設膜 39a:虛設膜 39b:虛設膜 39c:虛設膜 39d:虛設膜 39e:虛設膜 39f:虛設膜 40:絕緣層 44:第一電極 46:第二電極 58a:佈線 58b:佈線 58c:佈線 60:周邊電路基板 62:周邊電路絕緣體 64:第三電極 66:第四電極 68:元件隔離區域 74:源極部分 74a:源極區域 74b:金屬矽化物部分 76:汲極部分 76a:汲極區域 76b:金屬矽化物部分 80:通道部分 82:閘極絕緣膜 84:閘極部分 84a:閘電極 84b:金屬矽化物部分 88:電晶體 88a:電晶體 88b:電晶體 88c:電晶體 91:隧道絕緣膜 92:電荷儲存膜 93:阻擋絕緣膜 93a:阻擋絕緣膜 93b:阻擋絕緣膜 93c:阻擋絕緣膜 93d:阻擋絕緣膜 100:儲存裝置 102:基板 110:電路 120:佈線 122:絕緣體 124a:電極 134:導電層 134a:導電層 134b:導電層 134c:導電層 134d:導電層 134e:導電層 134f:導電層 140:絕緣層 150:位元線 152:半導體層(通道) 152a:半導體層(通道) 152b:半導體層(通道) 152c:半導體層(通道) 158:電極部件 158a:電極部件 158b:電極部件 158c:電極部件 158d:電極部件 158e:電極部件 158f:電極部件 160:控制電極 162:控制絕緣膜 164:佈線 168:控制通道 170:控制電晶體 170a:控制電晶體 170b:控制電晶體 170c:控制電晶體 170d:控制電晶體 170e:控制電晶體 170f:控制電晶體 180a:電極 181a:電極 192:佈線 194:佈線 200a:儲存裝置 200b:儲存裝置 200c:儲存裝置 202a:電極 202b:電極 202c:電極 204a:佈線 204b:佈線 204c:佈線 206a:電極 206b:電極 206c:電極 500:儲存裝置 BL:位元線 CSL:共同源極線 MC:記憶體單元 MS:記憶體串 MT:記憶體單元電晶體 SGD:汲極選擇閘極線 SGS:源極選擇閘極線 STD:汲極選擇電晶體 STS:源極選擇電晶體 t:膜厚度 WL:字線 x:第一方向 y:第二方向 z:第三方向
圖1為根據第一實施例之儲存裝置的示意性橫截面圖。 圖2為根據第一實施例之電晶體的示意性橫截面圖。 圖3為根據第一實施例之記憶體孔附近的示意性橫截面圖。 圖4為說明在根據第一實施例製造儲存裝置之主要部分的方法當中之儲存裝置之橫截面的示意性視圖。 圖5為說明在根據第一實施例製造儲存裝置之主要部分的方法當中之儲存裝置之橫截面的示意性視圖。 圖6為說明在根據第一實施例製造儲存裝置之主要部分的方法當中之儲存裝置之橫截面的示意性視圖。 圖7為說明在根據第一實施例製造儲存裝置之主要部分的方法當中之儲存裝置之橫截面的示意性視圖。 圖8為說明在根據第一實施例製造儲存裝置之主要部分的方法當中之儲存裝置之橫截面的示意性視圖。 圖9為說明在根據第一實施例製造儲存裝置之主要部分的方法當中之儲存裝置之橫截面的示意性視圖。 圖10為根據第二實施例之儲存裝置之一部分的等效電路圖。 圖11為根據第二實施例之儲存裝置的示意性橫截面圖。 圖12為根據第二實施例之儲存裝置之一部分的示意性橫截面圖。 圖13為根據第二實施例說明控制電極、控制絕緣膜與控制通道之間的位置關係之示意性視圖。 圖14為根據第二實施例之控制電晶體及其周邊的等效電路圖。
2:結晶矽基板
10:堆疊結構
12a:絕緣膜
12b:絕緣膜
12c:絕緣膜
12d:絕緣膜
14a:結晶矽膜
14b:結晶矽膜
14c:結晶矽膜
14d:結晶矽膜
36a:第一導電層
36b:第一導電層
36c:第一導電層
36d:第一導電層
36e:第一導電層
36f:第一導電層
36g:第一導電層
38a:第二導電層
38b:第二導電層
38c:第二導電層
38d:第二導電層
40:絕緣層
44:第一電極
46:第二電極
58a:佈線
58b:佈線
58c:佈線
60:周邊電路基板
62:周邊電路絕緣體
64:第三電極
66:第四電極
88a:電晶體
88b:電晶體
88c:電晶體
100:儲存裝置
MC:記憶體單元
x:第一方向
y:第二方向
z:第三方向

Claims (14)

  1. 一種儲存裝置，其包含：一結晶矽基板；一堆疊膜，其包括設置於該結晶矽基板上且平行於一結晶矽基板表面而延伸之複數個結晶矽膜及平行於該結晶矽基板表面而在該等各別結晶矽膜之間延伸的複數個絕緣膜；複數個第一導電層，其各自具有穿透該堆疊膜之至少一部分的一斷開末端部分，該斷開末端部分位於該堆疊膜下方；記憶體單元，其分別設置在該複數個結晶矽膜與該複數個第一導電層之間；及複數個第二導電層，其分別電連接至該複數個結晶矽膜，其中該等結晶矽膜包括字線。
  2. 如請求項1之儲存裝置，其中該複數個第一導電層為複數個閘電極。
  3. 如請求項1之儲存裝置，其中該複數個結晶矽膜當中之一個結晶矽膜的一面積小於該複數個結晶矽膜當中之設置於該一個結晶矽膜下方之另一結晶矽膜的一面積。
  4. 如請求項3之儲存裝置，其中該複數個結晶矽膜當中之每一結晶矽膜的一面積小於該複數個結晶矽膜當中之設置於該每一結晶矽膜下方之任何其他結晶矽膜的一面積。
  5. 如請求項2之儲存裝置，其中該複數個結晶矽膜當中之一個結晶矽膜的一面積小於該複數個結晶矽膜當中之設置於該一個結晶矽膜下方之另一結晶矽膜的一面積。
  6. 如請求項5之儲存裝置，其中該複數個結晶矽膜當中之每一結晶矽膜的一面積小於該複數個結晶矽膜當中之設置於該每一結晶矽膜下方之任何其他結晶矽膜的一面積。
  7. 如請求項1之儲存裝置，其中該等第一導電層及該等第二導電層經成形為導電柱。
  8. 如請求項1之儲存裝置，其中該等記憶體單元包括場效應電晶體。
  9. 如請求項1之儲存裝置，其進一步包含安置於該等第一導電層及該等第二導電層上方且電連接至該等第一導電層及該等第二導電層的一周邊電路。
  10. 一種儲存裝置，其包含：一結晶矽基板；一堆疊膜，其包括設置於該結晶矽基板上且平行於一結晶矽基板表面而延伸之複數個結晶矽膜及平行於該結晶矽基板表面而在該等各別結晶矽膜之間延伸的複數個絕緣膜； 複數個第一導電層，其各自具有穿透該堆疊膜之至少一部分的一斷開末端部分，該斷開末端部分位於該堆疊膜下方；記憶體單元，其分別設置在該複數個結晶矽膜與該複數個第一導電層之間；複數個第二導電層，其分別電連接至該複數個結晶矽膜；及周邊電路，其安置於該等第一導電層及該等第二導電層上方且電連接至該等第一導電層及該等第二導電層；其中該周邊電路包括經組態以驅動該等記憶體單元之複數個電晶體。
  11. 一種儲存裝置，其包含：一結晶矽基板；一堆疊膜，其包括設置於該結晶矽基板上且平行於一結晶矽基板表面而延伸之複數個結晶矽膜及平行於該結晶矽基板表面而在該等各別結晶矽膜之間延伸的複數個絕緣膜；複數個第一導電層，其各自具有穿透該堆疊膜之至少一部分的一斷開末端部分，該斷開末端部分位於該堆疊膜下方；記憶體單元，其分別設置在該複數個結晶矽膜與該複數個第一導電層之間；複數個第二導電層，其分別電連接至該複數個結晶矽膜；及複數個電荷儲存膜及複數個隧道絕緣膜，各別之該等隧道絕緣膜配置於各別之該等第一導電層與該等電荷儲存膜之間。
  12. 如請求項11之儲存裝置，其進一步包含複數個阻擋絕緣膜，各別之該等阻擋絕緣膜配置於各別之該等電荷儲存膜與該等記憶體單元之間。
  13. 一種儲存裝置，其包含：一基板，其具有一電路；一第一單元基板，其設置於該基板上且包括：一板形第一導電層，其平行於一基板表面而延伸以便在一第一區域及一第二區域上方延伸；一板形第二導電層，其平行於該第一導電層而延伸以便與該第一區域中之該第一導電層間隔開且在該第一區域及該第二區域上方延伸；一第一觸點，其連接至該電路且連接至該第一區域中之該第一導電層；一第二觸點，其連接至該電路且連接至該第一區域中之該第二導電層；一第一佈線，其設置於該第二區域中；一第二佈線，其設置於該第二區域中；一第一通道，其穿透該第二區域中之該第一導電層及該第二導電層且連接至該第一佈線；一第二通道，其穿透該第二區域中之該第一導電層及該第二導電層且連接至該第二佈線；一第一記憶體單元，其設置於該第一導電層及該第二導電層與該第一通道及該第二通道之間； 一第一控制電極，其設置於該第一導電層及該第二導電層上方；一第一控制通道，其設置於該第一控制電極中且連接至該第一佈線；一第二控制通道，其設置於該第一控制電極中且連接至該第二佈線；一第一絕緣膜，其設置於該第一控制通道及該第二控制通道與該第一控制電極之間；一第一電極，其設置於該第一控制電極上且連接至該第一控制通道；及一第二電極，其設置於該第一控制電極上且連接至該第二控制通道；及一第二單元基板，其設置於該第一單元基板上且包括：一板形第三導電層，其平行於該基板表面而延伸以便在該第一區域及該第二區域上延伸；一板形第四導電層，其平行於該第三導電層而延伸以便與該第一區域中之該第三導電層間隔開且在該第一區域及該第二區域上延伸；一第三觸點，其連接至該電路且連接至該第一區域中之該第三導電層；一第四觸點，其連接至該電路且連接至該第一區域中之該第四導電層；一第三佈線，其設置於該第二區域中且連接至該第一佈線；一第四佈線，其設置於該第二區域中且連接至該第二佈線； 一第三通道，其穿透該第二區域中之該第三導電層及該第四導電層且連接至該第三佈線；一第四通道，其穿透該第二區域中之該第三導電層及該第四導電層且連接至該第四佈線；一第二記憶體單元，其設置於該第三導電層及該第四導電層與該第三通道及該第四通道之間；一第二控制電極，其設置於該第三導電層及該第四導電層上方；一第三控制通道，其設置於該第二控制電極中且連接至該第三佈線；一第四控制通道，其設置於該第二控制電極中且連接至該第四佈線；及一第二絕緣膜，其設置於該第三控制通道及該第四控制通道與該第二控制電極之間。
  14. 如請求項13之儲存裝置，其中該第一控制電極及該第二控制電極平行於該基板表面而延伸，其中該第一控制通道及該第二控制通道穿透該第一控制電極，且該第三控制通道及該第四控制通道穿透該第二控制電極。
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