CN106486486A - 半导体器件及其制造方法 - Google Patents
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Abstract
本公开可以提供一种具有三维存储器件的半导体器件，该三维存储器件具有改进的性能和可靠性。该器件可以包括管栅，管栅具有嵌入在所述管栅中的管沟道膜。该器件可以包括源极侧沟道膜和漏极侧沟道膜，源极侧沟道膜和漏极侧沟道膜分别耦接至管沟道膜的两端。该器件可以包括层间绝缘膜和导电图案，层间绝缘膜和导电图案交替层叠且设置在管栅之上，交替层叠的层间绝缘膜和导电图案围绕源极侧沟道膜和漏极侧沟道膜。该器件可以包括狭缝，狭缝设置在漏极侧沟道膜和源极侧沟道膜之间并且将交替层叠的层间绝缘膜和导电图案划分为源极侧层叠和漏极侧层叠，狭缝在邻近于管栅的狭缝底部处具有圆形形状。
Description
相关申请的交叉引用
本申请要求2015年8月24日提交给韩国知识产权局的申请号为10-2015-0119086的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
技术领域
本公开总体涉及一种半导体器件及其制造方法，更具体地，涉及一种包括三维存储器件的半导体器件及其制造方法。
背景技术
半导体器件可以包括储存数据的存储器件。存储器件可以包括存储串，该存储串在存储串的一端处耦接至位线以及在存储串的另一端处耦接至公共源极线。存储串包括彼此串联耦接的多个存储单元。
为了高度集成存储器件，正在研发具有三维的存储单元布置的三维存储器件。三维存储器件可以具有三维的存储串布置，每个串包括沟道膜以及串联耦接的多个存储单元，所述沟道膜在存储串的一端处耦接至位线以及在存储串的另一端处耦接至公共源极线。近来，半导体器件制造商一直在尝试实现关于三维存储器件的高性能和高可靠性。
附图说明
图1是图示根据本公开的实施例的半导体器件的存储串的示例的透视图。
图2A和图2B是图示图1中区域“A”的各种示例的剖面图。
图3A至图3F是图示根据本公开的实施例的制造半导体器件的方法的示例的剖面图。
图4是图示根据本公开的实施例的存储系统的示例的示图。
图5是图示根据本公开的实施例的计算系统的示例的示图。
具体实施方式
本公开可以提供一种具有三维存储器件的半导体器件及其制造方法，该三维存储器件具有改进的性能和可靠性。
在本公开的一个实施例中，半导体器件可以包括管栅，管栅具有嵌入在所述管栅中的管沟道膜。半导体器件以包括：源极侧沟道膜和漏极侧沟道膜，分别耦接至管沟道膜的两端。半导体器件可以包括：层间绝缘膜和导电图案，交替层叠且设置在管栅之上，交替层叠的层间绝缘膜和导电图案围绕源极侧沟道膜和漏极侧沟道膜。半导体器件可以包括狭缝，狭缝设置在漏极侧沟道膜与源极侧沟道膜之间并且将交替层叠的层间绝缘膜和导电图案划分为源极侧层叠和漏极侧层叠，狭缝在邻近于管栅的狭缝底部处具有圆形形状。
在本公开的一个实施例中，制造半导体器件的方法可以包括：形成包括管栅、第一层间绝缘膜、下导电膜、第二层间绝缘膜和牺牲膜以及源极侧沟道膜和漏极侧沟道膜的初步结构，管栅围绕管沟道，第一层间绝缘膜在管栅上，下导电膜在第一层间绝缘膜上，第二层间绝缘膜和牺牲膜交替层叠在下导电膜之上，源极侧沟道膜和漏极侧沟道膜垂直延伸穿过交替层叠的第二层间绝缘膜和牺牲膜，源极侧沟道膜和漏极侧沟道膜分别连接至管沟道的两端。所述方法可以包括：在源极侧沟道膜与漏极侧沟道膜之间形成狭缝，狭缝垂直穿过交替层叠的第二层间绝缘膜以及牺牲膜和下导电膜，狭缝具有朝向管栅的圆形底部。所述方法可以包括：通过狭缝去除牺牲膜以形成开口。所述方法可以包括：利用导电材料填充开口中的每个以形成主导电图案中的每个。
在附图中图示了各种实施例的示例并且以下进一步描述各种实施例的示例。将理解的是，本文中的讨论并非意在将权利要求局限于描述的特定实施例。相反地，其意在覆盖可以被包括在由所附权利要求所限定的本公开的精神和范围之内的替代物、变型和等同物。
将参照附图更详细地描述示例性实施例。然而，本公开可以以各种不同的形式来实现，并且不应当被解释为仅仅局限于本文中示出的实施例。更确切地说，这些实施例被提供作为示例，使得本公开将是彻底和完整的，并且将把本公开的方面和特征充分地传达给本领域技术人员。
将理解的是，虽然在本文中可以使用术语“第一”、“第二”和“第三”等以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受到这些术语的限制。这些术语用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，以下描述的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
将理解的是，当元件或层被称为“连接至”或“耦接至”另一个元件或层时，其可以直接连接至或耦接至其他元件或层，或者可以存在一个或更多个中间元件或层。另外，还将理解的是，当元件或层被称为在两个元件或两个层“之间”时，其可以是两个元件或两个层之间的唯一的元件或唯一的层，或者也可以存在一个或更多个中间元件或中间层。
本文中所用的术语仅是用于描述特定实施例的目的，而非意在对本公开进行限制。如本文中所用，除非上下文中明确地另外指出，否则单数形式(“a”和“an”)意在也包括复数形式。还将理解的是，当在此说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，说明所陈述的特征、整体、操作、元件和/或组件的存在，但不排除存在或添加一个或更多个其他特征、整体、操作、元件、组件和/或其组合。如本文中所用，术语“和/或”包括相关所列项目中的一个或更多个的任意组合和所有组合。诸如在一列元件前面的“……中的至少一个”的表达可以修饰整列元件，而可以不修饰该列的个别元件。
除非另外定义，否则在本文中使用的包括技术术语和科学术语的所有术语具有与本发明构思所属领域技术人员通常理解的意思相同的意思。还将理解的是，诸如在常用字典中定义的术语的术语应当被解释为具有与其在相关领域环境中的意思一致的意思，并且将不会以理想化或过于形式化的意义来解释(除非在本文中明确地这样定义)。
在下面的描述中，阐述了若干具体细节以提供对本公开的彻底的理解。可以在没有这些具体细节的一些或全部的情况下实践本公开。在其他情况下，未详细描述众所周知的工艺结构和/或工艺以避免对本公开造成不必要的混淆。
在本文的各种实施例中描述了具有三维存储器件的半导体器件以及制造本公开的半导体器件的方法。
图1是图示根据本公开的实施例的半导体器件的存储串的示例的透视图。出于描述方便的目的，图1图示了不包括绝缘膜的示例。
参照图1，存储串可以沿穿层结构(through-layer structure)THS布置，所述穿层结构将位线BL与公共源极线CSL彼此耦接。虽然图1图示了具有U形的穿层结构THS，但是穿层结构THS可以以包括W形的各种形状形成。位线BL和公共源极线CSL可以彼此垂直地间隔。在示例中，公共源极线CSL可以设置在位线BL下面。虽然在图1中未图示，但是绝缘膜可以设置在公共源极线CSL与位线BL之间。位线BL和公共源极线CSL可以由导电材料制成。
管栅PG可以设置在位线BL和公共源极线CSL下面。管栅PG可以由导电材料制成。
漏极侧层叠ML_D可以设置在管栅PG与位线BL之间，以及源极侧层叠ML_S可以设置在管栅PG与公共源极线CSL之间。漏极侧层叠ML_D和源极侧层叠ML_S可以通过狭缝SI分离。漏极侧层叠ML_D和源极侧层叠ML_S可以具有彼此相同或基本上相同的高度。
漏极侧层叠ML_D可以包括垂直布置并且彼此间隔开的漏极侧导电图案PWL_D、WL_D和DSL。可以理解的是，虽然未图示，但是漏极侧导电图案PWL_D、WL_D、DSL中的每个可以设置在层间绝缘膜之间。漏极侧导电图案可以包括邻近于管栅PG的漏极侧下导电图案PWL_D以及设置在漏极侧下导电图案PWL_D之上的漏极侧主导电图案WL_D和DSL。漏极侧下导电图案PWL_D可以用作虚设字线以抑制耦接至管栅PG的管道晶体管的阈值电压偏移。漏极侧主导电图案可以包括漏极侧字线WL_D和设置在漏极侧字线WL_D之上的漏极选择线DSL。漏极侧字线WL_D与位线BL之间的漏极选择线DSL可以包括一个或更多个垂直布置的线路。漏极侧字线WL_D可以分别耦接至垂直布置的漏极侧存储单元。漏极选择线DSL可以连接至漏极选择晶体管。
源极侧层叠ML_S可以包括垂直布置并且彼此间隔开的源极侧导电图案PWL_S、WL_S和SSL。虽然未图示，但是源极侧导电图案PWL_S、WL_S和SSL中的每个可以设置在层间绝缘膜之间。源极侧导电图案可以包括邻近于管栅PG的源极侧下导电图案PWL_S以及设置在源极侧下导电图案PWL_S之上的源极侧主导电图案WL_S和SSL。源极侧下导电图案PWL_S可以用作虚设字线以防止耦接至管栅PG的管道晶体管的阈值电压偏移。源极侧主导电图案可以包括源极侧字线WL_S和设置在源极侧字线WL_S之上的源极选择线SSL。设置在源极侧字线WL_S与公共源极线CSL之间的源极选择线SSL可以包括一个或更多个垂直布置的线路。源极侧字线WL_S可以分别耦接至垂直布置的源极侧存储单元。源极选择线SSL可以连接至源极选择晶体管。
漏极侧主导电图案WL_D和DSL以及源极侧主导电图案WL_S和SSL全部都可以具有与管栅PG的导电材料不同的导电材料。在实施例中，漏极侧主导电图案WL_D和DSL以及源极侧主导电图案WL_S和SSL可以由具有比管栅PG的电阻低的电阻的导电材料形成。在示例中，管栅PG可以由多晶硅形成，而漏极侧主导电图案WL_D和DSL以及源极侧主导电图案WL_S和SSL可以由诸如钨等的金属形成。
可以通过利用狭缝SI划分下导电膜来形成漏极侧下导电图案PWL_D和源极侧下导电图案PWL_S。这里，下导电膜可以由不同材料层的层叠形成。下导电膜可以由彼此不同的材料层的层叠形成。下导电膜的材料层可以具有彼此不同的刻蚀选择性。在形成狭缝SI期间，可以刻蚀下导电膜并且该下导电膜可以被划分为漏极侧下导电图案PWL_D和源极侧下导电图案PWL_S。在形成狭缝SI期间，可以使用不同材料层之间的刻蚀选择比来控制刻蚀。以这种方式，狭缝SI可以穿过下导电膜以将下导电膜划分为漏极侧下导电图案PWL_D和源极侧下导电图案PWL_S，同时控制刻蚀过程使得狭缝SI的底部不到达管栅PG。在刻蚀过程期间，狭缝SI的下部可以形成在漏极侧下导电图案PWL_D与源极侧下导电图案PWL_S之间。狭缝SI可以向管栅PG延伸并且在狭缝SI的底部处宽度逐渐减小。例如，在形成在漏极侧下导电图案PWL_D与源极侧下导电图案PWL_S之间的所述下部处，狭缝SI可以在宽度上逐渐减小。狭缝SI的形状可以根据下导电膜的材料层的垂直布置而变化。邻近于管栅PG的材料层可以由与管栅PG的导电材料不同的导电材料制成，并且邻近于字线WL_S和WL_D的材料层可以由与字线WL_S和WL_D的导电材料不同的导电材料制成。
穿层结构THS可以包括漏极侧穿层结构D_THS、源极侧穿层结构S_THS和管道穿层结构P_THS，漏极侧穿层结构D_THS垂直延伸穿过漏极侧层叠ML_D，源极侧穿层结构S_THS垂直延伸穿过源极侧层叠ML_S，管道穿层结构P_THS垂直并且水平延伸穿过管栅PG以连接漏极侧穿层结构D_THS与源极侧穿层结构S_THS。穿层结构THS可以具有各种形状。在示例性实施例中，穿层结构THS可以包括由至少三个膜(诸如，阻挡绝缘膜、数据储存膜和隧道绝缘膜)围绕的沟道膜。沟道膜可以以管状(tube)结构来形成，在该管状结构中，沟道膜围绕形成在穿层结构THS的中心部分中的核心绝缘膜。沟道膜可以以圆柱体结构来形成，所述圆柱体结构通过填充穿层结构THS在隧道绝缘膜上的的中心部分来形成。沟道膜可以以管状结构和圆柱体结构的组合来形成。阻挡绝缘膜、数据储存膜和隧道绝缘膜中的每个可以沿穿层结构THS的外面设置并且设置在穿层结构THS的外面上。隧道绝缘膜可以由氧化硅膜制成，并且数据储存膜可以由电荷俘获膜制成。在示例性实施例中，数据储存膜可以由氮化硅膜制成。阻挡绝缘膜可以包括氧化硅膜和/或高k电介质膜(例如，具有比氧化硅膜高的介电常数的膜)。穿层结构THS的沟道膜可以在穿层结构THS的两端处分别耦接至位线BL和公共源极线CSL。
在实施例中，每个源极侧存储单元设置在穿层结构THS与源极侧字线WL_S的每个相交处，以及源极选择晶体管形成在穿层结构THS与源极选择线SSL的相交处。类似地，每个漏极侧存储单元设置在穿层结构THS与漏极侧字线WL_D的每个相交处，以及漏极选择晶体管形成在穿层结构THS与漏极选择线DSL的相交处。此外，管道晶体管形成在穿层结构THS与管栅PG的相交处。经由层叠结构THS的沟道膜而全部都彼此串联耦接的源极选择晶体管、源极侧存储单元、管道晶体管、漏极侧存储单元和漏极选择晶体管沿单个穿层结构THS布置。这种布置可以形成单个存储串。该存储串还可以包括在穿层结构THS与源极侧下导电图案PWL_S的相交处的源极侧虚设单元以及在穿层结构THS与漏极侧下导电图案PWL_D的相交处的漏极侧虚设单元。
图2A和图2B是图示图1中的区域“A”的各种示例的剖面图。
参照图2A和图2B，穿层结构THS(如图1中所示)可以包括沟道膜CH和围绕该沟道膜CH的多层膜MIL。多层膜MIL可以包括围绕沟道膜CH的隧道绝缘膜、围绕隧道绝缘膜的数据储存膜以及围绕数据储存膜的阻挡绝缘膜。沟道膜CH可以以围绕核心绝缘膜COI的管状结构形成。可替代地，沟道膜CH可以以无核心绝缘膜COI的圆柱体形成。
沟道膜CH可以包括管沟道膜P_CH、源极侧沟道膜S_CH和漏极侧沟道膜D_CH。
管沟道膜P_CH可以设置在形成于管栅PG中的管孔PT中。即，管沟道膜P_CH可以嵌入在管栅PG中。管栅PG可以被划分为包括管孔PT的第一管栅PG1以及形成在第一管栅PG1上以便覆盖管孔PT和管沟道膜P_CH的第二管栅PG2。
源极侧沟道膜S_CH和漏极侧沟道膜D_CH可以分别耦接至管沟道膜P_CH的两端，并且可以垂直向上延伸。源极侧沟道膜S_CH和漏极侧沟道膜D_CH可以由沿垂直方向交替层叠在管栅PG之上的层间绝缘膜ILD1和ILD2以及导电图案CP1和CP2围绕。
层间绝缘膜ILD1和ILD2可以被划分为设置在管栅PG与导电图案CP1和CP2之间的第一层间绝缘膜ILD1以及设置在第一层间绝缘膜ILD1之上的第二层间绝缘膜ILD2。导电图案CP1和CP2中的一种可以设置在相邻的第二层间绝缘膜ILD2之间。
导电图案CP1和CP2中的下导电图案CP1可以邻近于管栅PG，并且可以由不同材料膜M1至M3的层叠形成，如以上关于图1所述。设置在下导电图案CP1之上的主导电图案CP2可以由与管栅PG不同的材料形成，如以上关于图1所述。下导电图案CP1可以用作虚设字线PWL。主导电图案CP2可以用作字线WL。
在示例性实施例中，下导电图案CP1可以包括垂直布置的第一导电膜M1和第二导电膜M3。第一导电膜M1和第二导电膜M3可以由彼此不同的材料制成。朝向管栅PG被设置的方向的第一导电膜M1可以由与管栅PG不同的材料形成。朝向主导电图案CP2被设置的方向的第二导电膜M3可以由与主导电图案CP2不同的材料形成。在示例性实施例中，形成管栅PG的第一管栅PG1和第二管栅PG2可以由多晶硅制成，而第一导电膜M1可以由金属膜制成。第一导电膜M1可以由钨制成。第二导电膜M3可以由与管栅PG相同的导电材料形成。在示例性实施例中，第二导电膜M3可以由多晶硅制成。
下导电图案CP1可以包括设置在不同的第一导电膜M1和第二导电膜M3之间的防反应(anti-reaction)膜M2。防反应膜M2可以抑制在第一导电膜M1与第二导电膜M3之间可能发生的相互反应，并且可以由金属氮化物膜制成。在示例性实施例中，第一导电膜M1可以由钨制成，第二导电膜M3可以由多晶硅制成，以及防反应膜M2可以由氮化钨膜制成。
第二层间绝缘膜ILD2以及导电图案CP1和CP2可以被狭缝SI垂直地穿过，并且层叠可以被划分为源极侧层叠和漏极侧层叠，如以上关于图1所述。狭缝SI的底部可以与管栅PG间隔开。第一层间绝缘膜ILD1的至少一部分可以保留在狭缝SI与管栅PG之间。狭缝SI的底部可以以圆形形状来形成。狭缝SI可以用狭缝绝缘膜SIL填充。形成在狭缝SI中的狭缝绝缘膜SIL可以在顶部宽而在底部窄。例如，狭缝绝缘膜SIL可以具有以圆形形状形成的底部。
狭缝SI可以设置在源极侧沟道膜S_CH与漏极侧沟道膜D_CH之间。源极侧沟道膜S_CH可以填充源极侧孔H_S，而漏极侧沟道膜D_CH可以填充漏极侧孔H_D。源极侧孔H_S可以穿过包括导电图案CP1和CP2以及层间绝缘膜ILD1和ILD2的源极侧层叠，并且可以与管孔PT通信。漏极侧孔H_D可以穿过包括导电图案CP1和CP2以及层间绝缘膜ILD1和ILD2的漏极侧层叠，并且可以与管孔PT通信。
根据本公开的在其中下导电图案CP1可以由不同材料膜M1至M3的层叠制成的实施例，在形成狭缝SI期间，不同的材料膜M1至M3中的每个可以通过控制形成狭缝SI期间的刻蚀配方而用作刻蚀停止层。结果，可以减小在刻蚀狭缝SI期间在管栅PG处可能发生的刻蚀导致的损害，并且狭缝SI的底部的水平可以容易地控制以与管栅PG间隔开。结果，耦接至管栅PG的管道晶体管可以具有提高的性能和可靠性。
此外，在刻蚀具有多层结构或多夹层(multi-laminated)结构的下导电图案CP1的过程中，可以以圆形形状来形成狭缝SI的底部。这种圆形底部可以允许以圆形形状来形成狭缝绝缘膜SIL的底部。
此外，可以经由以下一系列步骤来形成主导电图案CP2，即：通过狭缝SI来去除分别设置在层间绝缘膜ILD1与ILD2之间的牺牲膜(未图示)，利用导电材料来填充牺牲膜的去除区域，以及刻蚀导电材料并且允许导电材料仅保留在牺牲膜的去除区域中。在所述一系列步骤期间，导电材料可以保留在狭缝SI的底部中，如图2B中所示。由于狭缝SI的底部可以以圆形形状来形成，因此保留在狭缝SI的底部中的导电材料R可以不具有朝向管栅PG的尖角。
当狭缝SI底部具有这种尖角时，导电材料R也可以具有尖角。如果导电材料R具有尖角，则电场可以集中于导电材料R的尖角上。这可能导致耦接至管栅PG的管道晶体管的性能恶化。
在本公开的实施例中，尽管狭缝SI底部中有剩余导电材料R，但狭缝SI底部的圆形形状可以降低剩余导电材料R上的电场集中并且提供提高的性能和可靠性。
图3A至图3F是图示根据本公开的实施例的制造半导体器件的方法的示例的剖面图。
参照图3A，可以形成具有用第一牺牲膜101填充的管孔PT的管栅PG。以下将描述形成管栅PG的示例。
首先，可以刻蚀第一管栅PG1以形成管孔PT。接下来，可以用第一牺牲膜101填充管孔PT。第一管栅PG1可以由多晶硅形成。然后，在第一管栅PG1上形成第二管栅PG2。第二管栅PG2可以由多晶硅形成。第二管栅PG2可以与第一管栅PG1接触。可以按照期望的图案来刻蚀第一管栅PG1和第二管栅PG2以形成管栅PG。
在形成管栅PG之后，可以在管栅PG上形成第一层间绝缘膜ILD1。第一层间绝缘膜ILD1可以由氧化硅膜制成。此后，可以在第一层间绝缘膜ILD1上形成下导电膜CPL。下导电膜CPL可以由不同材料膜M1至M3的多夹层层叠形成。不同的材料膜M1至M3可以具有彼此不同的刻蚀选择比。在示例性实施例中，下导电膜CPL可以由垂直布置的下第一导电膜M1和上第二导电膜M3形成，使得在稍后将执行的刻蚀过程中可以利用刻蚀选择性差异。下导电膜CPL还可以包括在第一导电膜M1与第二导电膜M3之间的防反应膜M2。第一导电膜M1可以由与管栅PG不同的导电材料制成，使得在对第一导电膜M1的刻蚀过程中，可以不刻蚀管栅PG。第一导电膜M1可以由具有对管栅PG的刻蚀选择性的导电材料制成。第二导电膜M3可以由与稍后将形成的第一材料膜和第二材料膜不同的材料形成。第二导电膜M3可以由具有对第一材料膜和第二材料膜的刻蚀选择性的导电材料制成，使得在后续的对第一材料膜和第二材料膜的刻蚀过程中，第二导电膜M3可以用作刻蚀停止层。在示例性实施例中，第一导电膜M1可以包括金属膜。第二导电膜M3可以由多晶硅形成。防反应膜M2可以包括金属氮化物膜。
参照图3B，可以在下导电膜CPL上形成交替层叠的第一材料膜111和第二材料膜113。第一材料膜111可以用作第二层间绝缘膜，而第二材料膜113可以用作第二牺牲膜。在示例性实施例中，第一材料膜111可以由与第一层间绝缘膜ILD1相同的材料形成。例如，第一材料膜111可以由氧化硅形成。第二材料膜113可以由与第一材料膜111不同的材料形成。例如，第二材料膜113可以由具有对第一材料膜111的刻蚀选择性的材料形成。在示例性实施例中，第二材料膜113可以由氮化硅膜制成。
接下来，通过源极侧孔H_S和漏极侧孔H_D可以垂直地穿过第一材料膜111和第二材料膜113以暴露第一牺牲膜101。源极侧孔H_S和漏极侧孔H_D可以穿过第二管栅PG2以暴露第一牺牲膜101。
参照图3C，可以通过源极侧孔H_S和漏极侧孔H_D来去除第一牺牲膜101以暴露管孔PT。此后，可以在源极侧孔H_S、漏极侧孔H_D和管孔PT之内形成穿层结构THS。穿层结构THS可以通过填充源极侧孔H_S以形成源极侧穿层结构S_THS、通过填充漏极侧孔H_D以形成漏极侧穿层结构D_THS以及通过填充管孔PT以形成管穿层结构P_THS来形成。穿层结构THS可以包括沟道膜、核心绝缘膜和多层结构，如以上关于图2A和图2B所述。沟道膜可以包括管沟道膜、源极侧沟道膜和漏极侧沟道膜，如以上关于图2A和图2B所述。管沟道膜可以被包括在管穿层结构P_THS中。源极侧沟道膜可以被包括在源极侧穿层结构S_THS中。漏极侧沟道膜可以被包括在漏极侧穿层结构D_THS中。
以这种方式，可以形成初步结构。这里，初步结构可以包括围绕管沟道的管栅PG、垂直布置在管栅PG上的第一层间绝缘膜ILD1和下导电膜CPL、沿垂直方向交替层叠在下导电膜CPL上的第一材料膜111和第二材料膜113、以及穿过第一材料膜111和第二材料膜113并且耦接至管沟道的源极侧沟道膜和漏极侧沟道膜。
可以通过刻蚀设置在源极侧穿层结构S_THS与漏极侧穿层结构D_THS之间的第一材料膜111、第二材料膜113和下导电膜(例如，图3B中的CPL)来形成垂直延伸穿过第一材料膜111、第二材料膜113和下导电膜CPL的狭缝SI。
形成狭缝SI的刻蚀过程可以包括用于使用第一刻蚀材料来刻蚀第一材料膜111和第二材料膜113的第一刻蚀过程、用于使用第二刻蚀材料来刻蚀下导电膜中的第二导电膜M3的第二刻蚀过程以及用于使用第三刻蚀材料来刻蚀下导电膜中的第一导电膜M1的第三刻蚀过程。可以使用第二刻蚀过程和/或第三刻蚀过程来刻蚀防反应膜M2。在第一刻蚀过程中，第二导电膜M3可以用作刻蚀停止层以抑制狭缝SI向管栅PG中的延伸。在第二刻蚀过程中，第一导电膜M1可以用作刻蚀停止层以抑制狭缝SI向管栅PG中的延伸。在本公开的实施例中，通过控制用于形成为不同材料的第一导电膜M1和第二导电膜M3的垂直布置以及形成狭缝SI的刻蚀配方，狭缝SI可以不延伸至管栅PG中，并且第一层间绝缘膜ILD1可以保留在狭缝SI与管栅PG之间。
通过利用刻蚀过程期间的刻蚀速率差异，可以以圆形形状来形成狭缝SI在第一层间绝缘膜ILD1中的底端。狭缝SI可以穿过下导电膜并且将下导电膜划分为下导电图案CP1。可以经由用于形成狭缝SI的刻蚀过程而以台阶(step)结构来图案化下导电图案CP1与狭缝SI接触的侧壁部分。
参照图3D，可以通过狭缝SI来去除第二材料膜(图3C中的113)以在第一材料膜111之间形成开口OP。
参照图3E，可以利用通过狭缝SI运送的第三材料膜151来填充开口OP。这里，第三材料膜151可以用作用于主导电图案的导电膜。在示例性实施例中，第三材料膜151可以由诸如钨等的金属制成。可以沿狭缝SI的侧壁和底部形成第三材料膜151。
参照图3F，可以从狭缝SI部分地去除第三材料膜，使得第三材料膜可以仅保留在开口(图3E中的OP)中，并且可以暴露狭缝SI的侧壁(side-wall)。以这种方式，可以形成围绕穿层结构THS并且被狭缝SI划分的主导电图案CP2。与主导电图案CP2交替层叠并且被狭缝SI划分的第一材料膜111可以用作图2A和图2B中所示的第二层间绝缘膜。
在实施例中，狭缝底部可以以圆形形状来形成。因此，尽管导电材料保留在狭缝底部，但电场不会集中在狭缝底部上。结果，具有三维存储器件的半导体器件可以具有提高的性能和可靠性。
图4是图示根据本公开的实施例的存储系统的示例的示图。
参照图4，根据本公开的存储系统1100可以包括存储器件1120和存储器件控制器1110。
存储器件1120可以包括如以上图1至图3F中所述的配置。即，存储器件1120可以包括具有分隔狭缝(形成于其中而具有圆形底部)和导电图案(围绕沟道膜)的层叠。此外，存储器件1120可以以包括多个快闪存储芯片的多芯片封装体来实现。
存储器件控制器1110可以被配置为控制存储器件1120，并且可以包括SRAM 1111、CPU 1112、主机接口1113、ECC 1114和存储器接口1115。可以采用SRAM 1111作为用于CPU 1112的工作存储器。处理单元1112可以执行控制器1110的控制操作并且提供处理过的数据。主机接口1113可以具有连接至存储系统1100的主机(例如，系统)的数据交换协议。错误校正块1114可以检测和校正从存储器件1120读取的数据中包含的错误。存储器接口1115可以与根据本公开的各种实施例的半导体存储器件1120接口。根据本公开的各种实施例的存储系统1100的控制器1110还可以设置有ROM(未示出)来储存用来与主机系统或主机接口的代码数据。
在如图4中所示的存储系统1100中，可以组合半导体存储器件1120和控制器1110而作为存储卡或半导体盘器件(例如，固态盘或SSD)来实施。在示例性实施例中，当存储系统1100以SSD来实施时，外部设备(例如，主机系统)(未示出)和控制器1110可以经由各种接口彼此连接。例如，接口可以包括标准接口，诸如，多媒体卡(MMC)、增强型小盘接口(ESDI)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机小接口(SCSI)、串行连接SCSI(SAS)、通用串行总线(USB)、PCI快速(PCIe)和集成驱动电路(IDE)等。
图5是图示根据本公开的实施例的计算系统的示例的示图。
参照图5，根据本公开的实施例的计算系统1200可以包括CPU 1220、RAM 1230、用户接口1240、调制解调器1250和存储系统1210，它们全部都经由系统总线1260彼此电连接。此外，当计算系统1200以移动设备来实施时，计算系统1200还可以设置有电池(未示出)以供应其操作电压，以及还可以设置有应用芯片组、照相机图像传感器(CIS)、移动DRAM等。
存储系统1210可以包括如图4中所示的存储器件1212和存储器件控制器1211。
以上描述不是在限制意义上来进行的，而仅仅是出于描述示例性实施例的一般原理的目的，本发明的很多额外的实施例是可能的。要理解的是，由此并非意在限制本发明的范围。本公开的范围应当参照权利要求来确定。贯穿本说明书提到的“一个实施例”、“实施例”或类似语言意味着关于该实施例描述的特定特征、结构或特性被包括在本公开的至少一个实施例中。因此，贯穿本说明书，短语“在一个实施例中”、“在实施例中”和类似语言的出现可以(但是不一定)全都指同一的实施例。
Claims (20)
1.一种半导体器件，包括：
管栅，具有嵌入在所述管栅中的管沟道膜；
源极侧沟道膜和漏极侧沟道膜，分别耦接至管沟道膜的两端；
层间绝缘膜和导电图案，交替层叠且设置在管栅之上，交替层叠的层间绝缘膜和导电图案围绕源极侧沟道膜和漏极侧沟道膜；以及
狭缝，设置在漏极侧沟道膜与源极侧沟道膜之间并且将交替层叠的层间绝缘膜和导电图案划分为源极侧层叠和漏极侧层叠，狭缝在邻近于管栅的狭缝底部处具有圆形形状。
2.如权利要求1所述的器件，其中，导电图案包括邻近于管栅的下导电图案，下导电图案由彼此不同并且垂直布置的材料膜制成。
3.如权利要求1所述的器件，其中，导电图案包括邻近于管栅的下导电图案，下导电图案包括第一导电膜和第二导电膜的层叠。
4.如权利要求3所述的器件，其中，下导电图案还包括在第一导电膜与第二导电膜之间的防反应膜。
5.如权利要求4所述的器件，其中，防反应膜包括金属氮化物膜。
6.如权利要求3所述的器件，其中，第一导电膜包括金属膜。
7.如权利要求3所述的器件，其中，第二导电膜由与管栅相同的材料制成。
8.如权利要求3所述的器件，其中，导电图案包括设置在下导电图案之上的主导电图案，并且第二导电膜由与主导电图案不同的材料制成。
9.如权利要求3所述的器件，其中，第二导电膜包括多晶硅。
10.如权利要求1所述的器件，其中，狭缝的底部与管栅间隔开。
11.一种制造半导体器件的方法，包括：
形成包括管栅、第一层间绝缘膜、下导电膜、第二层间绝缘膜和牺牲膜以及源极侧沟道膜和漏极侧沟道膜的初步结构，管栅围绕管沟道，第一层间绝缘膜在管栅上，下导电膜在第一层间绝缘膜上，第二层间绝缘膜和牺牲膜交替层叠在下导电膜之上，源极侧沟道膜和漏极侧沟道膜垂直延伸穿过交替层叠的第二层间绝缘膜和牺牲膜，源极侧沟道膜和漏极侧沟道膜分别连接至管沟道的两端；
在源极侧沟道膜与漏极侧沟道膜之间形成狭缝，狭缝垂直穿过交替层叠的第二层间绝缘膜以及牺牲膜和下导电膜，狭缝具有朝向管栅的圆形底部；
通过狭缝去除牺牲膜以形成开口；以及
利用导电材料填充所述开口中的每个开口以形成所述主导电图案中的每个主导电图案。
12.如权利要求11所述的方法，其中，下导电膜由彼此不同并且垂直布置的材料膜制成。
13.如权利要求11所述的方法，其中，下导电膜包括第一导电膜和第二导电膜的层叠。
14.如权利要求13所述的方法，其中，下导电膜还包括在第一导电膜与第二导电膜之间的防反应膜。
15.如权利要求14所述的方法，其中，防反应膜包括金属氮化物膜。
16.如权利要求13所述的方法，其中，第一导电膜包括金属膜。
17.如权利要求13所述的方法，其中，第二导电膜由与管栅相同的材料制成。
18.如权利要求13所述的方法，其中，第二导电膜由与主导电图案不同的材料制成。
19.如权利要求13所述的方法，其中，第二导电膜包括多晶硅。
20.如权利要求11所述的方法，其中，第一层间绝缘膜保留在狭缝底部与管栅之间。
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