CN111211124A - 半导体装置的制造方法 - Google Patents

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Abstract

提供了一种半导体装置的制造方法。该方法包括利用不同的材料层形成牺牲层，并且蚀刻牺牲层。

Description

半导体装置的制造方法
技术领域
本公开总体上涉及半导体装置的制造方法，更具体地，涉及一种包括多个材料层的半导体装置的制造方法。
背景技术
半导体装置可包括存储器单元阵列，该存储器单元阵列包括多个存储器单元。存储器单元阵列可包括按照各种结构布置的存储器单元。为了改进半导体装置的集成度，存储器单元可三维布置在基板上。多个材料层层叠的层叠结构可用于制造三维布置的存储器单元。
发明内容
根据本公开的一方面，提供了一种制造半导体装置的方法，该方法可包括以下步骤：在下层上形成第一材料层；在第一材料层上形成第二材料层；在第二材料层上形成第三材料层；在第三材料层上形成上层；形成穿透上层以及第一材料层、第二材料层和第三材料层的狭缝；以及通过狭缝蚀刻第一材料层、第二材料层和第三材料层，其中，第一材料层和第三材料层比第二材料层更快速地被蚀刻，使得在上层和第二材料层之间形成第一间隙并且在下层和第二材料层之间形成第二间隙。
根据本公开的一方面，提供了一种制造半导体装置的方法，该方法可包括以下步骤：形成层间绝缘层和多牺牲层交替地层叠的层叠结构，其中，多牺牲层通过层叠第一材料层和第二材料层来形成；形成穿透层叠结构的多个沟道结构；形成穿透多个沟道结构之间的层叠结构的狭缝；通过狭缝蚀刻多牺牲层，其中，第一材料层比第二材料层更快速地被蚀刻；以及利用导电图案填充多牺牲层被去除的区域。
根据本公开的一方面，提供了一种制造半导体装置的方法，该方法可包括以下步骤：形成源极层和多牺牲层交替地层叠的层叠结构，其中，多牺牲层通过层叠第一材料层和第二材料层来形成；在层叠结构上形成由沟道结构穿透的多个栅极层叠结构；形成穿透多个栅极层叠结构之间暴露的多牺牲层的狭缝；蚀刻多牺牲层，其中，第一材料层比第二材料层更快速地被蚀刻；以及利用接触源极层填充多牺牲层被去除的区域。
附图说明
图1A至图1E是示出根据实施方式的半导体装置的制造方法的工艺截面图。
图2A和图2B是示意性地示出根据实施方式的半导体装置的框图。
图3是示意性地示出外围电路结构的截面图。
图4A至图4E是示意性地示出根据实施方式的半导体装置的立体图。
图5是示出根据实施方式的半导体装置的栅极层叠结构的截面图。
图6A至图6G是示出根据实施方式的半导体装置的制造方法的截面图。
图7是示出根据实施方式的半导体装置的栅极层叠结构和源极层的截面图。
图8A至图8F是示出根据实施方式的半导体装置的制造方法的截面图。
图9是示出根据实施方式的存储器系统的配置的框图。
图10是示出根据实施方式的计算系统的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。
根据本公开的概念的实施方式可被不同地修改并具有各种形状。因此，实施方式示出于附图中并旨在于本文中详细描述。然而，根据本公开的概念的实施方式不应被解释为限于指定的公开，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代。
尽管诸如“第一”和“第二”的术语可用于描述各种组件，但这些组件不能被理解为限于上述术语。上述术语用于将一个组件与另一组件相区分。例如，在不脱离本公开的权利范围的情况下，第一组件可被称为第二组件，同样，第二组件可被称为第一组件。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，诸如“在...之间”、“紧接在...之间”或“与...相邻”和“与...直接相邻”的描述组件之间的关系的其它表达可类似地解释。
本申请中所使用的术语用于描述特定实施方式，并非旨在限制本公开。除非上下文清楚地另外指示，否则本公开中的单数形式也旨在包括复数形式。将进一步理解，诸如“包括”或“具有”等的术语旨在指示说明书中所公开的特征、数字、操作、动作、组件、部件或其组合的存在，并非旨在排除可存在或可添加一个或更多个其它特征、数字、操作、动作、组件、部件或其组合的可能性。
实施方式可提供一种可减少半导体装置的制造时间的半导体装置的制造方法。
图1A至图1E是示出根据实施方式的半导体装置的制造方法的工艺截面图。图1A至图1E示出当制造包括设置在下层和上层之间的图案的半导体装置时使用替换工艺的半导体装置的制造方法。
参照图1A，可在基板10上依次形成下层20、多牺牲层30和上层40。下层20和上层40可由与多牺牲层30的材料不同的材料形成。
多牺牲层30可包括依次层叠的第一材料层33、第二材料层35和第三材料层37。
第二材料层35可由与第一材料层33和第三材料层37的材料不同的材料形成，并且第三材料层37可由与第一材料层33相同的材料形成。在实施方式中，第二材料层35可由蚀刻速率不同于第一材料层33和第三材料层37的材料形成。第一材料层33和第三材料层37中的任一个可被省略。
第二材料层35可形成为具有比第一材料层33的厚度D11大的厚度D12。第二材料层35可形成为具有比第三材料层37的厚度D13大的厚度D12。在后续工艺中，可按照比第二材料层35相对更高的速度去除第一材料层33和第三材料层37。
随后，可通过蚀刻上层40、多牺牲层30和下层20来形成穿透上层40、多牺牲层30和下层20的狭缝51。
参照图1B，可使用比第二材料层35更快速地蚀刻第一材料层33和第三材料层37的蚀刻材料来通过狭缝51蚀刻多牺牲层30。上层40和下层20相对于蚀刻材料具有高抗蚀刻性，因此，可在蚀刻工艺期间选择性地去除多牺牲层30。
在选择性地蚀刻多牺牲层30的同时，由于第一至第三材料层33、35和37之间的蚀刻速度的差异，第一材料层33和第三材料层37比第二材料层35更快速地被蚀刻。在实施方式中，第一材料层33和第三材料层37具有高于第二材料层35的蚀刻速率。因此，在执行蚀刻工艺的同时，可在上层40和第二材料层35之间(即，第一间隙)以及下层20和第二材料层35之间(即，第二间隙)分别形成间隙53。可在执行蚀刻工艺的同时通过间隙53扩大第二材料层35的暴露于蚀刻材料的表面积。
例如，第一材料层33和第三材料层37中的每一个可包括硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)和多孔氮化物层中的至少一种，并且第二材料层35可包括氮化硅层。在一些实施方式中，蚀刻材料可包括磷酸(H3PO4)。在其它实施方式中，蚀刻材料可包括不同于磷酸(H3PO4)的其它蚀刻材料。当使用磷酸(H3PO4)蚀刻BPSG、USG、PSG和氮化硅层时，由于BPSG、USG和PSG中的每一个具有高于氮化硅层的蚀刻速率，所以BPSG、USG和PSG中的每一个可比氮化硅层更快速地被蚀刻。由于多孔氮化物层具有低于氮化硅层的密度，所以多孔氮化物层可比氮化硅层更快速地被蚀刻。
在实施方式中，第一材料层33和第三材料层37中的每一个可包括掺杂硅，并且第二材料层35可包括未掺杂硅。蚀刻材料可配置有包括氟化氢(HF)、硝酸(HNO3)和乙酸(CH3COOH)的化学材料。掺杂硅可比未掺杂硅更快速地被化学材料蚀刻。
参照图1C，图1B所示的第一材料层33和第三材料层37可在第二材料层35被完全去除之前被去除，并且由于第二材料层35的暴露于蚀刻材料的表面积增加，第二材料层35的蚀刻速度可增加。在实施方式中，随着第一材料层33和第三材料层37被去除，第二材料层35的更多表面积被暴露，以允许更大量的蚀刻材料与第二材料层相互作用，因此减少去除第二材料层35所需的时间。
参照图1D，去除图1C所示的第二材料层35，以使得在上层40和下层20之间限定层间空间61。根据实施方式，通过扩大多牺牲层的暴露于蚀刻材料的表面积来增加多牺牲层的去除速度，以使得半导体装置的制造时间可减少。在一些实施方式中，打开层间空间61意指在蚀刻第一材料层33、第二材料层35和第三材料层37中的至少一个之后在上层40和下层20之间创建空间。在其它实施方式中，打开层间空间61意指在蚀刻多牺牲层30之后在上层40和下层20之间创建空间，以使得可在上层40和下层20之间形成第四材料层63(参见图1E)。在其它实施方式中，打开层间空间61意指去除足够的多牺牲层30，以使得可由上层40和下层20限定开口。例如，打开层间空间61意指去除多牺牲层30，使得上层40的表面和下层20的表面当中的至少一个表面暴露。
参照图1E，可利用第四材料层63填充图1D所示的层间空间61。下层20、第四材料层63和上层40可由各种材料的组合形成。
在根据本公开的实施方式的包括通过狭缝利用第四材料层替换多牺牲层的替换工艺的制造方法中，多牺牲层可由可具有彼此不同的蚀刻速度的材料层形成，以使得多牺牲层的去除速度可增加。
尽管图中未示出，多牺牲层可形成为填充在垂直方向上延伸的沟槽或在垂直方向上延伸的孔。可在打开沟槽或孔的工艺中去除多牺牲层。
以下，将描述使用上述制造方法形成的半导体装置的各种实施方式。
图2A和图2B是示意性地示出根据实施方式的半导体装置的框图。
参照图2A和图2B，各个半导体装置可包括设置在基板SUB上的外围电路结构PC和单元阵列CAR。
基板SUB可以是单晶半导体层。例如，基板SUB可以是绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或者通过选择性外延生长工艺形成的外延薄膜。
单元阵列CAR可包括多个存储块。各个存储块可包括多个单元串。各个单元串可电连接到位线、源极线、字线和选择线。各个单元串可包括串联联接的存储器单元和选择晶体管。各条选择线用作与其对应的选择晶体管的栅电极，并且各条字线用作与其对应的存储器单元的栅电极。
外围电路结构PC可包括电连接到单元阵列CAR的NMOS晶体管和PMOS晶体管、电阻器和电容器。NMOS晶体管和PMOS晶体管、电阻器和电容器可用作构成行解码器、列解码器、页缓冲器和控制逻辑的元件。
如图2A所示，外围电路结构PC可设置在基板SUB的不与单元阵列CAR交叠的部分区域上。
另选地，如图2B所示，外围电路结构PC可设置在单元阵列CAR和基板SUB之间。外围电路结构PC与单元阵列CAR交叠，因此基板SUB的被单元阵列CAR和外围电路结构PC占据的面积可减小。
图3是示意性地示出外围电路结构PC的截面图。图3所示的外围电路结构PC可被包括在图2A所示的外围电路结构中，或者被包括在图2B所示的外围电路结构中。
参照图3，外围电路结构PC可包括外围栅电极PG、外围栅极绝缘层PGI、结Jn、外围电路线PCL和外围接触插塞PCP。
外围栅电极PG可用作外围电路结构PC中的NMOS晶体管和PMOS晶体管的栅电极。外围栅极绝缘层PGI设置在各个外围栅电极PG和基板SUB之间。
各个结Jn是通过将n型或p型杂质注入到基板SUB的有源区域中而限定的区域，并且设置在各个外围栅电极PG的两侧以用作源结或漏结。基板SUB的有源区域可通过形成在基板SUB中的隔离层ISO分隔。隔离层ISO由绝缘材料形成。
外围电路线PCL可通过外围接触插塞PCP电连接到外围电路结构PC的电路。
外围电路绝缘层PIL可覆盖外围电路结构PC的电路、外围电路线PCL和外围接触插塞PCP。外围电路绝缘层PIL可包括按照多层层叠的绝缘层。
图4A至图4E是示意性地示出根据实施方式的半导体装置的立体图。为了描述方便，图4A至图4E中未示出层间绝缘层。
参照图4A至图4E，各个半导体装置可包括具有三维结构的存储器串CST。具有三维结构的存储器串CST可改进半导体装置的集成度。存储器串CST可包括沿着各个沟道结构CH布置的存储器单元和选择晶体管。
各个沟道结构CH可电连接到与其对应的位线BL。位线BL可在与第一方向I交叉的水平面上在第二方向II上延伸。在实施方式中，如图4A至图4D所示，位线BL可与其所对应的沟道结构CH直接接触。在实施方式中，如图4E所示，位线BL可经由接触插塞DCT连接到与其对应的沟道结构CH。接触插塞DCT可在与位线BL接触的同时朝着与其对应的沟道结构CH延伸。
存储器单元的栅极和选择晶体管的栅极可连接到在第一方向I上层叠以彼此间隔开的导电图案CP1至CPn。导电图案CP1至CPn可用作字线WL、源极选择线SSL和漏极选择线DSL。导电图案CP1至CPn可在第一方向I上依次布置，并且设置在彼此间隔开的第一层至第n层中。第一层被定义为最远离位线BL设置的层，第n层被定义为最靠近位线BL设置的层。导电图案CP1至CPn中的每一个可在水平方向上延伸。
参照图4A至图4D，导电图案CP1至CPn当中设置在至少第n层中的第n图案CPn可用作漏极选择线DSL。然而，本公开不限于此，设置在两个或更多个层中的导电图案可用作漏极选择线DSL。在实施方式中，设置在第n层中的第n图案CPn和设置在第(n-1)层中的第(n-1)图案CPn-1可用作漏极选择线DSL。
设置在至少第一层中的第一图案CP1可用作源极选择线SSL。然而，本公开不限于此，设置在两个或更多个层中的导电图案可用作源极选择线SSL。在实施方式中，设置在第一层中的第一图案CP1和设置在第二层中的第二图案CP2可用作源极选择线SSL。
设置在漏极选择线DSL和源极选择线SSL之间的导电图案(例如，CP3至CPn-2)可用作字线WL。
导电图案CP1至CPn可在各个层中通过第一狭缝SI1彼此分离。导电图案CP1至CPn当中用作漏极选择线DSL的图案可在各个层中不仅通过第一狭缝SI1，而且通过第二狭缝SI2彼此分离。然而，本公开不限于此。尽管图中未示出，在实施方式中，导电图案CP1至CPn当中用作源极选择线SSL的图案可在各个层中不仅通过第一狭缝SI1，而且通过第三狭缝彼此分离。尽管图中未示出，在实施方式中，第二狭缝SI2可被省略，并且用作漏极选择线DSL的图案可在各个层中通过第一狭缝SI1彼此分离。上述第二狭缝SI2和第三狭缝可与通过第一狭缝SI1分离的各条字线WL交叠，并且形成至第二狭缝SI2和第三狭缝不穿透字线WL的深度。
第一狭缝SI1和第二狭缝SI2可在水平面上沿着第三方向III延伸。第三方向III被定义为与第一方向I和第二方向II交叉的方向。由各条字线WL共享的沟道结构CH可被分离为由不同的漏极选择线DSL控制的组。在实施方式中，漏极选择线DSL可包括通过第二狭缝SI2彼此分离的第一漏极选择线和第二漏极选择线。由各条字线WL共享的沟道结构CH可被划分为由第一漏极选择线控制的第一组以及由第二漏极选择线控制的第二组。
字线WL、漏极选择线DSL和源极选择线SSL中的每一个可共同围绕一列或更多列的沟道结构CH。由字线WL、漏极选择线DSL和源极选择线SSL中的每一个围绕的沟道结构CH可按照锯齿形设置。
第一狭缝SI1可设置在存储块之间的边界处。各个存储块中设置在同一层中的漏极选择线DSL可通过第二狭缝SI2彼此分离。各条字线WL不通过第二狭缝SI2分离，而是可延伸以与第二狭缝SI2交叠。尽管图中未示出，各个存储块中设置在同一层中的源极选择线SSL可通过第三狭缝彼此分离。各条字线不通过第三狭缝分离，而是可延伸以与第三狭缝交叠。
参照图4A、图4B和图4D，各个沟道结构CH可穿透漏极选择线DSL、字线WL和源极选择线SSL。参照图4C，各个沟道结构CH可穿透漏极选择线DSL和字线WL。
参照图4A和图4B，沟道结构CH可直接连接到设置在导电图案CP1至CPn下方的源极层SL。源极层SL可按照各种结构形成。
参照图4A，源极层SL可与各个沟道结构CH的底表面接触。源极层SL可由包括源极掺杂剂的掺杂半导体层形成。源极掺杂剂可包括n型杂质。在实施方式中，可通过从基板SUB的表面将源极掺杂剂注入到参照图2A描述的基板SUB中来形成源极层SL。在实施方式中，可通过在参照图2B描述的基板SUB上沉积掺杂半导体层来形成源极层SL。绝缘层可设置在基板SUB和掺杂半导体层之间。在实施方式中，掺杂半导体层可以是掺杂硅层。
各个沟道结构CH可与源极层SL的顶表面接触，穿透导电图案CP1至CPn，并从源极层SL沿着第一方向I朝着位线BL延伸。各个沟道结构CH的侧壁可由多层ML围绕。多层ML可沿着与其对应的沟道结构CH的侧壁延伸。各个沟道结构CH的顶表面和底表面不被对应的多层ML阻挡，而是可打开。在实施方式中，各个沟道结构CH的顶表面和底表面不被对应多层ML阻挡，并且这些表面可保留且不在其上形成多层ML。
参照图4B，沟道结构CH可穿透导电图案CP1至CPn并延伸到源极层SL的内部。各个沟道结构CH的侧壁可与源极层SL接触。
源极层SL可包括第一源极层SL1和接触源极层CTS。源极层SL还可包括第二源极层SL2。沟道结构CH可穿透第二源极层SL2和接触源极层CTS，并延伸到第一源极层SL1的内部。
第一源极层SL1可由包括源极掺杂剂的掺杂半导体层形成。源极掺杂剂可包括n型杂质。在实施方式中，可通过从参照图2A描述的基板SUB的表面注入部分厚度的源极掺杂剂来形成第一源极层SL1。在实施方式中，可通过在参照图2B描述的基板SUB上沉积掺杂半导体层来形成第一源极层SL1。绝缘层可设置在基板SUB和掺杂半导体层之间。在实施方式中，掺杂半导体层可以是掺杂硅层。第一源极层SL1可围绕各个沟道结构CH的下端。
接触源极层CTS可设置在第一源极层SL1上，并与第一源极层SL1的顶表面接触。接触源极层CTS与各个沟道结构CH的侧壁接触，并围绕沟道结构CH。
沿着各个沟道结构CH的侧壁延伸的多层通过接触源极层CTS被分离为第一多层图案ML1和第二多层图案ML2。第一多层图案ML1被定义为围绕各个沟道结构CH的上端的图案，并且第二多层图案ML2被定义为设置在第一源极层SL1和各个沟道结构CH之间的图案。
第二源极层SL2可设置在接触源极层CTS和源极选择线SSL之间。第二源极层SL2可形成为围绕第一多层图案ML1。在一些情况下，第二源极层SL2可被省略。第二源极层SL2可由第一狭缝SI1穿透。
上述的接触源极层CTS和第二源极层SL2中的每一个可由包括源极掺杂剂的掺杂半导体层形成。源极掺杂剂可包括n型杂质。在实施方式中，掺杂半导体层可包括掺杂硅层。
参照图4C，各个沟道结构CH可连接到与其对应的下沟道结构LPC.
下沟道结构LPC在沟道结构CH下方连接到与其对应的沟道结构CH。各个沟道结构CH可由多层ML围绕。多层ML可沿着与其对应的沟道结构CH的侧壁延伸。沟道结构CH的顶表面和底表面未被多层ML阻挡，而是可打开。在实施方式中，各个沟道结构CH的顶表面和底表面未被对应的多层ML阻挡，并且这些表面可保留且不在其上形成多层ML。
下沟道结构LPC穿透设置在字线WL下方的至少一个源极选择线SSL。下沟道结构LPC的侧壁可由栅极绝缘层GI围绕。栅极绝缘层GI可沿着下沟道结构LPC的侧壁延伸。下沟道结构LPC的顶表面和底表面未被栅极绝缘层GI阻挡，而是可打开。在实施方式中，下沟道结构LPC的顶表面和底表面未被栅极绝缘层GI阻挡，并且这些表面可保留且不在其上形成栅极绝缘层GI。
源极层SL可与下沟道结构LPC的底表面接触。源极层SL可由与参照图4A描述的源极层SL相同的材料形成。
参照图4D，各个沟道结构CH可包括穿透导电图案CP1至CPn的柱部PL以及从柱部PL在水平方向上延伸的水平部HP。沟道结构CH的水平部HP可沿着第一图案CP1的下表面延伸。水平部HP可通过从第一狭缝SI1延伸的狭缝延伸部SIE彼此分离。掺杂区域DA可设置在水平部HP下方。换言之，水平部HP可设置在掺杂区域DA和第一图案CP1之间。
在实施方式中，掺杂区域DA可由包括阱掺杂剂的掺杂半导体层形成。阱掺杂剂可包括p型杂质。在实施方式中，可通过从参照图2A描述的基板SUB的表面将阱掺杂剂注入到基板SUB中来形成掺杂区域DA。在实施方式中，可通过在参照图2B描述的基板SUB上沉积掺杂半导体层来形成掺杂区域DA。绝缘层可设置在基板SUB和掺杂半导体层之间。在实施方式中，掺杂半导体层可以是掺杂硅层。
各个柱部PL的侧壁可由多层ML围绕。多层ML可在与其对应的水平部HP和与其对应的第一图案CP1之间延伸。多层ML可在与其对应的水平部HP和掺杂区域DA之间延伸。
参照图4E，导电图案CP1至CPn可通过狭缝SI被划分成源极侧导电图案CP_S和漏极侧导电图案CP_D。
源极侧导电图案CP_S当中设置在至少第n层中的源极侧第n图案CPn可用作源极选择线SSL。然而，本公开不限于此，设置在两个或更多个层中的各个导电图案可用作源极选择线SSL。在实施方式中，源极侧导电图案CP_S当中分别设置在第n层和第(n-1)层中的源极侧第n图案CPn和源极侧第(n-1)图案CPn-1中的每一个可用作源极选择线SSL。源极侧导电图案CP_S当中设置在源极选择线SSL下方的导电图案(例如，CP1至CPn-2)可用作源极侧字线WL_S。
漏极侧导电图案CP_D当中设置在至少第n层中的漏极侧第n图案CPn可用作漏极选择线DSL。然而，本公开不限于此，设置在两个或更多个层中的各个导电图案可用作漏极选择线DSL。在实施方式中，漏极侧导电图案CP_D当中分别设置在第n层和第(n-1)层中的漏极侧第n图案CPn和漏极侧第(n-1)图案CPn-1中的每一个可用作漏极选择线DSL。漏极侧导电图案CP_D当中设置在漏极选择线DSL下方的导电图案(例如，CP1至CPn-2)可用作漏极侧字线WL_D。
公共源极线CSL可设置在源极侧导电图案CP_S上方。公共源极线CSL设置在与位线BL的层不同的层中。公共源极线CSL和位线BL由导电材料形成，并且彼此间隔开。例如，公共源极线CSL可设置在位线BL和源极侧导电图案CP_S之间。
各个沟道结构CH可包括源极侧柱S_PL、漏极侧柱D_PL和水平部HP。漏极侧柱D_PL可电连接到位线BL。漏极侧柱D_PL延伸以穿透漏极侧导电图案CPD，并且连接到水平部HP。源极侧柱S_PL可电连接到公共源极线CSL。源极侧柱S_PL延伸以穿透源极侧导电图案CP_S，并且连接到水平部HP。水平部HP被掩埋在管栅极PG中。源极侧柱S_PL和漏极侧柱D_PL从水平部HP在第一方向I上延伸。管栅极PG可设置在源极侧导电图案CP_S和漏极侧导电图案CP_D下方，并形成为围绕水平部HP。管栅极PG可用作管式晶体管的栅极。管式晶体管可根据传输到管栅极PG的信号来通过水平部HP将源极侧柱S_PL和漏极侧柱D_PL电连接。
各个沟道结构CH的外壁可由多层ML围绕。多层ML沿着与其对应的沟道结构CH的漏极侧柱D_PL的侧壁、水平部HP的外壁和源极侧柱S_PL的侧壁延伸。
狭缝SI可设置在第二方向II上彼此相邻的源极侧导电图案CP_S和漏极侧导电图案CP_D之间，并沿着第三方向III延伸。
参照图4A至图4D描述的字线WL、WL_D或WL_S用作存储器单元的栅极，参照图4A至图4D描述的漏极选择线DSL用作漏极选择晶体管的栅极，参照图4A至图4D描述的源极选择线SSL用作源极选择晶体管的栅极。设置在字线WL、WL_D或WL_S中的每一个与各个沟道结构CH之间的多层ML或ML1可包括用于存储数据的数据存储层。
包括参照图4A至图4E描述的字线WL、WL_D或WL_S、漏极选择线DSL和源极选择线SSL的栅极层叠结构可使用各种制造方法来形成。在本公开的实施方式中，栅极层叠结构可使用参照图1A至图1E描述的替换工艺来形成，以使得半导体装置的制造时间可减少。
图5是示出根据实施方式的半导体装置的栅极层叠结构的截面图。图5可对应于示出栅极层叠结构的放大截面图，该栅极层叠结构包括图4A至图4E中的每一个所示的导电图案。
参照图5，栅极层叠结构GST可通过狭缝SI彼此分离。各个栅极层叠结构GST可包括在第一方向I上交替地层叠的层间绝缘层ILD和导电图案CP。导电图案CP可对应于图4A至图4E中的任一个所示的导电图案CP1至CPn。各个导电图案CP设置在沿第一方向I彼此相邻的层间绝缘层ILD之间。
各个导电图案CP可由各种导电材料形成。各个导电图案CP可包括硅层、金属硅化物层、金属层和金属氮化物层中的至少一种。在实施方式中，各个导电图案CP可包括诸如钨W的金属层A以实现低电阻布线。当各个导电图案CP包括金属层A时，各个导电图案CP还可包括屏障层B。
屏障层B可阻挡金属从金属层A扩散到外部。屏障层B可围绕金属层A。屏障层B可具有朝着狭缝SI打开的大致C形横截面。屏障层B可在沟道结构CH与金属层A之间以及金属层A与各个层间绝缘层ILD之间延伸。屏障层B可由金属氮化物层形成。例如，屏障层B可包括氮化钛层、氮化钨层或氮化钽层。
层间绝缘层ILD可由各种绝缘材料形成。例如，层间绝缘层ILD可由氧化硅层形成。
穿透各个栅极层叠结构GST的沟道结构CH由层间绝缘层ILD和导电图案CP围绕。多层ML可设置在沟道结构CH与各个导电图案CP之间。多层ML可对应于图4A、图4C和图4D中的每一个所示的多层ML，或对应于图4B所示的第一多层图案ML1。
多层ML可沿着沟道结构CH的侧壁延伸。然而，本公开不限于此。尽管图中未示出，在实施方式中，多层ML可沿着导电图案CP和层间绝缘层ILD之间的界面以及沟道结构CH和导电图案CP之间的界面延伸。屏障层B可在与其对应的金属层A和多层ML之间延伸。
沟道结构CH可包括半导体层SE。在实施方式中，半导体层SE可由硅层形成。半导体层SE可适形地形成在多层ML的内壁上，或者形成为完全填充多层ML的中央区域。
如图5所示，当半导体层SE适形地形成在多层ML的内壁上时，沟道结构CH还可包括填充半导体层SE的中央区域的芯绝缘层CO。
多层ML可包括围绕沟道结构CH的隧道绝缘层TI、围绕隧道绝缘层TI的数据存储层DL以及围绕数据存储层DL的第一阻挡绝缘层BI1。
数据存储层DL可由电荷捕获层形成，由包括导电纳米点的材料层形成，或者由相变材料层形成。
数据存储层DL可存储利用由导电图案CP当中用作字线的图案与沟道结构CH之间的电压差导致的福勒-诺德海姆(Fowler-Nordheim)隧穿而改变的数据。数据存储层DL可由可捕获电荷的氮化硅层形成。
代替福勒-诺德海姆隧穿，数据存储层DL可基于另一操作原理来存储数据。例如，数据存储层DL可由相变材料层形成，并且根据相变来存储数据。
第一阻挡绝缘层BI1可包括能够阻挡电荷的氧化物层。隧道绝缘层TI可由电荷可隧穿的氧化硅层形成。第二阻挡绝缘层BI2可进一步沿着导电图案CP和层间绝缘层ILD之间的界面形成。第二阻挡绝缘层BI2可延伸到各个层间绝缘层ILD的面向狭缝SI的侧壁上。第二阻挡绝缘层BI2可由具有高介电常数的绝缘材料形成。例如，第二阻挡绝缘层BI2可由氧化铝层形成。第一阻挡绝缘层BI1和第二阻挡绝缘层BI2中的任一个可被省略。
狭缝SI可对应于图4A至图4D中的每一个所示的第一狭缝SI1，或者对应于图4E所示的狭缝SI。狭缝SI可由垂直结构VP填充。在实施方式中，垂直结构VP可形成为利用绝缘材料填充狭缝SI。在实施方式中，垂直结构VP可包括导电材料以及围绕导电材料的侧壁绝缘层。
图6A至图6G是示出根据实施方式的半导体装置的制造方法的截面图。例如，图6A至图6G是示出使用替换工艺的栅极层叠结构的制造方法的截面图。
参照图6A，通过在第一方向I上交替地层叠层间绝缘层115和多牺牲层127来形成层叠结构130。
层间绝缘层115由不同于多牺牲层127的材料形成。层间绝缘层115可由诸如氧化硅层的氧化物形成。各个多牺牲层127可通过交替地层叠不同材料来形成。在实施方式中，各个多牺牲层127可包括依次层叠的第一材料层121、第二材料层123和第三材料层125。
第二材料层123可由与第一材料层121和第三材料层125不同的材料形成，第三材料层125可由与第一材料层121相同的材料形成。例如，第二材料层123可由蚀刻速率不同于第一材料层121和第三材料层125的材料形成。第一材料层121和第三材料层125中的任一个可被省略。
第二材料层123可形成为比第一材料层121和第三材料层125中的每一个更厚，第一材料层121和第三材料层125在后续工艺中以相对高的速度被去除(D22>D21、D23)。
参照图6B，可形成穿透层叠结构130的沟道结构159。形成沟道结构159的工艺可包括形成穿透结构130的孔141的工艺以及利用沟道结构159填充孔141的工艺。形成沟道结构159的工艺还可包括在形成沟道结构159之前，在各个孔141的侧壁上形成多层149的工艺。可在多层149上形成沟道结构159。
形成多层149的工艺可包括从各个孔141的侧壁朝着各个孔141的中央区域依次层叠第一阻挡绝缘层143、数据存储层145和隧道绝缘层147的工艺。第一阻挡绝缘层143、数据存储层145和隧道绝缘层147中的每一个的材料的示例与参照图5描述的相同。
各个沟道结构159可包括半导体层151，或者如参照图5所述包括半导体层151和芯绝缘层153。
随后，可在沟道结构159之间形成穿透层叠结构130的狭缝161。
参照图6C，可使用比第二材料层123更快速地蚀刻第一材料层121和第三材料层125的蚀刻材料来通过狭缝161蚀刻多牺牲层127。层间绝缘层115相对于蚀刻材料具有高抗蚀刻性，因此，可在蚀刻工艺期间选择性地去除多牺牲层127。
在多牺牲层127的选择性蚀刻工艺的早期阶段，可通过狭缝161在区域C中指示的箭头方向上引入蚀刻材料。由于第一至第三材料层121、123和125之间的蚀刻速度的差异，第一材料层121和第三材料层125比第二材料层123更快速地被蚀刻。结果，可在各个层间绝缘层115与第二材料层123之间形成间隙163。
例如，第一材料层121和第三材料层125中的每一个可包括硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)和多孔氮化物层中的至少一种，第二材料层123可包括氮化硅层。蚀刻材料可以是磷酸(H2PO4)。BPSG、USG和PSG中的每一个可比氮化硅层更快速地被磷酸蚀刻。由于多孔氮化物层具有低于氮化硅层的密度，所以多孔氮化物层比氮化硅层更快速地被磷酸蚀刻。
参照图6D，可通过图6C所示的间隙163引入蚀刻材料。因此，在选择性地蚀刻多牺牲层127的工艺期间，可在区域D中指示的箭头方向上蚀刻第二材料层123。根据本公开的实施方式，可通过图6C所示的间隙163扩大第二材料层123的暴露于蚀刻材料的表面积，因此，第二材料层123的蚀刻速度可增加。
根据本公开的实施方式，与层间绝缘层115之间由单层形成的牺牲层时相比，在第一方向I上相邻的层间绝缘层115之间的空间可高速打开。因此，在本公开的实施方式中，使半导体装置的图案暴露于蚀刻材料所需的时间可减少。结果，在本公开的实施方式中，可减少半导体装置的图案被蚀刻材料污染的现象。因此，在本公开的实施方式中，半导体装置的可靠性可改进。
参照图6E，在通过选择性蚀刻工艺去除多牺牲层之后，在第一方向I上相邻的层间绝缘层115之间的层间空间165可打开。根据本公开的实施方式，通过多牺牲层打开层间绝缘层115之间的层间空间165所需的时间可减少，因此，半导体装置的制造时间可减少。在一些实施方式中，打开层间空间165意指在蚀刻第一材料层121、第二材料层123和第三材料层125中的至少一个之后在层间绝缘层115和相邻层间绝缘层115之间创建空间。在其它实施方式中，打开层间空间165意指在蚀刻多牺牲层127之后在层间绝缘层115和相邻层间绝缘层115之间创建空间，以使得导电材料179可形成在层间绝缘层115和相邻层间绝缘层115之间(参见图6F)。在其它实施方式中，打开层间空间165意指去除足够的多牺牲层127，以使得可由相邻层间绝缘层115和多层149或沟道结构159限定开口。在实施方式中，打开层间空间165意指去除多牺牲膜127，使得层间绝缘层115的表面、相邻层间绝缘层115的表面和多层149或沟道结构159的表面当中的至少一个表面暴露。
参照图6F，导电材料179通过狭缝161填充图6E所示的层间空间165。在层间空间165由导电材料179填充之前，第二阻挡绝缘层171可形成在限定层间空间165的表面上。第二阻挡绝缘层171对应于参照图5描述的第二阻挡绝缘层。第二阻挡绝缘层171可延伸以覆盖层间绝缘层115的面向狭缝161的各个侧壁。
导电材料179可包括硅层、金属硅化物层、金属层和金属氮化物层中的至少一种。在实施方式中，导电材料179可包括诸如钨W的金属层175以实现低电阻布线。导电材料179还可包括屏障层173。在形成金属层175之前，屏障层173可适形地形成在限定图6E所示的各个层间空间165的表面上。屏障层173可由金属氮化物层形成。例如，屏障层173可包括氮化钛层、氮化钨层或氮化钽层。
参照图6G，蚀刻导电材料179以将其分离为多个导电图案179P。因此，可形成包括在第一方向I上交替地层叠的导电图案179P和层间绝缘层115的栅极层叠结构GST。
随后，可由参照图5描述的垂直结构VP来填充狭缝161。
图7是示出根据实施方式的半导体装置的栅极层叠结构和源极层的截面图。图7是示出图4B所示的源极层以及与源极层相邻的栅极层叠结构的放大截面图。
参照图7，栅极层叠结构GST可通过狭缝SI1彼此分离。各个栅极层叠结构GST可按照参照图5描述的相同结构形成。
穿透各个栅极层叠结构GST的沟道结构CH可延伸到源极层SL的内部。源极层SL可如参照图4B所述包括第一源极层SL1和接触源极层CTS。源极层SL还可包括第二源极层SL2。
如参照图4B所述，沟道结构CH由通过接触源极层CTS彼此分离的第一多层图案ML1和第二多层图案ML2围绕。沟道结构CH可包括半导体层SE。在实施方式中，半导体层SE可由硅层形成。半导体层SE可适形地形成在第一多层图案ML1的内壁上，或者形成为填充由第一多层图案ML1限定的孔的中央区域。半导体层SE延伸到第二多层图案ML2上。
如图7所示，当半导体层SE适形地形成在第一多层图案ML1的内壁上时，沟道结构还可包括填充半导体层SE的中央区域的芯绝缘层CO。
第一多层图案ML1和第二多层图案ML2中的每一个可包括围绕沟道结构CH的隧道绝缘层TI、围绕隧道绝缘层TI的数据存储层DL以及围绕数据存储层DL的第一阻挡绝缘层BI1。
隧道绝缘层TI、数据存储层DL和第一阻挡绝缘层BI1由参照图5所述的相同材料形成。
狭缝SI1可对应于图4B所示的第一狭缝SI1。狭缝SI1可由垂直结构VP填充。在实施方式中，垂直结构VP可包括覆盖各个栅极层叠结构GST的侧壁的间隔物绝缘层SP以及在间隔物绝缘层SP上填充狭缝SI1的导电垂直接触结构VCT。
图8A至图8F是示出根据实施方式的半导体装置的制造方法的截面图。例如，图8A至图8F是示出使用替换工艺的源极层的制造方法的截面图。
参照图8A，形成包括第一源极层201和多牺牲层217的源极层叠结构STS。可在多牺牲层217上进一步形成第二源极层221。在多牺牲层217形成在第一源极层201上之前，可进一步形成第一保护层203。多牺牲层217形成在第一保护层203上。在形成第二源极层221之前，可在多牺牲层217上进一步形成第二保护层219。可在第二保护层219上形成第二源极层221。在一些情况下，第一保护层203、第二保护层219和第二源极层221中的至少一个可被省略。
第一源极层201和第二源极层221中的每一个可以是包括源极掺杂剂的掺杂半导体层。源极掺杂剂可包括n型杂质。在实施方式中，第一源极层201和第二源极层221中的每一个可由n型掺杂硅层形成。第一保护层203和第二保护层219可由氧化物层形成。
多牺牲层217可包括依次层叠的第一材料层211、第二材料层213和第三材料层215。
第二材料层213可由与第一材料层211和第三材料层215不同的材料形成，第三材料层215可由与第一材料层211相同的材料形成。第一材料层211和第三材料层215中的任一个可被省略。第二材料层213可形成为比第一材料层211和第三材料层215中的每一个更厚，第一材料层211和第三材料层215在后续工艺中以相对高的速度被去除。在实施方式中，第二材料层213可形成为具有比第一材料层211的厚度D31更大的厚度D32。在实施方式中，第二材料层213可形成为具有比第三材料层215的厚度D33更大的厚度D32。在后续工艺中，例如，第一材料层211和第三材料层215可按照比第二材料层213相对更高的速度被去除。
随后，在源极层叠结构STS上形成通过狭缝261彼此分离的多个栅极层叠结构GST。
可使用参照图6A至图6G描述的工艺形成上述栅极层叠结构GST。在实施方式中，沟道结构259可在穿透栅极层叠结构GST的同时延伸到源极层叠结构STS的内部。
可沿着各个沟道结构259的外壁形成多层249。多层249设置在与其对应的沟道结构259和与其对应的栅极层叠结构GST之间，并在与其对应的沟道结构259和源极层叠结构STS之间延伸。沟道结构259可完全穿透第一保护层203、多牺牲层217、第二保护层219和第二源极层221。沟道结构259的底表面可设置在第一源极层201中。
多层249可包括第一阻挡绝缘层243、数据存储层245和隧道绝缘层247。第一阻挡绝缘层243、数据存储层245和隧道绝缘层247可从与其对应的栅极层叠结构GST的表面朝着沟道结构259的表面依次层叠。第一阻挡绝缘层243、数据存储层245和隧道绝缘层247可从源极层叠结构STS朝着沟道结构259的表面依次层叠。第一阻挡绝缘层243、数据存储层245和隧道绝缘层247中的每一个可由参照图5所述的相同材料形成。
各个沟道结构259可如参照图5所述包括半导体层251，或者包括半导体层251和芯绝缘层253。
可在各个栅极层叠结构GST的通过狭缝261暴露的侧壁上形成间隔物绝缘层271。间隔物绝缘层271可由氧化物层形成。狭缝261的底表面未被间隔物绝缘层271阻挡，而是被暴露。
参照图8B，可蚀刻通过狭缝261的底表面暴露的第二源极层221，并且可将第二源极层221的蚀刻的表面氧化。可在氧化的第二源极层221的侧壁上形成侧壁保护层223。随后，通过蚀刻通过狭缝261暴露的第二保护层219和多牺牲层217来形成狭缝延伸部281。狭缝延伸部281连接到狭缝261。
参照图8C，可使用比第二材料层213更快速地蚀刻第一材料层211和第三材料层215的蚀刻材料来通过狭缝延伸部281蚀刻多牺牲层217。在实施方式中，第一材料层211和第三材料层215具有高于第二材料层213的蚀刻速率。侧壁保护层223、第一保护层219和第二保护层203相对于蚀刻材料具有高抗蚀刻性，因此，可在蚀刻工艺期间选择性地去除多牺牲层217。
在选择性地蚀刻多牺牲层217的同时，由于第一至第三材料层211、213和215之间的蚀刻速度的差异，可在第一保护层203和第二材料层213之间以及第二保护层219和第二材料层213之间分别形成间隙283。
第一材料层211和第三材料层215中的每一个可包括掺杂硅，第二材料层213可包括未掺杂硅。蚀刻材料可由包括氟化氢(HF)、硝酸(HNO3)和乙酸(CH3COOH)的化学材料配置。掺杂硅比未掺杂硅更快速地被化学材料蚀刻。
参照图8D，可通过图8C所示的间隙283扩大第二材料层213的暴露于蚀刻材料的表面积，因此第二材料层213的蚀刻速度可增加。
参照图8E，根据实施方式，高速去除多牺牲层，以使得打开第一源极层201和第二源极层221之间的层间空间285所需的时间可减少。在去除多牺牲层的同时，图8C所示的第一保护层203和第二保护层219可防止第一源极层201和第二源极层221的损失。在一些实施方式中，打开层间空间285意指在蚀刻第一材料层211、第二材料层213和第三材料层215中的至少一个之后在第二源极层221和第一源极层201之间创建空间。在其它实施方式中，打开层间空间285意指在蚀刻图8B至图8E所示的多牺牲层217之后在第二源极层221和第一源极层201之间创建空间，以使得导电源极层287可形成在第二源极层221和第一源极层201之间(参见图8F)。在其它实施方式中，打开层间空间285意指去除足够的多牺牲层217以使得可由相邻第二源极层221、第一源极层201、多层249和沟道结构259限定开口。在实施方式中，打开层间空间285意指去除多牺牲层217，使得第二源极层221的表面、第一源极层201的表面、多层249的表面和沟道结构259的表面当中的至少一个表面暴露。
在多牺牲层被去除之后，可通过去除图8D所示的第一保护层203和第二保护层219来暴露第一源极层201和第二源极层221。因此，层间空间285的面积可扩大。在去除第一保护层203和第二保护层219的同时，可去除图8D所示的侧壁保护层223，使得第二源极层221的侧壁暴露。
可去除第一源极层201和第二源极层221之间暴露的第一阻挡绝缘层243、数据存储层245和隧道绝缘层247，使得各个沟道结构259的侧壁在第一源极层201和第二源极层221之间暴露。因此，层间空间285的面积可扩大。各个沟道结构259的半导体层251通过扩大的层间空间285暴露。
参照图8F，由接触源极层287填充图8E所示的层间空间285。接触源极层287与第一源极层201和第二源极层221以及沟道结构259的侧壁直接接触。接触源极层287可由包括源极掺杂剂的掺杂硅层形成。
可利用选择性生长工艺(例如，选择性外延生长(SEG))或非选择性沉积工艺(例如，化学气相沉积(CVD))来形成接触源极层287。当使用选择性生长工艺时，第一源极层201和第二源极层221以及各个沟道结构259的半导体层251可用作种子层。
随后，可由参照图7描述的垂直结构VP填充狭缝261。
图9是示出根据实施方式的存储器系统的配置的框图。
参照图9，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装。存储器装置1120可包括图4A至图4E所示的多种结构中的至少一种。在实施方式中，存储器系统1100可使用如上所述形成半导体装置的多种制造方法中的至少一种来形成。
存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码电路(ECC)1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC1114检测并纠正包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据等的ROM。
如上所述配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与控制器1110组合。例如，当存储器系统1100是SSD时，存储控制器1100可通过例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议当中的一种来与外部(例如，主机)通信。
图10是示出根据实施方式的计算系统的框图。在实施方式中，计算系统1200可使用如上所述形成半导体装置的多种制造方法中的至少一种来形成。
参照图10，根据本公开的实施方式的计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
根据本公开，牺牲层可按照包括由不同材料形成的层的多层形成，以使得可利用层之间相对于用于去除牺牲层的蚀刻材料的蚀刻速度的差异来放大牺牲层的暴露的面积。因此，半导体装置的制造时间可减少。
已在附图和说明书中描述了本公开的实施方式。尽管这里使用了特定术语，但这些术语用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。具有字典中定义的定义的术语应被理解为使得其具有与相关技术的上下文一致的含义。只要在本申请中没有清楚地定义，术语不应以理想或过于正式的方式理解。
相关申请的交叉引用
本申请要求2018年11月22提交的韩国专利申请号10-2018-0145789的优先权，其完整公开通过引用整体并入本文。

Claims (23)

1.一种制造半导体装置的方法，该方法包括以下步骤：
在下层上形成第一材料层；
在所述第一材料层上形成第二材料层；
在所述第二材料层上形成第三材料层；
在所述第三材料层上形成上层；
形成穿透所述上层以及所述第一材料层、所述第二材料层和所述第三材料层的狭缝；以及
通过所述狭缝蚀刻所述第一材料层、所述第二材料层和所述第三材料层，其中，所述第一材料层和所述第三材料层比所述第二材料层更快速地被蚀刻，使得在所述上层和所述第二材料层之间形成第一间隙并且在所述下层和所述第二材料层之间形成第二间隙。
2.根据权利要求1所述的方法，其中，所述第三材料层包括与所述第一材料层相同的材料，并且所述第二材料层包括与所述第一材料层不同的材料。
3.根据权利要求1所述的方法，其中，蚀刻所述第一材料层、所述第二材料层和所述第三材料层的步骤包括在所述上层和所述下层之间形成层间空间。
4.根据权利要求3所述的方法，该方法还包括利用第四材料层填充所述层间空间。
5.根据权利要求1所述的方法，
其中，所述第二材料层形成为比所述第一材料层更厚，并且
其中，所述第二材料层形成为比所述第三材料层更厚。
6.根据权利要求1所述的方法，其中，所述第一材料层和所述第三材料层中的每一个包括硼磷硅酸盐玻璃BPSG、未掺杂硅酸盐玻璃USG、磷硅酸盐玻璃PSG和多孔氮化物层中的至少一种，并且
所述第二材料层包括氮化硅层，并且
其中，蚀刻所述第一材料层、所述第二材料层和所述第三材料层的步骤包括通过经由所述狭缝提供包括磷酸H3PO4的蚀刻材料来去除所述第一材料层、所述第二材料层和所述第三材料层。
7.根据权利要求1所述的方法，其中，所述第一材料层和所述第三材料层中的每一个包括掺杂硅，并且
所述第二材料层包括未掺杂硅，并且
其中，蚀刻所述第一材料层、所述第二材料层和所述第三材料层的步骤包括通过经由所述狭缝提供利用包括氟化氢HF、硝酸HNO3和乙酸CH3COOH的化学材料配置的蚀刻材料来去除所述第一材料层、所述第二材料层和所述第三材料层。
8.根据权利要求1所述的方法，
其中，所述第一材料层具有高于所述第二材料层的蚀刻速率，并且
其中，所述第三材料层具有高于所述第二材料层的蚀刻速率。
9.一种制造半导体装置的方法，该方法包括以下步骤：
形成层间绝缘层和多牺牲层交替地层叠的层叠结构，其中，通过层叠第一材料层和第二材料层来形成所述多牺牲层；
形成穿透所述层叠结构的多个沟道结构；
形成在多个所述沟道结构之间穿透所述层叠结构的狭缝；
通过所述狭缝蚀刻所述多牺牲层，其中，所述第一材料层比所述第二材料层更快速地被蚀刻；以及
利用导电图案填充所述多牺牲层被去除的区域。
10.根据权利要求9所述的方法，其中，所述第二材料层形成为比所述第一材料层更厚。
11.根据权利要求9所述的方法，其中，所述第一材料层包括硼磷硅酸盐玻璃BPSG、未掺杂硅酸盐玻璃USG、磷硅酸盐玻璃PSG和多孔氮化物层中的至少一种，并且
所述第二材料层包括氮化硅层，并且
其中，蚀刻所述多牺牲层的步骤包括通过经由所述狭缝提供包括磷酸H3PO4的蚀刻材料来去除所述第一材料层和所述第二材料层。
12.根据权利要求9所述的方法，
其中，所述多牺牲层还包括第三材料层，并且
其中，所述第二材料层设置在所述第一材料层和所述第三材料层之间。
13.根据权利要求12所述的方法，
其中，所述第二材料层形成为比所述第一材料层更厚，并且
其中，所述第二材料层形成为比所述第三材料层更厚。
14.根据权利要求12所述的方法，其中，所述第一材料层和所述第三材料层中的每一个包括硼磷硅酸盐玻璃BPSG、未掺杂硅酸盐玻璃USG、磷硅酸盐玻璃PSG和多孔氮化物层中的至少一种，并且
所述第二材料层包括氮化硅层，并且
其中，蚀刻所述多牺牲层的步骤包括通过经由所述狭缝提供包括磷酸H3PO4的蚀刻材料来去除所述第一材料层、所述第二材料层和所述第三材料层。
15.根据权利要求12所述的方法，其中，所述第三材料层包括与所述第一材料层相同的材料。
16.一种制造半导体装置的方法，该方法包括以下步骤：
形成源极层和多牺牲层交替地层叠的层叠结构，其中，通过层叠第一材料层和第二材料层来形成所述多牺牲层；
在所述层叠结构上形成被沟道结构穿透的多个栅极层叠结构；
形成穿透多个所述栅极层叠结构之间暴露的所述多牺牲层的狭缝；
蚀刻所述多牺牲层，其中，所述第一材料层比所述第二材料层更快速地被蚀刻；以及
利用接触源极层填充所述多牺牲层被去除的区域。
17.根据权利要求16所述的方法，其中，所述沟道结构穿透所述多牺牲层并且延伸到所述源极层的内部，
通过所述多牺牲层被去除的所述区域来暴露各个所述沟道结构的侧壁，并且
所述接触源极层与各个所述沟道结构的所述侧壁接触。
18.根据权利要求16所述的方法，其中，所述第二材料层形成为比所述第一材料层更厚。
19.根据权利要求16所述的方法，其中，所述第一材料层包括掺杂硅，并且
所述第二材料层包括未掺杂硅，并且
其中，蚀刻所述多牺牲层的步骤包括通过经由所述狭缝提供利用包括氟化氢HF、硝酸HNO3和乙酸CH3COOH的化学材料配置的蚀刻材料来去除所述第一材料层和第二材料层。
20.根据权利要求16所述的方法，其中，所述多牺牲层还包括第三材料层，
其中，所述第二材料层设置在所述第一材料层和所述第三材料层之间。
21.根据权利要求20所述的方法，
其中，所述第二材料层形成为比所述第一材料层更厚，并且
其中，所述第二材料层形成为比所述第三材料层更厚。
22.根据权利要求20所述的方法，其中，所述第一材料层和所述第三材料层中的每一个包括掺杂硅，并且
所述第二材料层包括未掺杂硅，并且
其中，蚀刻所述多牺牲层的步骤包括通过经由所述狭缝提供利用包括氟化氢HF、硝酸HNO3和乙酸CH3COOH的化学材料配置的蚀刻材料来去除所述第一材料层和所述第二材料层。
23.根据权利要求20所述的方法，其中，所述第三材料层包括与所述第一材料层相同的材料。
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