JP2022129253A - 記憶装置 - Google Patents

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Abstract

【課題】メモリセルに記憶されるデータの多値化が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の方向に延びる流体層と、流体層の中の粒子と、第１の材料の第１の制御電極と、流体層と第１の制御電極との間に設けられた第１の絶縁膜と、第１の制御電極に対し第１の方向に離間して設けられた第２の材料の第２の制御電極と、流体層と第２の制御電極との間に設けられた第２の絶縁膜と、第１の制御電極と第２の制御電極との間に設けられ、第１の材料及び第２の材料と異なる第３の材料の第３の制御電極と、流体層と第３の制御電極との間に設けられた第３の絶縁膜と、を備える。【選択図】図３

Description

本発明の実施形態は、記憶装置に関する。
不揮発性メモリの一つである３次元ＮＡＮＤフラッシュメモリは、メモリセルを３次元的に配置する。メモリセルを３次元的に配置することで、メモリセル数を増加させ、不揮発性メモリの大容量化が実現できる。
例えば、一つのメモリセルに記憶されるデータのビット数を増やす多値化によっても、不揮発性メモリの大容量化が実現できる。一つのメモリセルに記憶されるデータの多値化が可能な不揮発メモリの実現が望まれる。
米国出願公開第２０１９／０１０１５２４号明細書
本発明の一実施形態では、メモリセルに記憶されるデータの多値化が可能な記憶装置を提供する。
実施形態の記憶装置は、第１の方向に延びる流体層と、前記流体層の中の粒子と、第１の材料の第１の制御電極と、前記流体層と前記第１の制御電極との間に設けられた第１の絶縁膜と、前記第１の制御電極に対し前記第１の方向に離間して設けられた第２の材料の第２の制御電極と、前記流体層と前記第２の制御電極との間に設けられた第２の絶縁膜と、前記第１の制御電極と前記第２の制御電極との間に設けられ、前記第１の材料及び前記第２の材料と異なる第３の材料の第３の制御電極と、前記流体層と前記第３の制御電極との間に設けられた第３の絶縁膜と、を備える。
第１の実施形態の記憶装置のブロック図。 第１の実施形態の記憶装置のメモリセルアレイの等価回路図。 第１の実施形態の記憶装置の模式断面図。 第１の実施形態の記憶装置の模式断面図。 第１の実施形態の記憶装置の模式断面図。 第１の実施形態の記憶装置の模式断面図。 第１の実施形態の記憶装置の模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式断面図。 第１の実施形態の記憶装置の製造方法の一例を示す模式図。 第１の実施形態の記憶装置の製造方法の一例を示す模式図。 第１の実施形態の記憶装置の製造方法の一例を示す模式図。 第１の実施形態の記憶装置の製造方法の一例を示す模式図。 第１の実施形態の記憶装置の製造方法の一例を示す模式図。 第１の実施形態の記憶装置のデータ保持状態の説明図。 第１の実施形態の記憶装置の読み出し動作の説明図。 第１の実施形態の記憶装置の読み出し動作の説明図。 第１の実施形態の記憶装置の読み出し動作の説明図。 第１の実施形態の記憶装置の読み出し動作の説明図。 第１の実施形態の記憶装置の読み出し動作の説明図。 第１の実施形態の記憶装置の読み出し動作の説明図。 第１の実施形態の記憶装置の読み出し動作の説明図。 第１の実施形態の記憶装置の書き込み動作の説明図。 第１の実施形態の記憶装置の書き込み動作の説明図。 第１の実施形態の記憶装置の書き込み動作の説明図。 第１の実施形態の記憶装置の変形例の模式断面図。 第２の実施形態の記憶装置の模式断面図。 第２の実施形態の記憶装置の模式断面図。 第２の実施形態の記憶装置の模式断面図。 第２の実施形態の記憶装置の模式断面図。 第２の実施形態の記憶装置の読み出し動作の説明図。 第２の実施形態の記憶装置の書き込み動作の説明図。 第２の実施形態の記憶装置の変形例の模式断面図。
以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、記憶装置を構成する部材の同定には、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、Ｘ線回折分析（Ｘ－ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ： ＸＲＤ）、電子線回折分析（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ｄｉｆｆｒａｃｔｉｏｎ： ＥＢＤ）、Ｘ線光電分光分析（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）、放射光Ｘ線散乱解析（Ｓｙｎｃｈｒｏｔｒｏｎ Ｒａｄｉａｔｉｏｎ Ｘ－ｒａｙ Ａｂｓｏｒｐｔｉｏｎ Ｆｉｎｅ Ｓｔｒｕｃｔｕｒｅ：ＸＡＦＳ）、液体クロマトグラフィー法、又は、ガスクロマトグラフィ法、イオンクロマトグラフィ法を用いることが可能である。
また、記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
本明細書中、２つの材料が異なる材料であるとは、２つの材料の化学組成が異なることを意味する。例えば、２つの材料が、いずれも多結晶シリコンである場合、含まれる不純物の量比が異なる場合は、異なる材料であるとみなす。なお、例えば、同一のプロセス条件で形成された２つの材料が、プロセスばらつきの範囲内で化学組成が相違するような場合は、２つの材料は同一材料であるとみなす。
（第１の実施形態）
第１の実施形態の記憶装置は、第１の方向に延びる流体層と、流体層の中の粒子と、第１の材料の第１の制御電極と、流体層と第１の制御電極との間に設けられた第１の絶縁膜と、第１の制御電極に対し第１の方向に離間して設けられた第２の材料の第２の制御電極と、流体層と第２の制御電極との間に設けられた第２の絶縁膜と、第１の制御電極と第２の制御電極との間に設けられ、第１の材料及び第２の材料と異なる第３の材料の第３の制御電極と、流体層と第３の制御電極との間に設けられた第３の絶縁膜と、を備える。
第１の実施形態の記憶装置は、メモリセルが３次元的に配置された不揮発性メモリ１００である。不揮発性メモリ１００は、流体層の中の荷電粒子を用いてメモリセルがデータを記憶する。
図１は、第１の実施形態の記憶装置のブロック図である。図２は、第１の実施形態の記憶装置のメモリセルアレイの等価回路図である。
図１に示すように、不揮発性メモリ１００は、メモリセルアレイ１０１、セルゲート制御回路１０２、スタンドバイゲート制御回路１０３、コックゲート制御回路１０４、リザーバゲート制御回路１０５、ワード線制御回路１０６、ビット線制御回路１０７、センスアンプ回路１０８、及び中央制御回路１０９を備える。
図２に示すように、メモリセルアレイ１０１は、第１のワード線ＷＬ１、第２のワード線ＷＬ２、第１のビット線ＢＬ１、第２のビット線ＢＬ２、リザーバゲート電極ＲＧ、コックゲート電極ＣＧ、第１のスタンドバイ電極ＳＢＧ１、第２のスタンドバイ電極ＳＢＧ２、バリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、上部ストレージゲート電極ＴＳＧ、第１のメモリボトルＭＢ１、第２のメモリボトルＭＢ２、第３のメモリボトルＭＢ３、及び第４のメモリボトルＭＢ４を備える。
以下、第１のワード線ＷＬ１及び第２のワード線ＷＬ２を、個別に、あるいは総称して、ワード線ＷＬと記述する場合がある。また、第１のビット線ＢＬ１及び第２のビット線ＢＬ２を、個別に、あるいは総称して、ビット線ＢＬと記述する場合がある。また、第１のメモリボトルＭＢ１、第２のメモリボトルＭＢ２、第３のメモリボトルＭＢ３及び第４のメモリボトルＭＢ４を、個別に、あるいは総称して、メモリボトルＭＢと称する場合がある。
それぞれのメモリボトルＭＢは、複数のメモリセルＭＣ、スタンドバイセルＳＣ、及びリザーバＲＳを含む。
メモリセルアレイ１０１には、複数のバリアゲート電極ＢＧ、複数の下部ストレージゲート電極ＢＳＧ、及び複数の上部ストレージゲート電極ＴＳＧが第１の方向に積層される。第１の方向は、例えばワード線ＷＬからビット線ＢＬに向かう方向である。ビット線ＢＬからワード線ＷＬに向かう方向も、第１の方向と称する。
バリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧが、上記順番で繰り返し積層される。下部ストレージゲート電極ＢＳＧ及び上部ストレージゲート電極ＴＳＧは、２つのバリアゲート電極ＢＧの間に設けられる。メモリボトルＭＢの中で、２つのバリアゲートに挟まれた領域がメモリセルＭＣとなる。
バリアゲート電極ＢＧと下部ストレージゲート電極ＢＳＧは電気的に分離される。バリアゲート電極ＢＧと上部ストレージゲート電極ＴＳＧは電気的に分離される。下部ストレージゲート電極ＢＳＧと上部ストレージゲート電極ＴＳＧは電気的に分離される。
複数のバリアゲート電極ＢＧは互いに電気的に接続される。複数の下部ストレージゲート電極ＢＳＧは互いに電気的に接続される。複数の上部ストレージゲート電極ＴＳＧは互いに電気的に接続される。
最上層のバリアゲート電極ＢＧの第１の方向に、第１のスタンドバイ電極ＳＢＧ１及び第２のスタンドバイ電極ＳＢＧ２が設けられる。最上層のバリアゲート電極ＢＧの上に、第１のスタンドバイ電極ＳＢＧ１及び第２のスタンドバイ電極ＳＢＧ２が設けられる。
第１のスタンドバイ電極ＳＢＧ１及び第２のスタンドバイ電極ＳＢＧ２は、バリアゲート電極ＢＧとワード線ＷＬとの間に設けられる。メモリボトルＭＢのバリアゲート電極ＢＧとワード線ＷＬとの間の領域がスタンドバイセルＳＣとなる。
第１のスタンドバイ電極ＳＢＧ１及び第２のスタンドバイ電極ＳＢＧ２は、電気的に分離される。
複数のワード線ＷＬは、第２の方向に延びる。第２の方向は、第１の方向に交差する。第２の方向は、例えば、第１の方向に垂直な方向である。第１のワード線ＷＬ１は、第１のメモリボトルＭＢ１と第３のメモリボトルＭＢ３との間で共有される。第２のワード線ＷＬ２は、第２のメモリボトルＭＢ２と第４のメモリボトルＭＢ４との間で共有される。
複数のビット線ＢＬは、第３の方向に延びる。第３の方向は、第１の方向に交差する。第３の方向は、第２の方向に交差する。第３の方向は、例えば、第１の方向及び第２の方向に垂直な方向である。第１のビット線ＢＬ１は、第１のメモリボトルＭＢ１及び第２のメモリボトルＭＢ２との間で共有される。第２のビット線ＢＬ２は、第３のメモリボトルＭＢ３及び第４のメモリボトルＭＢ４との間で共有される。
ワード線ＷＬとビット線ＢＬとの間に、コックゲート電極ＣＧが設けられる。
ビット線ＢＬの第１の方向にリザーバゲート電極ＲＧが設けられる。ビット線ＢＬの上に、リザーバゲート電極ＲＧが設けられる。
リザーバゲート電極ＲＧの第１の方向にリザーバＲＳが設けられる。リザーバゲート電極ＲＧの上に、リザーバＲＳが設けられる。
メモリボトルＭＢは、第１の方向に延びる。一つのメモリボトルＭＢに１本のワード線及び１本のビット線ＢＬが接続される。
メモリボトルＭＢは、直列に接続された複数のメモリセルＭＣ、スタンドバイセルＳＣ、及びリザーバＲＳを含む。
図２では、メモリセルアレイ１０１の中のメモリボトルＭＢが、４個の場合を例に説明したが、メモリボトルＭＢの数は４個に限定されるものではない。
バリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧは、セルゲート制御回路１０２に接続される。セルゲート制御回路１０２は、所定のタイミングでバリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧに電圧を印加する機能を有する。
第１のスタンドバイ電極ＳＢＧ１及び第２のスタンドバイ電極ＳＢＧ２は、スタンドバイゲート制御回路１０３に接続される。スタンドバイゲート制御回路１０３は、所定のタイミングで第１のスタンドバイ電極ＳＢＧ１及び第２のスタンドバイ電極ＳＢＧ２に電圧を印加する機能を有する。
コックゲート電極ＣＧは、コックゲート制御回路１０４に接続される。コックゲート制御回路１０４は、所定のタイミングでコックゲート電極ＣＧに電圧を印加する機能を有する。
リザーバゲート電極ＲＧは、リザーバゲート制御回路１０５に接続される。リザーバゲート制御回路１０５は、所定のタイミングでリザーバゲート電極ＲＧに電圧を印加する機能を有する。
複数のワード線ＷＬは、ワード線制御回路１０６に接続される。ワード線制御回路１０６は、所定のタイミングでワード線ＷＬに電圧を印加する機能を有する。
複数のビット線ＢＬは、ビット線制御回路１０７に接続される。ビット線制御回路１０７は、所定のタイミングでビット線ＢＬに電圧を印加する機能を有する。
センスアンプ回路１０８は、ビット線ＢＬに接続される。センスアンプ回路１０８は、ビット線ＢＬに流れる電流に基づいて、メモリセルＭＣに記憶されたデータを増幅し、検出する機能を有する。例えば、センスアンプ回路１０８は、メモリセルＭＣに記憶されたデータがスタンドバイセルＳＣに転送された後、ビット線ＢＬに流れる電流に基づいて、メモリセルＭＣに記憶されたデータを増幅して検出する。
中央制御回路１０９は、不揮発性メモリ１００の読み出し動作及び書き込み動作を制御する。中央制御回路１０９は、セルゲート制御回路１０２、スタンドバイゲート制御回路１０３、コックゲート制御回路１０４、リザーバゲート制御回路１０５、ワード線制御回路１０６、ビット線制御回路１０７、及びセンスアンプ回路１０８を制御する。
図３、図４、及び図５は、第１の実施形態の記憶装置の模式断面図である。図３、図４、及び図５は、メモリセルアレイ１０１の模式断面図である。図３、図４、及び図５は、第１のメモリボトルＭＢ１を含む模式断面図である。
図３は、第１の方向及び第３の方向に平行な断面である。図４は、第１の方向及び第２の方向に平行な断面である。図５は、第１の方向に垂直な断面である。図５（ａ）は、図３のＡＡ’断面、図５（ｂ）は、図３のＢＢ’断面、図５（ｃ）は、図３のＣＣ’断面である。
メモリセルアレイ１０１は、第１のバリアゲート電極ＢＧ１、第２のバリアゲート電極ＢＧ２、第３のバリアゲート電極ＢＧ３、第４のバリアゲート電極ＢＧ４、第１の下部ストレージゲート電極ＢＳＧ１、第２の下部ストレージゲート電極ＢＳＧ２、第３の下部ストレージゲート電極ＢＳＧ３、第１の上部ストレージゲート電極ＴＳＧ１、第２の上部ストレージゲート電極ＴＳＧ２、第３の上部ストレージゲート電極ＴＳＧ３、第１のスタンドバイ電極ＳＢＧ１、第２のスタンドバイ電極ＳＢＧ２、ワード線ＷＬ、コックゲート電極ＣＧ、ビット線ＢＬ、及びリザーバゲート電極ＲＧを備える。
以下、第１のバリアゲート電極ＢＧ１、第２のバリアゲート電極ＢＧ２、第３のバリアゲート電極ＢＧ３、及び第４のバリアゲート電極ＢＧ４を、個別に、あるいは総称して、バリアゲート電極ＢＧと記述する場合がある。また、第１の下部ストレージゲート電極ＢＳＧ１、第２の下部ストレージゲート電極ＢＳＧ２、及び第３の下部ストレージゲート電極ＢＳＧ３を、個別に、あるいは総称して、下部ストレージゲート電極ＢＳＧと記述する場合がある。また、第１の上部ストレージゲート電極ＴＳＧ１、第２の上部ストレージゲート電極ＴＳＧ２、及び第３の上部ストレージゲート電極ＴＳＧ３を、個別に、あるいは総称して、上部ストレージゲート電極ＴＳＧと記述する場合がある。
メモリセルアレイ１０１は、層間絶縁層１２、第１のバリアゲート絶縁膜１４ａ１、第２のバリアゲート絶縁膜１４ａ２、第３のバリアゲート絶縁膜１４ａ３、第４のバリアゲート絶縁膜１４ａ４、第１の下部ストレージゲート絶縁膜１４ｂ１、第２の下部ストレージゲート絶縁膜１４ｂ２、第３の下部ストレージゲート絶縁膜１４ｂ３、第１の上部ストレージゲート絶縁膜１４ｃ１、第２の上部ストレージゲート絶縁膜１４ｃ２、第３の上部ストレージゲート絶縁膜１４ｃ３、第１のスタンドバイゲート絶縁膜１４ｄ１、第２のスタンドバイゲート絶縁膜１４ｄ２、コックゲート絶縁膜１４ｅ、リザーバゲート絶縁膜１４ｆ、流体層１６、コア絶縁体１８、及び荷電粒子２０を含む。
以下、第１のバリアゲート絶縁膜１４ａ１、第２のバリアゲート絶縁膜１４ａ２、第３のバリアゲート絶縁膜１４ａ３、第４のバリアゲート絶縁膜１４ａ４、第１の下部ストレージゲート絶縁膜１４ｂ１、第２の下部ストレージゲート絶縁膜１４ｂ２、第３の下部ストレージゲート絶縁膜１４ｂ３、第１の上部ストレージゲート絶縁膜１４ｃ１、第２の上部ストレージゲート絶縁膜１４ｃ２、第３の上部ストレージゲート絶縁膜１４ｃ３、第１のスタンドバイゲート絶縁膜１４ｄ１、第２のスタンドバイゲート絶縁膜１４ｄ２、コックゲート絶縁膜１４ｅ、及びリザーバゲート絶縁膜１４ｆを、個別に、あるいは総称して、ゲート絶縁膜１４と記述する場合がある。
メモリボトルＭＢは、第１のメモリセルＭＣ１、第２のメモリセルＭＣ２、第３のメモリセルＭＣ３、スタンドバイセルＳＣ、及びリザーバＲＳを含む。以下、第１のメモリセルＭＣ１、第２のメモリセルＭＣ２、及び第３のメモリセルＭＣ３を、個別に、あるいは総称して、メモリセルＭＣと記述する場合がある。なお、一つのメモリボトルＭＢに含まれるメモリセルＭＣの数は３個に限定されるものではない。
第１のバリアゲート電極ＢＧ１は、第１の制御電極の一例である。第２のバリアゲート電極ＢＧ２は、第２の制御電極の一例である。第１の下部ストレージゲート電極ＢＳＧ１は、第３の制御電極の一例である。第１の上部ストレージゲート電極ＴＳＧ１は、第４の制御電極の一例である。コックゲート電極ＣＧは、第５の制御電極の一例である。第１のスタンドバイ電極ＳＢＧ１は、第６の制御電極の一例である。リザーバゲート電極ＲＧは、第７の制御電極の一例である。第３のバリアゲート電極ＢＧ３は、第８の制御電極の一例である。第２の下部ストレージゲート電極ＢＳＧ２は、第９の制御電極の一例である。
ワード線ＷＬは、第１の導電層の一例である。ビット線ＢＬは、第２の導電層の一例である。
コア絶縁体１８は、絶縁体の一例である。荷電粒子２０は、粒子の一例である。
第１のバリアゲート絶縁膜１４ａ１は、第１の絶縁膜の一例である。第２のバリアゲート絶縁膜１４ａ２は、第２の絶縁膜の一例である。第１の下部ストレージゲート絶縁膜１４ｂ１は、第３の絶縁膜の一例である。第１の上部ストレージゲート絶縁膜１４ｃ１は、第４の絶縁膜の一例である。コックゲート絶縁膜１４ｅは、第５の絶縁膜の一例である。第１のスタンドバイゲート絶縁膜１４ｄ１は、第６の絶縁膜の一例である。リザーバゲート絶縁膜１４ｆは、第７の絶縁膜の一例である。第３のバリアゲート絶縁膜１４ａ３は、第８の絶縁膜の一例である。第２の下部ストレージゲート絶縁膜１４ｂ２は、第９の絶縁膜の一例である。
流体層１６（ｆｌｕｉｄ ｌａｙｅｒ）は、第１の方向に延びる。流体層１６は、バリアゲート電極ＢＧに囲まれる。流体層１６は、下部ストレージゲート電極ＢＳＧに囲まれる。流体層１６は、上部ストレージゲート電極ＴＳＧに囲まれる。流体層１６は、第１のスタンドバイ電極ＳＢＧ１及び第２のスタンドバイ電極ＳＢＧ２に囲まれる。流体層１６は、コックゲート電極ＣＧに囲まれる。流体層１６は、リザーバゲート電極ＲＧに囲まれる。
流体層１６は、例えば、ワード線ＷＬに囲まれる。流体層１６は、例えば、ビット線ＢＬに囲まれる。
流体層１６は、ワード線ＷＬ及びビット線ＢＬに電気的に接続される。流体層１６は、ワード線ＷＬ及びビット線ＢＬに接する。
流体層１６は、層間絶縁層１２に囲まれる。流体層１６は、ゲート絶縁膜１４に囲まれる。流体層１６は、例えば、層間絶縁層１２及びゲート絶縁膜１４に接する。
流体層１６は、コア絶縁体１８を囲む。
流体層１６は、ワード線ＷＬとビット線ＢＬとの間に電流を流す機能を有する。
流体層１６は、液体（ｌｉｑｕｉｄ）を含む。流体層１６に含まれる液体の融点は、例えば、マイナス１００℃以上０℃以下である。流体層１６に含まれる液体の沸点は、例えば、４００℃以上２０００℃以下である。
流体層１６は、例えば、電荷を含む。流体層１６に含まれる液体は、例えば、イオン液体（ｉｏｎｉｃ ｌｉｑｕｉｄ）又は電解液（ｅｌｅｃｔｒｏｌｙｔｅ ｓｏｌｕｔｉｏｎ）である。流体層１６に含まれる液体は、例えば、イオンを含む。
荷電粒子２０は、流体層１６の中に含まれる。荷電粒子２０は、電荷を帯びた粒子である。荷電粒子２０は、粒子の一例である。荷電粒子２０を用いてメモリセルＭＣがデータを記憶する。
以下、荷電粒子２０が正電荷を帯びる場合を例に説明するが、荷電粒子２０は負電荷を帯びていても構わない。
荷電粒子２０は、例えば、球状である。荷電粒子２０の粒径は、例えば、１ｎｍ以上１０ｎｍ以下である。
荷電粒子２０は、例えば、金属ナノ粒子、誘電体ナノ粒子、コロイド粒子又は分子である。
複数のバリアゲート電極ＢＧは、第１の方向に積層される。第２のバリアゲート電極ＢＧ２は、第１のバリアゲート電極ＢＧ１に対し、第１の方向に離間して設けられる。第３のバリアゲート電極ＢＧ３は、第２のバリアゲート電極ＢＧ２に対し、第１の方向に離間して設けられる。
バリアゲート電極ＢＧは、流体層１６を囲む。バリアゲート電極ＢＧは、例えば、板状の導電体である。バリアゲート電極ＢＧは、荷電粒子２０をメモリセルＭＣ内に保持する機能を有する。また、バリアゲート電極ＢＧは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。
第１のバリアゲート電極ＢＧ１は、第１の材料で形成される。第１の材料は第１の仕事関数を有する。第２のバリアゲート電極ＢＧ２は、第２の材料で形成される。第２の材料は第２の仕事関数を有する。第３のバリアゲート電極ＢＧ３は、第８の材料で形成される。第８の材料は、第８の仕事関数を有する。
第１の材料、第２の材料、及び第８の材料は、例えば、金属、金属窒化物、金属炭化物又は半導体である。第１の材料、第２の材料、及び第８の材料は、例えば、ｎ型の多結晶シリコンである。第１の材料、第２の材料、及び第８の材料は、例えば、リン（Ｐ）又はヒ素（Ａｓ）をｎ型不純物として含む多結晶シリコンである。
第１の材料、第２の材料、及び第８の材料は、例えば、同一である。第１の仕事関数、第２の仕事関数、及び第８の仕事関数は、例えば、同一である。
第４のバリアゲート電極ＢＧ４は、例えば、第１の材料、第２の材料、又は第８の材料で形成される。
バリアゲート電極ＢＧの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
複数の下部ストレージゲート電極ＢＳＧは、第１の方向に積層される。下部ストレージゲート電極ＢＳＧは、２つのバリアゲート電極ＢＧの間に設けられる。第１の下部ストレージゲート電極ＢＳＧ１は、第１のバリアゲート電極ＢＧ１と第２のバリアゲート電極ＢＧ２との間に設けられる。
下部ストレージゲート電極ＢＳＧは、流体層１６を囲む。下部ストレージゲート電極ＢＳＧは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。下部ストレージゲート電極ＢＳＧは、例えば、板状の導電体である。
第１の下部ストレージゲート電極ＢＳＧ１は、第３の材料で形成される。第３の材料は第３の仕事関数を有する。第２の下部ストレージゲート電極ＢＳＧ２は、第９の材料で形成される。第９の材料は第９の仕事関数を有する。
第３の材料は、第１の材料及び第２の材料と異なる。第９の材料は、第８の材料と異なる。第３の材料及び第９の材料は、例えば、同一である。
第３の材料の化学組成は、第１の材料及び第２の材料の化学組成と異なる。第９の材料の化学組成は、第８の材料の化学組成と異なる。第３の材料及び第９の材料の化学組成は、例えば、同一である。
第３の仕事関数は、第１の仕事関数及び第２の仕事関数と異なる。第３の仕事関数は、例えば、第１の仕事関数及び第２の仕事関数よりも大きい。第９の仕事関数は、第８の仕事関数よりも大きい。第３の仕事関数と第９の仕事関数は、例えば、同一である。
第３の仕事関数と第１の仕事関数の差は、例えば、０．５ｅＶ以上である。第３の仕事関数と第２の仕事関数の差は、例えば、０．５ｅＶ以上である。第９の仕事関数と第８の仕事関数の差は、例えば、０．５ｅＶ以上である。
第３の材料及び第９の材料は、例えば、金属、金属窒化物、金属炭化物又は半導体である。第３の材料及び第９の材料は、例えば、ｐ型の多結晶シリコンである。第３の材料は、例えば、ボロン（Ｂ）をｐ型不純物として含む多結晶シリコンである。
第３の下部ストレージゲート電極ＢＳＧ３は、例えば、第３の材料又は第９の材料で形成される。
下部ストレージゲート電極ＢＳＧの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
複数の上部ストレージゲート電極ＴＳＧは、第１の方向に積層される。上部ストレージゲート電極ＴＳＧは、下部ストレージゲート電極ＢＳＧとバリアゲート電極ＢＧとの間に設けられる。第１の上部ストレージゲート電極ＴＳＧ１は、第２のバリアゲート電極ＢＧ２と第１の下部ストレージゲート電極ＢＳＧ１との間に設けられる。
上部ストレージゲート電極ＴＳＧは、流体層１６を囲む。上部ストレージゲート電極ＴＳＧは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。上部ストレージゲート電極ＴＳＧは、例えば、板状の導電体である。
第１の上部ストレージゲート電極ＴＳＧ１は、第４の材料で形成される。第４の材料は第４の仕事関数を有する。
第４の材料は、第１の材料及び第２の材料と異なる。第４の材料は、例えば、第３の材料と同一である。
第４の材料の化学組成は、第１の材料及び第２の材料の化学組成と異なる。第４の材料の化学組成と第３の材料の化学組成は、例えば、同一である。
第４の仕事関数は、第１の仕事関数及び第２の仕事関数と異なる。第４の仕事関数は、例えば、第１の仕事関数及び第２の仕事関数よりも大きい。第４の仕事関数と第３の仕事関数は、例えば、同一である。
第４の仕事関数と第１の仕事関数の差は、例えば、０．５ｅＶ以上である。第４の仕事関数と第２の仕事関数の差は、例えば、０．５ｅＶ以上である。
第４の材料は、例えば、金属、金属窒化物、金属炭化物又は半導体である。第４の材料は、例えば、ｐ型の多結晶シリコンである。第４の材料は、例えば、ボロン（Ｂ）をｐ型不純物として含む多結晶シリコンである。
第２の上部ストレージゲート電極ＴＳＧ２及び第３の上部ストレージゲート電極ＴＳＧ３は、例えば、第４の材料で形成される。
上部ストレージゲート電極ＴＳＧの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
第１のスタンドバイ電極ＳＢＧ１は、第４のバリアゲート電極ＢＧ４に対して、第１の方向に離間して設けられる。第１のスタンドバイ電極ＳＢＧ１は、第４のバリアゲート電極ＢＧ４と第２のスタンドバイ電極ＳＢＧ２との間に設けられる。第１のスタンドバイ電極ＳＢＧ１は、第２のバリアゲート電極ＢＧ２とワード線ＷＬとの間に設けられる。
第１のスタンドバイ電極ＳＢＧ１は、流体層１６を囲む。第１のスタンドバイ電極ＳＢＧ１は、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。
第１のスタンドバイ電極ＳＢＧ１は、第６の材料で形成される。第６の材料は第６の仕事関数を有する。
第６の材料は、第１の材料及び第２の材料と異なる。第６の材料は、例えば、第３の材料と同一である。
第６の材料の化学組成は、第１の材料及び第２の材料の化学組成と異なる。第６の材料の化学組成と第３の材料の化学組成は、例えば、同一である。
第６の仕事関数は、第１の仕事関数及び第２の仕事関数と異なる。第６の仕事関数は、例えば、第１の仕事関数及び第２の仕事関数よりも大きい。第６の仕事関数と第３の仕事関数は、例えば、同一である。
第６の仕事関数と第１の仕事関数の差は、例えば、０．５ｅＶ以上である。第６の仕事関数と第２の仕事関数の差は、例えば、０．５ｅＶ以上である。
第６の材料は、例えば、金属、金属窒化物、金属炭化物又は半導体である。第６の材料は、例えば、ｐ型の多結晶シリコンである。第６の材料は、例えば、ボロン（Ｂ）をｐ型不純物として含む多結晶シリコンである。
第１のスタンドバイ電極ＳＢＧ１の第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
第２のスタンドバイ電極ＳＢＧ２は、第１のスタンドバイ電極ＳＢＧ１に対して、第１の方向に離間して設けられる。第２のスタンドバイ電極ＳＢＧ２は、第１のスタンドバイ電極ＳＢＧ１とワード線ＷＬとの間に設けられる。
第２のスタンドバイ電極ＳＢＧ２は、流体層１６を囲む。第２のスタンドバイ電極ＳＢＧ２は、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。
第２のスタンドバイ電極ＳＢＧ２は、第１０の材料で形成される。第１０の材料は第１０の仕事関数を有する。
第１０の材料は、第１の材料及び第２の材料と異なる。第１０の材料は、例えば、第３の材料及び第６の材料と同一である。
第１０の材料の化学組成は、第１の材料及び第２の材料の化学組成と異なる。第１０の材料の化学組成と、第３の材料及び第６の材料の化学組成は、例えば、同一である。
第１０の仕事関数は、第１の仕事関数及び第２の仕事関数と異なる。第１０の仕事関数は、例えば、第１の仕事関数及び第２の仕事関数よりも大きい。第１０の仕事関数と、第３の仕事関数及び第６の仕事関数は、例えば、同一である。
第１０の材料は、例えば、金属、金属窒化物、金属炭化物又は半導体である。第１０の材料は、例えば、ｐ型の多結晶シリコンである。第１０の材料は、例えば、ボロン（Ｂ）をｐ型不純物として含む多結晶シリコンである。
第２のスタンドバイ電極ＳＢＧ２の第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
ワード線ＷＬは、例えば、第２のスタンドバイ電極ＳＢＧ２とコックゲート電極ＣＧとの間に設けられる。ワード線ＷＬは、第２のバリアゲート電極ＢＧ２に対し、第１の方向に離間して設けられる。ワード線ＷＬは、第２の方向に延びる。
ワード線ＷＬは、例えば、流体層１６を囲む。ワード線ＷＬは、流体層１６に電気的に接続される。ワード線ＷＬは、流体層１６に接する。
ワード線ＷＬは、例えば、線状の導電体である。ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物又は半導体を含む。ワード線ＷＬは、例えば、タングステン（Ｗ）を含む。
ワード線ＷＬの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
コックゲート電極ＣＧは、ワード線ＷＬとビット線ＢＬとの間に設けられる。コックゲート電極ＣＧは、例えば、板状の導電体である。コックゲート電極ＣＧは、流体層１６を囲む。コックゲート電極ＣＧは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０の移動を制御する機能を有する。コックゲート電極ＣＧは、流体層１６の静電ポテンシャルを変化させ、ワード線ＷＬとビット線ＢＬとの間に流れる電流を制御する機能を有する。
コックゲート電極ＣＧは、コックトランジスタのゲート電極として機能する。コックトランジスタは、コックゲート電極ＣＧ、コックゲート絶縁膜１４ｅ、及び流体層１６で構成される。流体層１６がコックトランジスタのチャネル領域となる。
コックゲート電極ＣＧは、例えば、金属、金属窒化物、金属炭化物又は半導体を含む。コックゲート電極ＣＧは、例えば、タングステン（Ｗ）を含む。コックゲート電極ＣＧは、例えば、ｐ型の多結晶シリコンである。
コックゲート電極ＣＧの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
ビット線ＢＬは、ワード線ＷＬに対して第１の方向に離間して設けられる。ビット線ＢＬは、例えば、コックゲート電極ＣＧとリザーバゲート電極ＲＧとの間に設けられる。ビット線ＢＬは、第３の方向に延びる。
ビット線ＢＬは、例えば、流体層１６を囲む。ビット線ＢＬは、は、流体層１６に電気的に接続される。ビット線ＢＬは、流体層１６に接する。
ビット線ＢＬは、例えば、線状の導電体である。ビット線ＢＬは、例えば、金属、金属窒化物、金属炭化物又は半導体を含む。ビット線ＢＬは、例えば、タングステン（Ｗ）を含む。ビット線ＢＬの材料はワード線ＷＬの材料と同じであっても良いし、異なっていても良い。
ビット線ＢＬの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。ビット線ＢＬの第１の方向の厚さはワード線ＷＬの第１の方向の厚さと同じであっても良いし、異なっていても良い。また、ビット線ＢＬの抵抗はワード線ＷＬの抵抗よりも低くすることができるが、同じであっても良いし高くしても良い。
リザーバゲート電極ＲＧは、ビット線ＢＬに対し第１の方向に離間して設けられる。リザーバゲート電極ＲＧとコックゲート電極ＣＧとの間にビット線ＢＬが設けられる。
リザーバゲート電極ＲＧは、例えば、板状の導電体である。リザーバゲート電極ＲＧは、流体層１６を囲む。リザーバゲート電極ＲＧは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。
リザーバゲート電極ＲＧは、例えば、金属、金属窒化物、金属炭化物又は半導体を含む。リザーバゲート電極ＲＧは、例えば、タングステン（Ｗ）を含む。リザーバゲート電極ＲＧは、例えば、ｎ型の多結晶シリコンである。
リザーバゲート電極ＲＧの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
ゲート絶縁膜１４は、バリアゲート電極ＢＧと流体層１６との間に設けられる。ゲート絶縁膜１４は、下部ストレージゲート電極ＢＳＧと流体層１６との間に設けられる。ゲート絶縁膜１４は、上部ストレージゲート電極ＴＳＧと流体層１６との間に設けられる。ゲート絶縁膜１４は、例えば、層間絶縁層１２と流体層１６との間に設けられる。
ゲート絶縁膜１４は、流体層１６を囲む。ゲート絶縁膜１４は、例えば、流体層１６に接する。
第１のバリアゲート絶縁膜１４ａ１は、流体層１６と第１のバリアゲート電極ＢＧ１との間に設けられる。第２のバリアゲート絶縁膜１４ａ２は、流体層１６と第２のバリアゲート電極ＢＧ２との間に設けられる。第３のバリアゲート絶縁膜１４ａ３は、流体層１６と第３のバリアゲート電極ＢＧ３との間に設けられる。第４のバリアゲート絶縁膜１４ａ４は、流体層１６と第４のバリアゲート電極ＢＧ４との間に設けられる。
第１の下部ストレージゲート絶縁膜１４ｂ１は、流体層１６と第１の下部ストレージゲート電極ＢＳＧ１との間に設けられる。第２の下部ストレージゲート絶縁膜１４ｂ２は、流体層１６と第２の下部ストレージゲート電極ＢＳＧ２との間に設けられる。第３の下部ストレージゲート絶縁膜１４ｂ３は、流体層１６と第３の下部ストレージゲート電極ＢＳＧ３との間に設けられる。
第１の上部ストレージゲート絶縁膜１４ｃ１は、流体層１６と第１の上部ストレージゲート電極ＴＳＧ１との間に設けられる。第２の上部ストレージゲート絶縁膜１４ｃ２は、流体層１６と第２の上部ストレージゲート電極ＴＳＧ２との間に設けられる。第３の上部ストレージゲート絶縁膜１４ｃ３は、流体層１６と第３の上部ストレージゲート電極ＴＳＧ３との間に設けられる。
第１のスタンドバイゲート絶縁膜１４ｄ１は、流体層１６と第１のスタンドバイ電極ＳＢＧ１との間に設けられる。第２のスタンドバイゲート絶縁膜１４ｄ２は、流体層１６と第２のスタンドバイ電極ＳＢＧ２との間に設けられる。
コックゲート絶縁膜１４ｅは、流体層１６とコックゲート電極ＣＧとの間に設けられる。リザーバゲート絶縁膜１４ｆは、流体層１６とリザーバゲート電極ＲＧとの間に設けられる。
ゲート絶縁膜１４は、例えば、酸化物、窒化物又は酸窒化物である。ゲート絶縁膜１４は、例えば、酸化物、窒化物、及び酸窒化物から選ばれる物質の積層物である。ゲート絶縁膜１４は、例えば、酸化アルミニウム、酸化ハフニウム、又は酸化シリコンである。ゲート絶縁膜１４は、例えば、酸化アルミニウム、酸化ハフニウム、及び酸化シリコンから選ばれる物質の積層物ある。
ゲート絶縁膜１４の第２の方向及び第３の方向の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。
層間絶縁層１２は、バリアゲート電極ＢＧと下部ストレージゲート電極ＢＳＧとの間に設けられる。層間絶縁層１２は、下部ストレージゲート電極ＢＳＧと上部ストレージゲート電極ＴＳＧとの間に設けられる。層間絶縁層１２は、上部ストレージゲート電極ＴＳＧとバリアゲート電極ＢＧとの間に設けられる。層間絶縁層１２は、バリアゲート電極ＢＧと第１のスタンドバイ電極ＳＢＧ１との間に設けられる。層間絶縁層１２は、第１のスタンドバイ電極ＳＢＧ１と第２のスタンドバイ電極ＳＢＧ２との間に設けられる。層間絶縁層１２は、メモリボトルＭＢの下部に設けられる。層間絶縁層１２は、リザーバゲート電極ＲＧの上に設けられる。
層間絶縁層１２は、第２のスタンドバイ電極ＳＢＧ２とワード線ＷＬとの間に設けられる。層間絶縁層１２は、ワード線ＷＬとコックゲート電極ＣＧとの間に設けられる。層間絶縁層１２は、コックゲート電極ＣＧとビット線ＢＬとの間に設けられる。層間絶縁層１２は、ビット線ＢＬとリザーバゲート電極ＲＧとの間に設けられる。
層間絶縁層１２は、流体層１６を囲む。
層間絶縁層１２は、例えば、酸化物、酸窒化物、又は窒化物である。層間絶縁層１２は、例えば、酸化シリコンである。
コア絶縁体１８は、第１の方向に延びる。コア絶縁体１８は、流体層１６に囲まれる。コア絶縁体１８は、絶縁体の一例である。
コア絶縁体１８は、例えば、酸化物、酸窒化物、又は窒化物である。層間絶縁層１２は、例えば、酸化シリコンである。
２つのバリアゲート電極ＢＧに挟まれた領域が、メモリセルＭＣとなる。メモリセルＭＣは、荷電粒子２０を蓄積することでデータを記憶する機能を有する。
例えば、第１のバリアゲート電極ＢＧ１と第２のバリアゲート電極ＢＧ２に挟まれた領域が第１のメモリセルＭＣ１である。また、例えば、第２のバリアゲート電極ＢＧ２と第３のバリアゲート電極ＢＧ３に挟まれた領域が第２のメモリセルＭＣ２である。また、例えば、第３のバリアゲート電極ＢＧ３と第４のバリアゲート電極ＢＧ４に挟まれた領域が第３のメモリセルＭＣ３である。
第４のバリアゲート電極ＢＧ４とワード線ＷＬに挟まれた領域が、スタンドバイセルＳＣとなる。スタンドバイセルＳＣは、メモリセルＭＣのデータ読み出しの際に、メモリセルＭＣから転送された荷電粒子２０を一時的に保持する機能を有する。また、メモリセルＭＣのデータ書き込みの際に、メモリセルＭＣに転送する荷電粒子２０を一時的に保持する機能を有する。
ビット線ＢＬのコックゲート電極ＣＧと反対側の領域が、リザーバＲＳとなる。リザーバＲＳは、メモリセルＭＣに蓄積する荷電粒子２０を貯めておく機能を有する。
図５（ｂ）に示すように、第１の方向に垂直で、コックゲート電極ＣＧを含む第１の断面における流体層１６の断面積を第１の断面積Ｓ１と定義する。また、図５（ａ）に示すように、第１の方向に垂直で、下部ストレージゲート電極ＢＳＧを含む第２の断面における流体層１６の断面積を第２の断面積Ｓ２と定義する。また、図５（ｃ）に示すように、第１の方向に垂直で、リザーバゲート電極ＲＧを含む第３の断面における流体層１６の断面積を第３の断面積Ｓ３と定義する。
第１の断面積Ｓ１は、第２の断面積Ｓ２よりも小さい。また、第１の断面積Ｓ１は、第３の断面積Ｓ３よりも小さい。
また、第１の断面における流体層１６の幅（図５（ｂ）中のｗ）は、例えば、荷電粒子２０の直径の２倍よりも小さい。
図６及び図７は、第１の実施形態の記憶装置の模式断面図である。図６及び図７は、メモリセルアレイ１０１の一部を含む模式断面図である。図６は、第１の方向及び第３の方向に平行な断面である。図７は、第１の方向及び第２の方向に平行な断面である。
図６及び図７に示すように、メモリセルアレイ１０１は、例えば、半導体基板の上に設けられる。半導体基板とメモリセルアレイ１０１との間には、制御回路領域が設けられる。
制御回路領域には、複数のトランジスタが含まれる。複数のトランジスタは、例えば、ｎチャネル型トランジスタとｐチャネル型トランジスタを含む。制御回路領域は、例えば、ＣＭＯＳ回路を含む。
制御回路領域には、例えば、セルゲート制御回路１０２、スタンドバイゲート制御回路１０３、コックゲート制御回路１０４、リザーバゲート制御回路１０５、ワード線制御回路１０６、ビット線制御回路１０７、センスアンプ回路１０８、及び中央制御回路１０９が含まれる。
図６に示すように、メモリセルアレイ１０１の第３の方向の端部には、第２のコンタクト領域が設けられる。第２のコンタクト領域は、第１の方向に延びる第２のコンタクトプラグＣＰ２を含む。
第２のコンタクトプラグＣＰ２は、複数の下部ストレージゲート電極ＢＳＧに電気的に接続される。第２のコンタクトプラグＣＰ２は、複数の下部ストレージゲート電極ＢＳＧに接する。第２のコンタクトプラグＣＰ２は、複数の下部ストレージゲート電極ＢＳＧに電圧を印加する機能を有する。
第２のコンタクトプラグＣＰ２は、例えば、柱状の導電体である。第２のコンタクトプラグＣＰ２は、例えば、金属、金属窒化物、金属炭化物又は半導体を含む。第２のコンタクトプラグＣＰ２は、例えば、タングステン（Ｗ）を含む。
図７に示すように、メモリセルアレイ１０１の第２の方向の端部には、第１のコンタクト領域及び第３のコンタクト領域が設けられる。第１のコンタクト領域と第３のコンタクト領域との間に、複数のメモリボトルＭＢが設けられる。
第１のコンタクト領域は、第１の方向に延びる第１のコンタクトプラグＣＰ１を含む。第１のコンタクトプラグＣＰ１は、複数の上部ストレージゲート電極ＴＳＧに電気的に接続される。第１のコンタクトプラグＣＰ１は、複数の上部ストレージゲート電極ＴＳＧに接する。第１のコンタクトプラグＣＰ１は、複数の上部ストレージゲート電極ＴＳＧに電圧を印加する機能を有する。
第３のコンタクト領域は、第１の方向に延びる第３のコンタクトプラグＣＰ３を含む。第３のコンタクトプラグＣＰ３は、複数のバリアゲート電極ＢＧに電気的に接続される。第３のコンタクトプラグＣＰ３は、複数のバリアゲート電極ＢＧに接する。第３のコンタクトプラグＣＰ３は、複数のバリアゲート電極ＢＧに電圧を印加する機能を有する。
第１のコンタクトプラグＣＰ１及び第３のコンタクトプラグＣＰ３は、例えば、柱状の導電体である。第１のコンタクトプラグＣＰ１及び第３のコンタクトプラグＣＰ３は、例えば、金属、金属窒化物、金属炭化物又は半導体を含む。第１のコンタクトプラグＣＰ１及び第３のコンタクトプラグＣＰ３は、例えば、タングステン（Ｗ）を含む。
次に、第１の実施形態の記憶装置の製造方法の一例について説明する。以下、不揮発性メモリ１００のメモリセルアレイ１０１の製造方法の一例について説明する。
図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、及び図３４は、第１の実施形態の記憶装置の製造方法の一例を示す模式断面図である。図８ないし図３４は、図３に対応する断面を示す。
最初に、図示しない半導体基板の上に、第１の酸化シリコン層５０を形成する。第１の酸化シリコン層５０の上に、複数のｎ型多結晶シリコン層５２、複数の第１の窒化シリコン層５４、複数の第２の窒化シリコン層５６を形成する。それぞれの層の間に、第２の酸化シリコン層５８を形成する（図８）。
第１の酸化シリコン層５０、ｎ型多結晶シリコン層５２、第１の窒化シリコン層５４、第２の窒化シリコン層５６、及び第２の酸化シリコン層５８は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。
第１の窒化シリコン層５４と第２の窒化シリコン層５６は、ウェットエッチング耐性の異なる窒化シリコンで形成する。
ｎ型多結晶シリコン層５２は、最終的にバリアゲート電極ＢＧとなる。また、第１の酸化シリコン層５０及び第２の酸化シリコン層５８は、最終的に層間絶縁層１２となる。
次に、ｎ型多結晶シリコン層５２、第１の窒化シリコン層５４、第２の窒化シリコン層５６、及び第２の酸化シリコン層５８に第１の開口部６０を形成する（図９）。第１の開口部６０は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
次に、第１の窒化シリコン層５４を第１のウェットエッチングにより、第１の開口部６０の内面側から除去する。次に、第２の窒化シリコン層５６を第２のウェットエッチングにより、第１の開口部６０の内面側から除去する（図１０）。第１の窒化シリコン層５４と第２の窒化シリコン層５６は、ウェットエッチング耐性が異なるため、例えば、異なる薬液を用いたウェットエッチングにより除去する。
次に、第１の開口部６０の内面に、第１のｐ型多結晶シリコン層６２を形成する（図１１）。第１のｐ型多結晶シリコン層６２は、例えば、ＣＶＤ法により形成する。
次に、第１の開口部６０の中の第１のｐ型多結晶シリコン層６２を除去する（図１２）。第１のｐ型多結晶シリコン層６２は、例えば、ＲＩＥ法により除去する。第２の酸化シリコン層５８に挟まれた第１のｐ型多結晶シリコン層６２は、最終的に、下部ストレージゲート電極ＢＳＧ、上部ストレージゲート電極ＴＳＧ、第１のスタンドバイ電極ＳＢＧ１、及び第２のスタンドバイ電極ＳＢＧ２となる。
次に、第１の開口部６０の内面に、第１の酸化ハフニウム膜６４を形成する。第１の酸化ハフニウム膜６４は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により形成する。酸化ハフニウム膜６４の一部は、最終的にゲート絶縁膜１４となる。
次に、第１の酸化ハフニウム膜６４の上に、第１のアモルファスシリコン膜６６を形成する（図１３）。第１のアモルファスシリコン膜６６は、例えば、ＣＶＤ法により形成される。
次に、第１の開口部６０の底の第１のアモルファスシリコン膜６６を除去する（図１４）。第１の開口部６０の底の第１のアモルファスシリコン膜６６は、例えば、ＲＩＥ法により除去する。
次に、第１の開口部６０の中に第３の酸化シリコン層６８を埋め込む（図１５）。例えば、第３の酸化シリコン層６８のＣＶＤ法による形成と、化学的機械研磨法（ＣＭＰ法）を用いた第３の酸化シリコン層６８の一部の除去により、第１の開口部６０の中に第３の酸化シリコン層６８を埋め込む。第３の酸化シリコン層６８は、最終的にコア絶縁体１８となる。
次に、第３の酸化シリコン層６８の上部を除去する（図１６）。第３の酸化シリコン層６８の上部は、例えば、ＲＩＥ法により除去する。
次に、第２のアモルファスシリコン膜７０を形成する（図１７）。第２のアモルファスシリコン膜７０は、例えば、ＣＶＤ法により形成される。
次に、第２のアモルファスシリコン膜７０の上にマスク材７２を形成する（図１８）。マスク材７２は、例えば、窒化シリコンである。
次に、マスク材７２をマスクにして、第２のアモルファスシリコン膜７０の一部を除去する（図１９）。第２のアモルファスシリコン膜７０の一部は、例えば、ＲＩＥ法により除去する。
次に、マスク材７２をマスクに、更に第２のアモルファスシリコン膜７０の除去を進める（図２０）。第２のアモルファスシリコン膜７０の側面がテーパ形状を有するように除去する。
次に、マスク材７２を除去する（図２１）。
次に、第２の酸化ハフニウム膜７４を形成する。第２の酸化ハフニウム膜７４は、例えば、ＡＬＤ法により形成する。次に、第２の酸化ハフニウム膜７４の上に第４の酸化シリコン層７６を形成する（図２２）。第４の酸化シリコン層７６は、例えば、ＣＶＤ法により形成する。第４の酸化シリコン層７６は、最終的に層間絶縁層１２となる。
次に、第４の酸化シリコン層７６及び第２の酸化ハフニウム膜７４の一部を除去する（図２３）。第４の酸化シリコン層７６及び第２の酸化ハフニウム膜７４の一部の除去は、例えば、ＣＭＰ法により行う。
次に、第４の酸化シリコン層７６の上に、第１のタングステン層７８、第５の酸化シリコン層８０、第２のｐ型多結晶シリコン層８２、第６の酸化シリコン層８４、及び第２のタングステン層８６を形成する（図２４）。第１のタングステン層７８は、最終的にワード線ＷＬとなる。第５の酸化シリコン層８０は、最終的に層間絶縁層１２となる。第２のｐ型多結晶シリコン層８２は、最終的にコックゲート電極ＣＧとなる。第６の酸化シリコン層８４は、最終的に層間絶縁層１２となる。第２のタングステン層８６は、最終的にビット線ＢＬとなる。
次に、第２のタングステン層８６の上に、第７の酸化シリコン層８８、第３のｐ型多結晶シリコン層９０、及び第８の酸化シリコン層９２を形成する（図２５）。第７の酸化シリコン層８８は、最終的に層間絶縁層１２となる。第３のｐ型多結晶シリコン層９０は、最終的にリザーバゲート電極ＲＧ（導電型確認要）となる。第８の酸化シリコン層９２は、最終的に層間絶縁層１２となる。
次に、第７の酸化シリコン層８８、第３のｐ型多結晶シリコン層９０、及び第８の酸化シリコン層９２に、第２の開口部９４を形成する（図２６）。第２の開口部９４の底部は、テーパ形状とする。第２の開口部９４は、例えば、リソグラフィ法とＲＩＥ法により形成する。
次に、第２の開口部９４の底部に、第２のアモルファスシリコン膜７０に達する第３の開口部９６を形成する（図２７）。第３の開口部９６の幅は、第１の開口部６０の幅及び第２の開口部９４の幅よりも小さい。
次に、第２の開口部９４及び第３の開口部９６の内面から、第２のｐ型多結晶シリコン層８２及び第３のｐ型多結晶シリコン層９０を側方に後退させる（図２８）。第２のｐ型多結晶シリコン層８２及び第３のｐ型多結晶シリコン層９０は、例えば、等方性のドライエッチングを用いて側方に後退させる。
次に、第２の開口部９４及び第３の開口部９６の中に、第３の酸化ハフニウム膜９８を形成する（図２９）。第３の酸化ハフニウム膜９８は、例えば、ＡＬＤ法により形成する。
次に、第２の開口部９４及び第３の開口部９６の内面の第３の酸化ハフニウム膜９８を除去する（図３０）。第３の酸化ハフニウム膜９８は、例えば、ＲＩＥ法を用いて除去する。第２のｐ型多結晶シリコン層８２の側面及び第３のｐ型多結晶シリコン層９０の側面に残存した第３の酸化ハフニウム膜９８は、最終的にゲート絶縁膜１４となる。
次に、第１のアモルファスシリコン膜６６及び第２のアモルファスシリコン膜７０を除去する（図３１）。第１のアモルファスシリコン膜６６及び第２のアモルファスシリコン膜７０は、例えば、ウェットエッチング法により除去する。
次に、第１のアモルファスシリコン膜６６及び第２のアモルファスシリコン膜７０が除去されることにより形成された開口部の中に流体層１６を注入する（図３２）。流体層１６は、例えば、電界液である。
次に、流体層１６の中に、粒子１７を注入する（図３３）。粒子１７は、例えば、誘導体ナノ粒子である。粒子１７の注入は、例えば、スパッタ法により行う。粒子１７は、例えば、流体層１６の中で正に帯電した荷電粒子となる。粒子１７は、最終的に荷電粒子２０となる。
次に、流体層１６の上に第９の酸化シリコン層９９を形成する（図３４）。第９の酸化シリコン層９９は、最終的に層間絶縁層１２となる。
以上の製造方法により、図３ないし図５に示す第１の実施形態の不揮発性メモリ１００のメモリセルアレイ１０１が製造される。
図３５、図３６、図３７、図３８、及び図３９は、第１の実施形態の記憶装置の製造方法の一例を示す模式図である。図３５ないし図３９は、第１のコンタクトプラグＣＰ１、第２のコンタクトプラグＣＰ２、及び第３のコンタクトプラグＣＰ３の製造方法の説明図である。図３５ないし図３９は、説明を簡便にするために、メモリボトルＭＢの図示を省略している。また、図３５ないし図３９は、説明を簡便にするために、バリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧをそれぞれ１層ずつのみ図示している。
図３５（ａ）において、もっとも左の図は、第２の酸化シリコン層５８、ｎ型多結晶シリコン層５２、第２の酸化シリコン層５８、第１の窒化シリコン層５４、第２の酸化シリコン層５８、第２の窒化シリコン層５６、及び第２の酸化シリコン層５８が積層された状態を示す。図３５（ａ）において、もっとも左の図は、第１の方向に平行な断面である。図３５（ａ）において、もっとも左の図は、図８に対応する断面である。
図３５（ａ）において、右の３図は、左から第２の窒化シリコン層５６、第１の窒化シリコン層５４、ｎ型多結晶シリコン層５２を含む平面図である。図３５（ａ）において、右の３図は、第１の方向に垂直な断面である。図３５（ａ）において、もっとも左の図は、右の３図のＰＰ’断面である。
以下、図３５（ｂ）、図３５（ｃ）、図３６（ａ）、図３６（ｂ）、図３６（ｃ）、図３７（ａ）、図３７（ｂ）、図３７（ｃ）、図３８（ａ）、図３８（ｂ）、図３８（ｃ）に含まれる４つの図の相互関係は、図３５（ａ）と同様である。ただし、図３６（ｂ）、図３６（ｃ）、図３７（ａ）、及び図３７（ｂ）において、もっとも左の図は、右の３図のＱＱ’断面である。
第２の酸化シリコン層５８、ｎ型多結晶シリコン層５２、第２の酸化シリコン層５８、第１の窒化シリコン層５４、第２の酸化シリコン層５８、第２の窒化シリコン層５６、及び第２の酸化シリコン層５８に第１のスリットＳｔ１を、形成する（図３５（ｂ））。第１のスリットＳｔ１は、例えばＲＩＥ法を用いて形成する。
次に、第１のスリットＳｔ１の側面から、ｎ型多結晶シリコン層５２をＡ方向に後退させる。ｎ型多結晶シリコン層５２は、例えば、ウェットエッチングにより後退させる。次に、第１のスリットＳｔ１の側面から、第１の窒化シリコン層５４をＡ方向に後退させる（図３５（ｃ））。第１の窒化シリコン層５４は、例えば、ｎ型多結晶シリコン層５２の場合と異なる薬液を用いたウェットエッチングにより後退させる。
次に、第１のスリットＳｔ１を酸化シリコン層５９ａで埋め込む（図３６（ａ）、図３６（ｂ））。
次に、第２の酸化シリコン層５８、ｎ型多結晶シリコン層５２、第２の酸化シリコン層５８、第１の窒化シリコン層５４、第２の酸化シリコン層５８、第２の窒化シリコン層５６、及び第２の酸化シリコン層５８に、第２のスリットＳｔ２を形成する（図３６（ｃ））。第２のスリットＳｔ２は、第１のスリットＳｔ１に直交する方向に形成する。第２のスリットＳｔ２は、例えばＲＩＥ法を用いて形成する。
次に、第２のスリットＳｔ２の側面から、ｎ型多結晶シリコン層５２をＢ方向に後退させる。ｎ型多結晶シリコン層５２は、例えば、ウェットエッチングにより後退させる。次に、第２のスリットＳｔ２の側面から、第２の窒化シリコン層５６をＢ方向に後退させる（図３７（ａ））。第２の窒化シリコン層５６は、例えば、ｎ型多結晶シリコン層５２の場合と異なる薬液を用いたウェットエッチングにより後退させる。
次に、第２のスリットＳｔ２を酸化シリコン層５９ｂで埋め込む（図３７（ｂ））。
次に、第２の酸化シリコン層５８、ｎ型多結晶シリコン層５２、第２の酸化シリコン層５８、第１の窒化シリコン層５４、第２の酸化シリコン層５８、第２の窒化シリコン層５６、及び第２の酸化シリコン層５８に第３のスリットＳｔ３を、形成する（図３７（ｃ））。第３のスリットＳｔ３は、第１のスリットＳｔ１に平行な方向に形成する。第３のスリットＳｔ３は、例えばＲＩＥ法を用いて形成する。
次に、第３のスリットＳｔ３の側面から、第１の窒化シリコン層５４をＣ方向に後退させる。第１の窒化シリコン層５４は、例えば、ウェットエッチングにより後退させる。次に、第３のスリットＳｔ３の側面から、第２の窒化シリコン層５６をＣ方向に後退させる（図３８（ａ））。第２の窒化シリコン層５６は、例えば、第１の窒化シリコン層５４の場合と異なる薬液を用いたウェットエッチングにより後退させる。
次に、第３のスリットＳｔ３を酸化シリコン層５９ｃで埋め込む（図３８（ｂ））。
次に、第２の酸化シリコン層５８、ｎ型多結晶シリコン層５２、第２の酸化シリコン層５８、第１の窒化シリコン層５４、第２の酸化シリコン層５８、第２の窒化シリコン層５６、及び第２の酸化シリコン層５８に図示しない第１の開口部を形成する。次に、第１の開口部の側面から、第１の窒化シリコン層５４及び第２の窒化シリコン層５６をエッチングにより除去した後、ｐ型多結晶シリコン層６２を形成する（図３８（ｃ））。第１の窒化シリコン層５４及び第２の窒化シリコン層５６は、ｐ型多結晶シリコン層６２に置換される。
ｎ型多結晶シリコン層５２は、バリアゲート電極ＢＧとなる。また、第１の窒化シリコン層５４を置換したｐ型多結晶シリコン層６２は、下部ストレージゲート電極ＢＳＧとなる。また、第２の窒化シリコン層５６を置換したｐ型多結晶シリコン層６２は、上部ストレージゲート電極ＴＳＧとなる。
次に、第１のコンタクトプラグＣＰ１、第２のコンタクトプラグＣＰ２、及び第３のコンタクトプラグＣＰ３を形成する。例えば、第１のコンタクトプラグＣＰ１、第２のコンタクトプラグＣＰ２、及び第３のコンタクトプラグＣＰ３のそれぞれに対応するコンタクトホールをＲＩＥ法により形成した後、コンタクトホールをタングステン層で埋め込むことにより、第１のコンタクトプラグＣＰ１、第２のコンタクトプラグＣＰ２、及び第３のコンタクトプラグＣＰ３を形成する（図３９）。図３９（ｃ）は左から、上部ストレージゲート電極ＴＳＧと第１のコンタクトプラグＣＰ１との界面、下部ストレージゲート電極ＢＳＧと第２のコンタクトプラグＣＰ２の界面、及びバリアゲート電極ＢＧと第３のコンタクトプラグＣＰ３の界面を含み第１の方向に垂直な断面図である。
第１のコンタクトプラグＣＰ１は、上部ストレージゲート電極ＴＳＧに接する。第２のコンタクトプラグＣＰ２は、下部ストレージゲート電極ＢＳＧに接する。第３のコンタクトプラグＣＰ３は、バリアゲート電極ＢＧに接する。
以上の製造方法により、図６又は図７に図示する第１のコンタクトプラグＣＰ１、第２のコンタクトプラグＣＰ２、及び第３のコンタクトプラグＣＰ３が形成される。
次に、不揮発性メモリ１００の動作について説明する。まず、不揮発性メモリ１００のデータ保持状態について説明する。
図４０は、第１の実施形態の記憶装置のデータ保持状態の説明図である。図４０の上図は、一つのメモリボトルＭＢに含まれるバリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧの配列を示す。図４０の下図は、それぞれのバリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧに対向する流体層の中の静電ポテンシャル分布及び荷電粒子を示す。
図４０は、一つのメモリボトルＭＢが、第１のメモリセルＭＣ１、第２のメモリセルＭＣ２、及び第３のメモリセルＭＣ３の３つのメモリセルＭＣを有する場合である。初期状態では、第１のメモリセルＭＣ１に３個、第２のメモリセルＭＣ２に１個、第３のメモリセルＭＣ３に０個の荷電粒子が保持される場合を例に説明する。なお、メモリセルＭＣに保持される荷電粒子の数によって、メモリセルＭＣに記憶されるデータの値が決定される。
データ保持状態では、例えば、バリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧには電圧が印加されない。
下部ストレージゲート電極ＢＳＧを構成する材料とバリアゲート電極ＢＧを構成する材料とは異なる。下部ストレージゲート電極ＢＳＧを構成する材料の仕事関数は、バリアゲート電極ＢＧを構成する材料の仕事関数よりも大きい。
同様に、上部ストレージゲート電極ＴＳＧを構成する材料とバリアゲート電極ＢＧを構成する材料とは異なる。上部ストレージゲート電極ＴＳＧを構成する材料は、バリアゲート電極ＢＧを構成する材料の仕事関数よりも大きい。
上部ストレージゲート電極ＴＳＧ及び下部ストレージゲート電極ＢＳＧを構成する材料は、例えば、ｐ型多結晶シリコンである。また、バリアゲート電極ＢＧを構成する材料は、例えば、ｎ型多結晶シリコンである。ｐ型多結晶シリコンの仕事関数は、ｎ型多結晶シリコンの仕事関数よりも大きい。
このため、バリアゲート電極ＢＧに対向する流体層の静電ポテンシャルは、下部ストレージゲート電極ＢＳＧ及び上部ストレージゲート電極ＴＳＧに対向する流体層の静電ポテンシャルよりも高い。したがって、メモリセルＭＣの中の荷電粒子は、バリアゲート電極ＢＧによって形成されたポテンシャルバリアに阻まれ、隣接するメモリセルＭＣへの移動が抑制される。よって、荷電粒子はメモリセルＭＣの中に保持される。
次に、不揮発性メモリ１００の読み出し動作及び書き込み動作について説明する。
不揮発性メモリ１００は、読み出し動作及び書き込み動作の際に、メモリボトルＭＢ内に直列に接続されたメモリセルＭＣに記憶されたデータを、順次隣り合うメモリセルＭＣに転送する。不揮発性メモリ１００は、読み出し動作及び書き込み動作の際に、いわゆるシフトレジスタ型の動作を行う。不揮発性メモリ１００の読み出し動作は、メモリセルＭＣに記憶されたデータが保存されない破壊読み出しである。
図４１及び図４２は、第１の実施形態の記憶装置の読み出し動作の説明図である。図４１は、メモリセルＭＣ間でデータ転送を行う際に、バリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧに印加される電圧のタイミングチャートである。図４２は、流体層の静電ポテンシャル分布の時間変化と荷電粒子の移動を示す図である。
図４１に示すように、バリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧに印加される電圧が変化することにより、静電ポテンシャル分布が図４２に示すように変化する。
静電ポテンシャル分布の変化により、図４２に示すように荷電粒子が右方向に転送される。例えば、時間ｔ１で、第１のメモリセルＭＣ１に保持されていた３個の荷電粒子が、時間ｔ７では第２のメモリセルＭＣ２に移動する。また、例えば、時間ｔ１で、第２のメモリセルＭＣ２に保持されていた１個の荷電粒子が、時間ｔ７では第３のメモリセルＭＣ３に移動する。
なお、例えば、バリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧに印加される電圧のタイミングを変えることにより、荷電粒子を左方向に転送させることも可能である。例えば、図４１と異なり、上部ストレージゲート電極ＴＳＧに印加する電圧を下部ストレージゲート電極ＢＳＧに先行して高くすることで、荷電粒子を左方向に転送させることが可能である。例えば、書き込み動作の際には、荷電粒子を左方向に転送させる。
図４３は、第１の実施形態の記憶装置の読み出し動作の説明図である。図４３（ａ）は、初期状態の流体層の中の静電ポテンシャル分布及び荷電粒子を示す。図４３（ｂ）は、荷電粒子が転送された後の流体層の中の静電ポテンシャル分布及び荷電粒子を示す。
以下、第１のメモリセルＭＣ１に記憶されたデータを読み出す場合を例に説明する。
図４３に示すように、初期状態で第１のメモリセルＭＣ１に保持されていた３個の荷電粒子は、バリアゲート電極ＢＧ、下部ストレージゲート電極ＢＳＧ、及び上部ストレージゲート電極ＴＳＧに印加される電圧を制御することで、スタンドバイセルＳＣに移動する。第１のメモリセルＭＣ１に記憶されていたデータがスタンドバイセルＳＣに転送される。
図４４、図４５、及び図４６は、第１の実施形態の記憶装置の読み出し動作の説明図である。
図４４は、メモリセルアレイの一部の等価回路図である。図４４は、第１のメモリボトルＭＢ１、第２のメモリボトルＭＢ２、第３のメモリボトルＭＢ３、及び第４のメモリボトルＭＢ４を示す。また、第１のワード線ＷＬ１、第２のワード線ＷＬ２、第１のビット線ＢＬ１、及び第２のビット線ＢＬ２を示す。また、それぞれのメモリボトルＭＢに接続されるワード線ＷＬとビット線ＢＬとの間に流れる電流を制御するコックゲート電極を示す。
図４４は、第１のメモリボトルＭＢ１に記憶されたデータを読み出す場合に、ワード線ＷＬとビット線ＢＬに印加される電圧を示す。以下、ワード線ＷＬのハイレベルをＶＰ、ワード線ＷＬのローレベルを０Ｖ、ビット線ＢＬのハイレベルをＶＰ、ビット線ＢＬのローレベルを０Ｖとして説明する。ＶＰは、例えば、１Ｖである。
選択された第１のメモリボトルＭＢ１に接続される第１のワード線ＷＬ１が選択ワード線である。第１のメモリボトルＭＢ１に接続されない第２のワード線ＷＬ２が非選択ワード線である。
第１のワード線ＷＬ１にはＶＰが印加される。第２のワード線ＷＬ２には０Ｖが印加される。
図４５は、選択された第１のメモリボトルＭＢ１の動作の説明図である。図４６は、選択されていなり第２のメモリボトルＭＢ２の動作の説明図である。
図４５（ａ）、図４５（ｂ）、及び図４５（ｃ）は、第１のメモリボトルＭＢ１の読み出し動作の際に、バリアゲート電極ＢＧ、第１のスタンドバイ電極ＳＢＧ１、第２のスタンドバイ電極ＳＢＧ２、第１のワード線ＷＬ１、コックゲート電極ＣＧ、第１のビット線ＢＬ１、及びリザーバゲート電極ＲＧに印加される電圧を示す。また、流体層の静電ポテンシャル分布、及び流体層の中の荷電粒子を示す。
以下、第１のスタンドバイ電極ＳＢＧ１、第２のスタンドバイ電極ＳＢＧ２、コックゲート電極ＣＧ、及びリザーバゲート電極ＲＧに印加される電圧のハイレベルをＶＨ、中間レベルをＶＨ／２、ローレベルを０Ｖとして説明する。また、バリアゲート電極ＢＧに印加される電圧のハイレベルを（ＶＨ－ΔＷＦ）、ローレベルを０Ｖとして説明する。なお、ΔＷＦは、バリアゲート電極ＢＧとスタンドバイ電極ＳＢＧ、バリアゲート電極ＢＧとコックゲート電極ＣＧ、及び、バリアゲート電極ＢＧとリザーバゲート電極ＲＧとの仕事関数差である。ＶＨは、例えば５Ｖである。ΔＷＦは、例えば、１Ｖである。
図４５（ｄ）は、第１のメモリボトルＭＢ１の読み出し動作の際に、第１のワード線ＷＬ１と第１のビット線ＢＬ１との間に流れる電流の時間変化を示す。
図４５（ａ）に示すように、第１のメモリセルＭＣ１に保持されていた３個の荷電粒子は、スタンドバイセルＳＣに移動され保持されている。
図４５（ｂ）に示すように、第１のスタンドバイ電極ＳＢＧ１及び第２のスタンドバイ電極ＳＢＧ２の電圧を０ＶからＶＨ／２に上げ、第１のワード線ＷＬ１の電圧をＶＰから０Ｖに一端下げることで、３個の荷電粒子の内の１個が、第１のワード線ＷＬ１側に移動する。図４５（ｂ）の状態では、コックトランジスタがオフ状態となり、第１のワード線ＷＬ１と第１のビット線ＢＬ１との間には電位差がないため、電流は流れない。
次に、図４５（ｃ）に示すように、第１のワード線ＷＬ１の電圧を０ＶからＶＰに上昇させ、コックゲート電極ＣＧの電圧をＶＨからＶＨ／２に下げる。第１のワード線ＷＬ１側に移動していた１個の荷電粒子が、第１のビット線ＢＬ１側に移動する。図４５（ｃ）の状態では、コックトランジスタがオン状態となり、第１のワード線ＷＬ１と第１のビット線ＢＬ１との間に電位差があるため、第１のワード線ＷＬ１と第１のビット線ＢＬ１との間に電流が流れる。
図４５（ｄ）に示すように、荷電粒子がコックゲート電極ＣＧに対向する流体層を通過している間は、電流Ｉａが流れる。一方、荷電粒子がコックゲート電極ＣＧに対向する流体層を通過した後は、電流Ｉｂが流れる。荷電粒子がコックゲート電極ＣＧに対向する流体層を通過している間は、荷電粒子により流体の流量が低減する。したがって、電流Ｉａは電流Ｉｂよりも小さくなる。
第１のワード線ＷＬ１と第１のビット線ＢＬ１との間に流れる電流の変化を、第１のビット線ＢＬ１に接続された電流計でモニタする。図４５（ｂ）と図４５（ｃ）に示した動作を繰り返し、電流変化をモニタすることで、スタンドバイセルＳＣに保持していた荷電粒子の数を判定することが可能となる。
図４５の場合は、第１のメモリセルＭＣ１に保持されていた荷電粒子の数が３個であることが判定できる。よって、第１のメモリセルＭＣ１に記憶されていたデータを判定できる。
図４６に示すように、選択されていない第２のメモリボトルＭＢ２では、第２のワード線ＷＬ２と第１のビット線ＢＬ１との間に電位差がないため、電流は流れない。
図４７は、第１の実施形態の記憶装置の読み出し動作の説明図である。図４７は、メモリセルＭＣに記憶されたデータの転送と読み出しのシークエンスを示す図である。
図４７は、第１のメモリセルＭＣ１に６個の荷電粒子、第２のメモリセルＭＣ２に２個の荷電粒子、第３のメモリセルＭＣ３に４個の荷電粒子が保持されている場合を例に説明する。
第１のメモリセルＭＣ１に記憶されたデータを読み出す際は、データの転送、第３のメモリセルＭＣ３のデータの読み出し、データの転送、第２のメモリセルＭＣ２のデータの読み出し、データの転送を行った後、第１のメモリセルＭＣ１のデータを読み出す。データの転送をする際、荷電粒子が隣接するメモリセルＭＣに移動する。
各メモリセルＭＣに保持されていた荷電粒子は、データ読み出しの後、リザーバＲＳに蓄えられる。各メモリセルＭＣのデータの読み出しは破壊読み出しである。
例えば、各メモリセルＭＣの読み出されたデータは、不揮発性メモリ１００内あるいは不揮発性メモリ１００外の記憶部に記憶される。記憶部に記憶されたデータを基に各メモリセルＭＣに再書き込みが行われる。
なお、共通のバリアゲート電極ＢＧ、共通の下部ストレージゲート電極ＢＳＧ、及び、共通の上部ストレージゲート電極ＴＳＧを用いて制御される複数のメモリボトルＭＢに記憶されたデータは、例えば、一括して読み出される。例えば、複数のメモリボトルＭＢの第３のメモリセルＭＣ３のデータの読み出し、データの転送、複数のメモリボトルＭＢの第２のメモリセルＭＣ２のデータの読み出し、データの転送、及び、複数のメモリボトルＭＢの第１のメモリセルＭＣ１のデータの読み出しが順次行われる。
図４８、図４９、及び図５０は、第１の実施形態の記憶装置の書き込み動作の説明図である。
図４８は、メモリセルアレイの一部の等価回路図である。図４８は、第１のメモリボトルＭＢ１、第２のメモリボトルＭＢ２、第３のメモリボトルＭＢ３、及び第４のメモリボトルＭＢ４を示す。また、第１のワード線ＷＬ１、第２のワード線ＷＬ２、第１のビット線ＢＬ１、及び第２のビット線ＢＬ２を示す。また、それぞれのメモリボトルＭＢに接続されるワード線ＷＬとビット線ＢＬとの間に流れる電流を制御するコックゲート電極を示す。
図４８は、第１のメモリボトルＭＢ１に記憶されたデータを書き込む場合に、ワード線ＷＬとビット線ＢＬに印加される電圧を示す。以下、ワード線ＷＬのハイレベルをＶＰ、ワード線ＷＬのローレベルを０Ｖ、ビット線ＢＬのハイレベルをＶＰ、ビット線ＢＬのローレベルを０Ｖとして説明する。ＶＰは、例えば、１Ｖである。
選択された第１のメモリボトルＭＢ１に接続される第１のワード線ＷＬ１が選択ワード線である。第１のメモリボトルＭＢ１に接続されない第２のワード線ＷＬ２が非選択ワード線である。
第１のワード線ＷＬ１には０Ｖが印加される。第２のワード線ＷＬ２にはＶＰが印加される。
図４９は、選択された第１のメモリボトルＭＢ１の動作の説明図である。図５０は、選択されていなり第２のメモリボトルＭＢ２の動作の説明図である。
図４９（ａ）、図４９（ｂ）、及び図４９（ｃ）は、第１のメモリボトルＭＢ１の読み出し動作の際に、バリアゲート電極ＢＧ、第１のスタンドバイ電極ＳＢＧ１、第２のスタンドバイ電極ＳＢＧ２、第１のワード線ＷＬ１、コックゲート電極ＣＧ、第１のビット線ＢＬ１、及びリザーバゲート電極ＲＧに印加される電圧を示す。また、流体層の静電ポテンシャル分布、及び流体層の中の荷電粒子を示す。
以下、第１のスタンドバイ電極ＳＢＧ１、第２のスタンドバイ電極ＳＢＧ２、コックゲート電極ＣＧ、及びリザーバゲート電極ＲＧに印加される電圧のハイレベルをＶＨ、中間レベルをＶＨ／２、ローレベルを０Ｖとして説明する。また、バリアゲート電極ＢＧに印加される電圧のハイレベルを（ＶＨ－ΔＷＦ）、ローレベルを０Ｖとして説明する。なお、ΔＷＦは、バリアゲート電極ＢＧとスタンドバイ電極ＳＧ、バリアゲート電極ＢＧとコックゲート電極ＣＧ、及び、、バリアゲート電極ＢＧとリザーバゲート電極ＲＧとの仕事関数差である。ＶＨは、例えば５Ｖである。ΔＷＦは、例えば、１Ｖである。
図４９（ｄ）は、第１のメモリボトルＭＢ１の書き込み動作の際に、第１のワード線ＷＬ１と第１のビット線ＢＬ１との間に流れる電流の時間変化を示す。
図４９（ａ）に示すように、リザーバＲＳには複数の荷電粒子が蓄えられている。
図４９（ｂ）に示すように、リザーバゲート電極ＲＧの電圧を０ＶからＶＨ／２に上げることで、複数の荷電粒子の１個が第１のビット線ＢＬ１側に移動する。図４９（ｂ）の状態では、コックトトランジスタがオフ状態となり、第１のワード線ＷＬ１と第１のビット線ＢＬ１との間には電流は流れない。
次に、図４９（ｃ）に示すように、第１のビット線ＢＬ１の電圧を０ＶからＶＰに上昇させ、コックゲート電極ＣＧの電圧をＶＨからＶＨ／２に下げる。また、第１のワード線ＷＬ１の電圧をＶＰから０Ｖに低下させる。
第１のビット線ＢＬ１側に移動していた１個の荷電粒子が、第１のワード線ＷＬ１側に移動する。移動した荷電粒子は、スタンドバイセルＳＣに保持される。図４９（ｃ）の状態では、コックトランジスタがオン状態となり、第１のワード線ＷＬ１と第１のビット線ＢＬ１との間に電位差があるため、第１のワード線ＷＬ１と第１のビット線ＢＬ１との間に電流が流れる。
図４９（ｄ）に示すように、荷電粒子がコックゲート電極ＣＧに対向する流体層を通過している間は、電流Ｉａが流れる。荷電粒子がコックゲート電極ＣＧに対向する流体層を通過した後は、電流Ｉｂが流れる。荷電粒子がコックゲート電極ＣＧに対向する流体層を通過している間は、荷電粒子により流体の流量が低減する。したがって、電流Ｉａは電流Ｉｂよりも小さくなる。
第１のワード線ＷＬ１と第１のビット線ＢＬ１との間に流れる電流の変化を、第１のビット線ＢＬ１に接続された電流計でモニタする。図４９（ｂ）と図４９（ｃ）に示した動作を繰り返し、電流変化をモニタすることで、リザーバＲＳからスタンドバイセルＳＣに移動する荷電粒子の数を判定することが可能となる。
所望の数の荷電粒子をスタンドバイセルＳＣに移動させた後、スタンドバイセルＳＣの中の荷電粒子を所望のメモリセルＭＣまで移動する。これにより、所望のメモリセルＭＣに所望のデータを書き込むことが可能となる。
なお、リザーバＲＳからスタンドバイセルＳＣに荷電粒子を移動させたくない場合は、図４９（ｃ）の状態で、第１のビット線ＢＬ１の電圧を０Ｖのままで維持させれば良い。
図５０（ｃ）に示すように、選択されていない第２のメモリボトルＭＢ２では、第２のワード線ＷＬ２と第１のビット線ＢＬ１との間には電位差がないため、電流は流れない。
なお、共通のバリアゲート電極ＢＧ、共通の下部ストレージゲート電極ＢＳＧ、及び、共通の上部ストレージゲート電極ＴＳＧを用いて制御される複数のメモリボトルＭＢへのデータ書き込みは、例えば、一括して行われる。例えば、複数のメモリボトルＭＢの第１のメモリセルＭＣ１のデータの書き込み、データの転送、複数のメモリボトルＭＢの第２のメモリセルＭＣ２のデータの書き込み、データの転送、及び、複数のメモリボトルＭＢの第３のメモリセルＭＣ３のデータの書き込みが順次行われる。
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
不揮発性メモリの大容量化を実現するために、メモリセルを３次元的に配置することが望まれる。また、不揮発性メモリの大容量化を実現するために、一つのメモリセルに記憶されるデータの多値化が望まれる。
第１の実施形態の不揮発性メモリ１００は、メモリセルアレイ１０１が、複数のメモリセルＭＣが直列接続された複数のメモリボトルＭＢを備える。したがって、メモリセルアレイ１０１の中に、メモリセルＭＣが３次元的に配置される。よって、不揮発性メモリ１００の大容量化が実現できる。
また、第１の実施形態の不揮発性メモリ１００は、メモリセルＭＣの流体層１６の中に存在する荷電粒子２０の数をデータの基礎とする。したがって、一つのメモリセルＭＣに記憶されるデータの多値化が容易である。また、多値データのメモリセルＭＣからの安定した読み出しが可能である。また、多値データのメモリセルＭＣへの安定した書き込みが可能である。
例えば、一つのメモリセルＭＣの中に存在し得る荷電粒子２０の最大数が２Ｎ－１個であると仮定する。この場合、一つのメモリセルＭＣにＮビットのデータを記憶することが可能である。例えば、一つのメモリセルＭＣの中に存在し得る荷電粒子２０の最大数が１０２３（２１０－１）個の場合、一つのメモリセルＭＣに１０ビットのデータを記憶することが可能である。
第１の実施形態の不揮発性メモリ１００は、一つのメモリセルＭＣの中に存在し得る荷電粒子２０の最大数を増加させることで、一つのメモリセルＭＣに記憶されるデータを増加させることができる。したがって、一つのメモリセルＭＣに記憶されるデータの多値化が容易である。
また、第１の実施形態の不揮発性メモリ１００では、メモリセルＭＣに記憶されるデータは、メモリセルＭＣの荷電粒子２０の数を基礎とする。したがって、メモリセルＭＣのデータが完全にデジタル化されている。そして、コックトランジスタを通過する荷電粒子２０の数をカウントすることで、メモリセルＭＣに記憶されたデータを判定する。したがって、データの読み出し精度が高い。よって、多値データのメモリセルＭＣからの安定した読み出しが可能である。
そして、第１の実施形態の不揮発性メモリ１００は、コックトランジスタを通過する荷電粒子２０の数をカウントすることで、メモリセルＭＣに所望のデータを書き込む。したがって、データの書き込み精度が高い。よって、多値データのメモリセルＭＣへの安定した書き込みが可能である。
下部ストレージゲート電極ＢＳＧの材料の仕事関数と、バリアゲート電極ＢＧの材料の仕事関数の差は、０．５ｅＶ以上であることが好ましく、０．８ｅＶ以上であることがより好ましく、１．０ｅＶ以上であることが更に好ましい。上部ストレージゲート電極ＴＳＧの材料の仕事関数と、バリアゲート電極ＢＧの材料の仕事関数の差は、０．５ｅＶ以上であることが好ましく、０．８ｅＶ以上であることがより好ましく、１．０ｅＶ以上であることが更に好ましい。
第３の仕事関数と第１の仕事関数の差は、０．５ｅＶ以上であることが好ましく、０．８ｅＶ以上であることがより好ましく、１．０ｅＶ以上であることが更に好ましい。第３の仕事関数と第２の仕事関数の差は、０．５ｅＶ以上であることが好ましく、０．８ｅＶ以上であることがより好ましく、１．０ｅＶ以上であることが更に好ましい。
上記下限値を充足することで、荷電粒子の移動に対する障壁が大きくなり、メモリセルＭＣの電荷保持特性が向上する。
コックゲート電極ＣＧに対向する流体層１６の中を、荷電粒子２０を１個ずつ分離して通過させることで、精度の高いデータの読み出しと書き込みが可能となる。コックゲート電極ＣＧに対向する流体層１６の中を、荷電粒子２０を１個ずつ分離して通過させる観点から、流体層１６の第１の断面積Ｓ１は、第２の断面積Ｓ２よりも小さいことが好ましい。また、同様の観点から第１の断面積Ｓ１は、第３の断面積Ｓ３よりも小さいことが好ましい。
コックゲート電極ＣＧに対向する流体層１６の中を、荷電粒子２０を１個ずつ分離して通過させる観点から、第１の断面における流体層１６の幅（図５（ｂ）中のｗ）は、例えば、荷電粒子２０の直径の２倍よりも小さいことが好ましい。
第１の断面積Ｓ１を小さくすることで、コックトランジスタのチャネル領域が狭くなる。したがって、荷電粒子２０を１個ずつ通過させることが容易となる。したがって、コックトランジスタを通過する荷電粒子２０の数のカウントが容易となる。よって、データの読み出し精度及び書き込み精度が向上する。
また、第２の断面積Ｓ２を大きくすることで、メモリセルＭＣの流体層１６の容積を大きくすることが可能となる。よって、メモリセルＭＣに存在し得る荷電粒子２０の最大数を大きくすることが可能となる。
また、第３の断面積Ｓ３を大きくすることで、リザーバＲＳの流体層１６の容積を大きくすることが可能となる。よって、リザーバＲＳに蓄積できる荷電粒子２０の最大数を大きくすることが可能となる。
（変形例）
図５１は、第１の実施形態の記憶装置の変形例の模式断面図である。図５１は、図６に相当する断面図である。変形例の不揮発性メモリは、リザーバＲＳが複数のメモリボトルＭＢの間で共有される点で、第１の実施形態の不揮発性メモリと異なる。
以上、第１の実施形態及び変形例によれば、メモリセルに記憶されるデータの多値化が可能となる記憶装置が実現できる。
（第２の実施形態）
第２の実施形態の記憶装置は、第１の方向に延びる絶縁体と、第１の方向に延びる第１の領域と、第１の方向に延びる第２の領域であって当該第２の領域と第１の領域との間に絶縁体が設けられた第２の領域と、第１の領域と第２の領域とを接続する第３の領域と、第１の領域と第２の領域とを接続する第４の領域であって当該第４の領域と第３の領域との間に絶縁体が設けられた第４の領域と、を有する流体層と、流体層の中の粒子と、第１の材料の第１の制御電極と、第１の領域と第１の制御電極との間に設けられた第１の絶縁膜と、第１の制御電極に対し第１の方向に離間して設けられた第２の材料の第２の制御電極と、第１の領域と第２の制御電極との間に設けられた第２の絶縁膜と、第１の制御電極と第２の制御電極との間に設けられた第３の材料の第３の制御電極と、第１の領域と第３の制御電極との間に設けられた第３の絶縁膜と、第４の材料の第４の制御電極と、第２の領域と第４の制御電極との間に設けられた第４の絶縁膜と、第４の制御電極に対し第１の方向に離間して設けられた第５の材料の第５の制御電極と、第２の領域と第５の制御電極との間に設けられた第５の絶縁膜と、第４の制御電極と第５の制御電極との間に設けられた第６の材料の第６の制御電極と、第２の領域と第６の制御電極との間に設けられた第６の絶縁膜と、を備える。
第２の実施形態の記憶装置は、メモリセルが３次元的に配置された不揮発性メモリである。第２の実施形態の不揮発性メモリは、流体層の中の荷電粒子を用いてメモリセルがデータを記憶する。
第２の実施形態の不揮発性メモリは、メモリセルに記憶されたデータの非破壊読み出しが可能となる点で、第１の実施形態の不揮発性メモリ１００と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図５２、図５３、及び図５４は、第２の実施形態の記憶装置の模式断面図である。図５２、図５３、図５４、及び図５５は、メモリセルアレイの模式断面図である。図５２、図５３、図５４、図５５は、第１のメモリボトルＭＢ１を含む模式断面図である。
図５２は、第１の方向及び第３の方向に平行な断面である。図５３は、第１の方向及び第２の方向に平行な断面である。図５４は、メモリセルアレイの第１の方向に垂直な断面である。図５４（ａ）は図５２のＤＤ’断面、図５４（ｂ）は図５２のＥＥ’断面、図５４（ｃ）は図５２のＦＦ’断面である。図５５は、メモリセルアレイの第１の方向に垂直な断面である。図５５は、図５２のＤＤ’断面を含む断面である。図５５は、複数のメモリボトルＭＢの断面を示す。
メモリセルアレイは、第１の左側バリアゲート電極ＢＧＡ１、第２の左側バリアゲート電極ＢＧＡ２、第３の左側バリアゲート電極ＢＧＡ３、第４の左側バリアゲート電極ＢＧＡ４、第１の右側バリアゲート電極ＢＧＢ１、第２の右側バリアゲート電極ＢＧＢ２、第３の右側バリアゲート電極ＢＧＢ３、第４の右側バリアゲート電極ＢＧＢ４、第１の左側下部ストレージゲート電極ＢＳＧＡ１、第２の左側下部ストレージゲート電極ＢＳＧＡ２、第３の左側下部ストレージゲート電極ＢＳＧＡ３、第１の右側下部ストレージゲート電極ＢＳＧＢ１、第２の右側下部ストレージゲート電極ＢＳＧＢ２、第３の右側下部ストレージゲート電極ＢＳＧＢ３、第１の左側上部ストレージゲート電極ＴＳＧＡ１、第２の左側上部ストレージゲート電極ＴＳＧＡ２、第３の左側上部ストレージゲート電極ＴＳＧＡ３、第４の左側上部ストレージゲート電極ＴＳＧＡ４、第１の右側上部ストレージゲート電極ＴＳＧＢ１、第２の右側上部ストレージゲート電極ＴＳＧＢ２、第３の右側上部ストレージゲート電極ＴＳＧＢ３、第４の右側上部ストレージゲート電極ＴＳＧＢ４、左側スタンドバイ電極ＳＢＧＡ、右側スタンドバイ電極ＳＢＧＢ、ワード線ＷＬ、コックゲート電極ＣＧ、ビット線ＢＬ、第１のリザーバゲート電極ＲＧ１、及び第２のリザーバゲート電極ＲＧ２を備える。
以下、第１の左側バリアゲート電極ＢＧＡ１、第２の左側バリアゲート電極ＢＧＡ２、第３の左側バリアゲート電極ＢＧＡ３、第４の左側バリアゲート電極ＢＧＡ４を、個別に、あるいは総称して、左側バリアゲート電極ＢＧＡと記述する場合がある。また、第１の右側バリアゲート電極ＢＧＢ１、第２の右側バリアゲート電極ＢＧＢ２、第３の右側バリアゲート電極ＢＧＢ３を、個別に、あるいは総称して、右側バリアゲート電極ＢＧＢと記述する場合がある。また、第１の左側下部ストレージゲート電極ＢＳＧＡ１、第２の左側下部ストレージゲート電極ＢＳＧＡ２、第３の左側下部ストレージゲート電極ＢＳＧＡ３を、個別に、あるいは総称して、左側下部ストレージゲート電極ＢＳＧＡと記述する場合がある。また、第１の右側下部ストレージゲート電極ＢＳＧＢ１、第２の右側下部ストレージゲート電極ＢＳＧＢ２、第３の右側下部ストレージゲート電極ＢＳＧＢ３を、個別に、あるいは総称して、右側下部ストレージゲート電極ＢＳＧＢと記述する場合がある。また、第１の左側上部ストレージゲート電極ＴＳＧＡ１、第２の左側上部ストレージゲート電極ＴＳＧＡ２、第３の左側上部ストレージゲート電極ＴＳＧＡ３、第４の左側上部ストレージゲート電極ＴＳＧＡ４を、個別に、あるいは総称して、左側上部ストレージゲート電極ＴＳＧＡと記述する場合がある。また、第１の右側上部ストレージゲート電極ＴＳＧＢ１、第２の右側上部ストレージゲート電極ＴＳＧＢ２、第３の右側上部ストレージゲート電極ＴＳＧＢ３、第４の右側上部ストレージゲート電極ＴＳＧＢ４を、個別に、あるいは総称して、右側上部ストレージゲート電極ＴＳＧＢと記述する場合がある。
メモリセルアレイ１０１は、層間絶縁層１２、第１の左側バリアゲート絶縁膜１４ａａ１、第２の左側バリアゲート絶縁膜１４ａａ２、第３の左側バリアゲート絶縁膜１４ａａ３、第４の左側バリアゲート絶縁膜１４ａａ４、第１の右側バリアゲート絶縁膜１４ａｂ１、第２の右側バリアゲート絶縁膜１４ａｂ２、第３の右側バリアゲート絶縁膜１４ａｂ３、第４の右側バリアゲート絶縁膜１４ａｂ４、第１の左側下部ストレージゲート絶縁膜１４ｂａ１、第２の左側下部ストレージゲート絶縁膜１４ｂａ２、第３の左側下部ストレージゲート絶縁膜１４ｂａ３、第１の右側下部ストレージゲート絶縁膜１４ｂｂ１、第２の右側下部ストレージゲート絶縁膜１４ｂｂ２、第３の右側下部ストレージゲート絶縁膜１４ｂｂ３、第１の左側上部ストレージゲート絶縁膜１４ｃａ１、第２の左側上部ストレージゲート絶縁膜１４ｃａ２、第３の左側上部ストレージゲート絶縁膜１４ｃａ３、第４の左側上部ストレージゲート絶縁膜１４ｃａ４、第１の右側上部ストレージゲート絶縁膜１４ｃｂ１、第２の右側上部ストレージゲート絶縁膜１４ｃｂ２、第３の右側上部ストレージゲート絶縁膜１４ｃｂ３、第４の右側上部ストレージゲート絶縁膜１４ｃｂ４、左側スタンドバイゲート絶縁膜１４ｄａ、右側スタンドバイゲート絶縁膜１４ｄｂ、コックゲート絶縁膜１４ｅ、第１のリザーバゲート絶縁膜１４ｆ１、第２のリザーバゲート絶縁膜１４ｆ２、流体層１６、第１のコア絶縁体１８ａ、第２のコア絶縁体１８ｂ、分離絶縁層１９、及び荷電粒子２０を含む。流体層１６は、第１の領域１６ａ、第２の領域１６ｂ、第３の領域１６ｃ、第４の領域１６ｄ、第５の領域１６ｅ、及び第６の領域１６ｆを含む。
以下、第１の左側バリアゲート絶縁膜１４ａａ１、第２の左側バリアゲート絶縁膜１４ａａ２、第３の左側バリアゲート絶縁膜１４ａａ３、第４の左側バリアゲート絶縁膜１４ａａ４、第１の右側バリアゲート絶縁膜１４ａｂ１、第２の右側バリアゲート絶縁膜１４ａｂ２、第３の右側バリアゲート絶縁膜１４ａｂ３、第４の右側バリアゲート絶縁膜１４ａｂ４、第１の左側下部ストレージゲート絶縁膜１４ｂａ１、第２の左側下部ストレージゲート絶縁膜１４ｂａ２、第３の左側下部ストレージゲート絶縁膜１４ｂａ３、第１の右側下部ストレージゲート絶縁膜１４ｂｂ１、第２の右側下部ストレージゲート絶縁膜１４ｂｂ２、第３の右側下部ストレージゲート絶縁膜１４ｂｂ３、第１の左側上部ストレージゲート絶縁膜１４ｃａ１、第２の左側上部ストレージゲート絶縁膜１４ｃａ２、第３の左側上部ストレージゲート絶縁膜１４ｃａ３、第４の左側上部ストレージゲート絶縁膜１４ｃａ４、第１の右側上部ストレージゲート絶縁膜１４ｃｂ１、第２の右側上部ストレージゲート絶縁膜１４ｃｂ２、第３の右側上部ストレージゲート絶縁膜１４ｃｂ３、第４の右側上部ストレージゲート絶縁膜１４ｃｂ４、左側スタンドバイゲート絶縁膜１４ｄａ、右側スタンドバイゲート絶縁膜１４ｄｂ、コックゲート絶縁膜１４ｅ、第１のリザーバゲート絶縁膜１４ｆ１、第２のリザーバゲート絶縁膜１４ｆ２を、個別に、あるいは総称して、ゲート絶縁膜１４と記述する場合がある。
メモリセルアレイは、第１のメモリセルＭＣ１、第２のメモリセルＭＣ２、第３のメモリセルＭＣ３、第４のメモリセルＭＣ４、第５のメモリセルＭＣ５、第６のメモリセルＭＣ６、第７のメモリセルＭＣ７、スタンドバイセルＳＣ、リザーバセルＲＣ、及びリザーバＲＳを含む。以下、第１のメモリセルＭＣ１、第２のメモリセルＭＣ２、第３のメモリセルＭＣ３、第４のメモリセルＭＣ４、第５のメモリセルＭＣ５、第６のメモリセルＭＣ６、及び第７のメモリセルＭＣ７を、個別に、あるいは総称して、メモリセルＭＣと記述する場合がある。一つのメモリボトルＭＢに含まれるメモリセルＭＣの数は７個に限定されない。
第１の左側バリアゲート電極ＢＧＡ１は、第１の制御電極の一例である。第２の左側バリアゲート電極ＢＧＡ２は、第２の制御電極の一例である。第１の左側下部ストレージゲート電極ＢＳＧＡ１は、第３の制御電極の一例である。第１の右側バリアゲート電極ＢＧＢ１は、第４の制御電極の一例である。第２の右側バリアゲート電極ＢＧＢ２は、第５の制御電極の一例である。第１の右側下部ストレージゲート電極ＢＳＧＢ１は、第６の制御電極の一例である。第１の左側上部ストレージゲート電極ＴＳＧＡ１は、第７の制御電極の一例である。第１の右側上部ストレージゲート電極ＴＳＧＢ１は、第８の制御電極の一例である。コックゲート電極ＣＧは、第９の制御電極の一例である。左側スタンドバイ電極ＳＢＧＡは、第１０の制御電極の一例である。右側スタンドバイ電極ＳＢＧＢは、第１１の制御電極の一例である。第２のリザーバゲート電極ＲＧ２は、第１２の制御電極の一例である。第１のリザーバゲート電極ＲＧ１は、第１３の制御電極の一例である。第４の左側上部ストレージゲート電極ＴＳＧＡ４は、第１４の制御電極の一例である。第４の右側上部ストレージゲート電極ＴＳＧＢ４は、第１５の制御電極の一例である。
ワード線ＷＬは、第１の導電層の一例である。ビット線ＢＬは、第２の導電層の一例である。
第１のコア絶縁体１８ａ又は第２のコア絶縁体１８ｂは、絶縁体の一例である。荷電粒子２０は、粒子の一例である。
第１の左側バリアゲート絶縁膜１４ａａ１は、第１の絶縁膜の一例である。第２の左側バリアゲート絶縁膜１４ａａ２は、第２の絶縁膜の一例である。第１の左側下部ストレージゲート絶縁膜１４ｂａ１は、第３の絶縁膜の一例である。第１の右側バリアゲート絶縁膜１４ａｂ１は、第４の絶縁膜の一例である。第２の右側バリアゲート絶縁膜１４ａｂ２は、第５の絶縁膜の一例である。第１の右側下部ストレージゲート絶縁膜１４ｂｂ１は、第６の絶縁膜の一例である。第１の左側上部ストレージゲート絶縁膜１４ｃａ１は、第７の絶縁膜の一例である。第１の右側上部ストレージゲート絶縁膜１４ｃｂ１は、第８の絶縁膜の一例である。コックゲート絶縁膜１４ｅは、第９の絶縁膜の一例である。左側スタンドバイゲート絶縁膜１４ｄａは、第１０の絶縁膜の一例である。右側スタンドバイゲート絶縁膜１４ｄｂは、第１１の絶縁膜の一例である。第２のリザーバゲート絶縁膜１４ｆ２は、第１２の絶縁膜の一例である。第１のリザーバゲート絶縁膜１４ｆ１は、第１３の絶縁膜の一例である。第４の左側上部ストレージゲート絶縁膜１４ｃａ４は、第１４の絶縁膜の一例である。第４の右側上部ストレージゲート絶縁膜１４ｃｂ４は、第１５の絶縁膜の一例である。
第１のコア絶縁体１８ａ及び第２のコア絶縁体１８ｂは、第１の方向に延びる。第１のコア絶縁体１８ａ及び第２のコア絶縁体１８ｂは、流体層１６に囲まれる。
第１のコア絶縁体１８ａ及び第２のコア絶縁体１８ｂは、例えば、酸化物、酸窒化物、又は窒化物である。
分離絶縁層１９は、第１のコア絶縁体１８ａと第２のコア絶縁体１８ｂとの間に設けられる。分離絶縁層１９は、左側バリアゲート電極ＢＧＡと右側バリアゲート電極ＢＧＢを分離する。分離絶縁層１９は、左側下部ストレージゲート電極ＢＳＧＡと右側下部ストレージゲート電極ＢＳＧＢを分離する。分離絶縁層１９は、左側上部ストレージゲート電極ＴＳＧＡと右側上部ストレージゲート電極ＴＳＧＢを分離するが、第４の左側上部ストレージゲート電極ＴＳＧＡ４及び第４の右側上部ストレージゲート電極ＴＳＧＢ４を分離しない。
流体層１６は、第１の領域１６ａ、第２の領域１６ｂ、第３の領域１６ｃ、第４の領域１６ｄ、第５の領域１６ｅ、及び第６の領域１６ｆを含む。
第１の領域１６ａ及び第２の領域１６ｂは、例えば、第１の方向に延びる。第１の領域１６ａと第２の領域１６ｂとの間に、第１のコア絶縁体１８ａ、第２のコア絶縁体１８ｂ、及び分離絶縁層１９が設けられる。
第３の領域１６ｃ及び第４の領域１６ｄは、第１の方向に垂直な第３の方向に延びる。例えば、第３の領域１６ｃと第４の領域１６ｄとの間に、第１のコア絶縁体１８ａ、第２のコア絶縁体１８ｂ、及び分離絶縁層１９が設けられる。第３の領域１６ｃは第１の領域１６ａと第２の領域１６ｂを接続する。第４の領域１６ｄは第１の領域１６ａと第２の領域１６ｂを接続する。
第１の領域１６ａ、第３の領域１６ｃ、第２の領域１６ｂ、及び第４の領域１６ｄにより環状の構造が形成されている。
第５の領域１６ｅは、第１の方向に延びる。第５の領域１６ｅは、第３の領域１６ｃの第１の方向に設けられる。第５の領域１６ｅは、第３の領域１６ｃに接続される。第１のコア絶縁体１８ａ、第２のコア絶縁体１８ｂ、及び分離絶縁層１９と、第５の領域１６ｅとの間に第３の領域１６ｃが設けられる。
第５の領域１６ｅは、コックゲート電極ＣＧに囲まれる。第５の領域１６ｅは、例えば、ワード線ＷＬに囲まれる。第５の領域１６ｅは、例えば、ビット線ＢＬに囲まれる。
第５の領域１６ｅは、ワード線ＷＬに接する。第５の領域１６ｅは、ビット線ＢＬに接する。
第６の領域１６ｆは、第１の方向に延びる。第６の領域１６ｆは、第５の領域１６ｅの第１の方向に設けられる。第６の領域１６ｆは、第５の領域１６ｅに接続される。第６の領域１６ｆと第３の領域１６ｃの間に第５の領域１６ｅが設けられる。
第６の領域１６ｆは、第１のリザーバゲート電極ＲＧ１及び第２のリザーバゲート電極ＲＧ２に囲まれる。
流体層１６は、層間絶縁層１２に囲まれる。流体層１６は、例えば、層間絶縁層１２及びゲート絶縁膜１４に接する。
流体層１６は、第１のコア絶縁体１８ａ及び第２のコア絶縁体１８ｂを囲む。
流体層１６は、ワード線ＷＬとビット線ＢＬとの間に電流を流す機能を有する。
流体層１６は、液体を含む。流体層１６に含まれる液体の融点は、例えば、マイナス１００℃以上０℃以下である。流体層１６に含まれる液体の沸点は、例えば、４００℃以上２０００℃以下である。
流体層１６は、例えば、電荷を含む。流体層１６に含まれる液体は、例えば、イオン液体又は電解液である。流体層１６に含まれる液体は、例えば、イオンを含む。
荷電粒子２０は、流体層１６の中に含まれる。荷電粒子２０は、電荷を帯びた粒子である。荷電粒子２０は、粒子の一例である。荷電粒子２０を用いてメモリセルＭＣがデータを記憶する。
以下、荷電粒子２０が正電荷を帯びる場合を例に説明するが、荷電粒子２０は負電荷を帯びていても構わない。
荷電粒子２０は、例えば、球状である。荷電粒子２０の粒径は、例えば、１ｎｍ以上１０ｎｍ以下である。
荷電粒子２０は、例えば、金属ナノ粒子、誘電体ナノ粒子、コロイド粒子又は分子である。
複数の左側バリアゲート電極ＢＧＡは、第１の方向に積層される。第２の左側バリアゲート電極ＢＧＡ２は、第１の左側バリアゲート電極ＢＧＡ１に対し、第１の方向に離間して設けられる。第３の左側バリアゲート電極ＢＧＡ３は、第２の左側バリアゲート電極ＢＧＡ２に対し、第１の方向に離間して設けられる。
左側バリアゲート電極ＢＧＡは、流体層１６の第１の領域１６ａに対向して設けられる。左側バリアゲート電極ＢＧＡは、例えば、図５５に示す左側下部ストレージゲート電極ＢＳＧＡと同様、くし状の導電体である。左側バリアゲート電極ＢＧＡは、荷電粒子２０をメモリセルＭＣ内に保持する機能を有する。また、左側バリアゲート電極ＢＧＡは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。
第１の左側バリアゲート電極ＢＧＡ１は、第１の材料で形成される。第１の材料は第１の仕事関数を有する。第２の左側バリアゲート電極ＢＧＡ２は、第２の材料で形成される。第２の材料は第２の仕事関数を有する。
第１の材料及び第２の材料は、例えば、金属、金属窒化物、金属炭化物、又は半導体である。第１の材料及び第２の材料は、例えば、ｎ型の多結晶シリコンである。第１の材料及び第２の材料は、例えば、リン（Ｐ）又はヒ素（Ａｓ）をｎ型不純物として含む多結晶シリコンである。
第１の材料及び第２の材料は、例えば、同一である。第１の仕事関数及び第２の仕事関数は、例えば、同一である。
第３の左側バリアゲート電極ＢＧＡ３、第４の左側バリアゲート電極ＢＧＡ４は、例えば、第１の材料又は第２の材料で形成される。
左側バリアゲート電極ＢＧＡの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
複数の左側下部ストレージゲート電極ＢＳＧＡは、第１の方向に積層される。左側下部ストレージゲート電極ＢＳＧＡは、２つの左側バリアゲート電極ＢＧＡの間に設けられる。第１の左側下部ストレージゲート電極ＢＳＧＡ１は、第１の左側バリアゲート電極ＢＧＡ１と第２の左側バリアゲート電極ＢＧＡ２との間に設けられる。
左側下部ストレージゲート電極ＢＳＧＡと左側バリアゲート電極ＢＧＡは離間する。左側下部ストレージゲート電極ＢＳＧＡと左側バリアゲート電極ＢＧＡは電気的に分離される。
左側下部ストレージゲート電極ＢＳＧＡは、流体層１６の第１の領域１６ａに対向して設けられる。左側下部ストレージゲート電極ＢＳＧＡは、例えば、図５５に示すようなくし状の導電体である。左側下部ストレージゲート電極ＢＳＧＡは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。
第１の左側下部ストレージゲート電極ＢＳＧＡ１は、第３の材料で形成される。第３の材料は第３の仕事関数を有する。
第３の材料は、第１の材料及び第２の材料と異なる。第３の材料の化学組成は、第１の材料及び第２の材料の化学組成と異なる。
第３の仕事関数は、第１の仕事関数及び第２の仕事関数と異なる。第３の仕事関数は、例えば、第１の仕事関数及び第２の仕事関数よりも大きい。
第３の仕事関数と第１の仕事関数の差は、例えば、０．５ｅＶ以上である。第３の仕事関数と第２の仕事関数の差は、例えば、０．５ｅＶ以上である。
第３の材料は、例えば、金属、金属窒化物、金属炭化物、又は半導体である。第３の材料は、例えば、ｐ型の多結晶シリコンである。第３の材料は、例えば、ボロン（Ｂ）をｐ型不純物として含む多結晶シリコンである。
第２の左側下部ストレージゲート電極ＢＳＧＡ２、第３の左側下部ストレージゲート電極ＢＳＧＡ３は、例えば、第３の材料で形成される。
左側下部ストレージゲート電極ＢＳＧＡの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
複数の左側上部ストレージゲート電極ＴＳＧＡは、第１の方向に積層される。第１、第２、第３の左側上部ストレージゲート電極ＴＳＧＡは、左側下部ストレージゲート電極ＢＳＧＡと左側バリアゲート電極ＢＧＡとの間に設けられる。第１の左側上部ストレージゲート電極ＴＳＧＡ１は、第２の左側バリアゲート電極ＢＧＡ２と第１の左側下部ストレージゲート電極ＢＳＧＡ１との間に設けられる。
第１、第２、第３の左側上部ストレージゲート電極ＴＳＧＡは、流体層１６の第１の領域１６ａに対向して設けられる。左側上部ストレージゲート電極ＴＳＧＡは、例えば、図５５に示す左側下部ストレージゲート電極ＢＳＧＡと同様、くし状の導電体である。左側上部ストレージゲート電極ＴＳＧＡは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。第４の左側上部ストレージゲート電極ＴＳＧＡ４は、流体層１６の第４の領域１６ｄに対向して設けられる。
左側上部ストレージゲート電極ＴＳＧＡは、左側下部ストレージゲート電極ＢＳＧＡ及び左側バリアゲート電極ＢＧＡと離間する。左側上部ストレージゲート電極ＴＳＧＡは、左側下部ストレージゲート電極ＢＳＧＡ及び左側バリアゲート電極ＢＧＡと電気的に分離される。
第１の左側上部ストレージゲート電極ＴＳＧＡ１は、第７の材料で形成される。第７の材料は第７の仕事関数を有する。
第７の材料は、第１の材料及び第２の材料と異なる。第７の材料は、例えば、第３の材料と同一である。
第７の材料の化学組成は、第１の材料及び第２の材料の化学組成と異なる。第７の材料の化学組成と第３の材料の化学組成は、例えば、同一である。
第７の仕事関数は、第１の仕事関数及び第２の仕事関数と異なる。第７の仕事関数は、例えば、第１の仕事関数及び第２の仕事関数よりも大きい第７の仕事関数と第３の仕事関数は、例えば、同一である。
第７の仕事関数と第１の仕事関数の差は、例えば、０．５ｅＶ以上である。第７の仕事関数と第２の仕事関数の差は、例えば、０．５ｅＶ以上である。
第７の材料は、例えば、金属、金属窒化物、金属炭化物又は半導体である。第７の材料は、例えば、ｐ型の多結晶シリコンである。第３の材料は、例えば、ボロン（Ｂ）をｐ型不純物として含む多結晶シリコンである。
第２の左側上部ストレージゲート電極ＴＳＧＡ２、第３の左側上部ストレージゲート電極ＴＳＧＡ３、及び第４の左側上部ストレージゲート電極ＴＳＧＡ４は、例えば、第７の材料で形成される。
左側上部ストレージゲート電極ＴＳＧＡの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
複数の右側バリアゲート電極ＢＧＢは、第１の方向に積層される。右側バリアゲート電極ＢＧＢと左側バリアゲート電極ＢＧＡとの間には、流体層１６、第１のコア絶縁体１８ａ、第２のコア絶縁体１８ｂ、及び分離絶縁層１９が設けられる。
右側バリアゲート電極ＢＧＢと左側バリアゲート電極ＢＧＡは、離間する。右側バリアゲート電極ＢＧＢと左側バリアゲート電極ＢＧＡは、電気的に分離される。
第２の右側バリアゲート電極ＢＧＢ２は、第１の右側バリアゲート電極ＢＧＢ１に対し、第１の方向に離間して設けられる。第３の右側バリアゲート電極ＢＧＢ３は、第２の右側バリアゲート電極ＢＧＢ２に対し、第１の方向に離間して設けられる。
右側バリアゲート電極ＢＧＢは、流体層１６の第２の領域１６ｂに対向して設けられる。右側バリアゲート電極ＢＧＢは、例えば、図５５に示す右側下部ストレージゲート電極ＢＳＧＢと同様、くし状の導電体である。右側バリアゲート電極ＢＧＢは、荷電粒子２０をメモリセルＭＣ内に保持する機能を有する。右側バリアゲート電極ＢＧＢは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。
第１の右側バリアゲート電極ＢＧＢ１は、第４の材料で形成される。第４の材料は第４の仕事関数を有する。第２の右側バリアゲート電極ＢＧＢ２は、第５の材料で形成される。第５の材料は第５の仕事関数を有する。
第４の材料及び第５の材料は、例えば、金属、金属窒化物、金属炭化物、又は半導体である。第４材料及び第５の材料は、例えば、ｎ型の多結晶シリコンである。第４の材料及び第５の材料は、例えば、リン（Ｐ）又はヒ素（Ａｓ）をｎ型不純物として含む多結晶シリコンである。
第４の材料及び第５の材料は、例えば、同一である。第４の仕事関数及び第５の仕事関数は、例えば、同一である。
第３の右側バリアゲート電極ＢＧＢ３、第４の右側バリアゲート電極ＢＧＢ４は、例えば、第４の材料又は第５の材料で形成される。
右側バリアゲート電極ＢＧＢの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
複数の右側下部ストレージゲート電極ＢＳＧＢは、第１の方向に積層される。右側下部ストレージゲート電極ＢＳＧＢと左側下部ストレージゲート電極ＢＳＧＡとの間には、流体層１６、第１のコア絶縁体１８ａ、第２のコア絶縁体１８ｂ、及び分離絶縁層１９が設けられる。
右側下部ストレージゲート電極ＢＳＧＢと左側下部ストレージゲート電極ＢＳＧＡは、離間する。右側下部ストレージゲート電極ＢＳＧＢと左側下部ストレージゲート電極ＢＳＧＡは、電気的に分離される。
右側下部ストレージゲート電極ＢＳＧＢは、２つの右側バリアゲート電極ＢＧＢの間に設けられる。右側下部ストレージゲート電極ＢＳＧＢは、例えば、図５５に示すようなくし状の導電体である。第１の右側下部ストレージゲート電極ＢＳＧＢ１は、第１の右側バリアゲート電極ＢＧＢ１と第２の右側バリアゲート電極ＢＧＢ２との間に設けられる。
右側下部ストレージゲート電極ＢＳＧＢと右側バリアゲート電極ＢＧＢは離間する。右側下部ストレージゲート電極ＢＳＧＢと右側バリアゲート電極ＢＧＢは電気的に分離される。
右側下部ストレージゲート電極ＢＳＧＢは、流体層１６の第２の領域１６ｂに対向して設けられる。右側下部ストレージゲート電極ＢＳＧＢは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。
第１の右側下部ストレージゲート電極ＢＳＧＢ１は、第６の材料で形成される。第６の材料は第６の仕事関数を有する。
第６の材料は、第４の材料及び第５の材料と異なる。第６の材料の化学組成は、第４の材料及び第５の材料の化学組成と異なる。
第６の仕事関数は、第４の仕事関数及び第５の仕事関数と異なる。第６の仕事関数は、例えば、第４の仕事関数及び第５の仕事関数よりも大きい。
第６の仕事関数と第４の仕事関数の差は、例えば、０．５ｅＶ以上である。第６の仕事関数と第４の仕事関数の差は、例えば、０．５ｅＶ以上である。
第６の材料は、例えば、金属、金属窒化物、金属炭化物、又は半導体である。第６の材料は、例えば、ｐ型の多結晶シリコンである。第６の材料は、例えば、ボロン（Ｂ）をｐ型不純物として含む多結晶シリコンである。
第２の右側下部ストレージゲート電極ＢＳＧＢ２、第３の右側下部ストレージゲート電極ＢＳＧＢ３は、例えば、第６の材料で形成される。
右側下部ストレージゲート電極ＢＳＧＢの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
複数の右側上部ストレージゲート電極ＴＳＧＢは、第１の方向に積層される。右側上部ストレージゲート電極ＴＳＧＢと左側上部ストレージゲート電極ＴＳＧＡとの間には、流体層１６、第１のコア絶縁体１８ａ、第２のコア絶縁体１８ｂ、及び分離絶縁層１９が設けられる。
右側上部ストレージゲート電極ＴＳＧＢと左側上部ストレージゲート電極ＴＳＧＡは、離間する。右側上部ストレージゲート電極ＴＳＧＢと左側上部ストレージゲート電極ＴＳＧＡは、電気的に分離される。
第１、第２、第３の右側上部ストレージゲート電極ＴＳＧＢは、右側下部ストレージゲート電極ＢＳＧＢと右側バリアゲート電極ＢＧＢとの間に設けられる。第１の右側上部ストレージゲート電極ＴＳＧＢ１は、第２の右側バリアゲート電極ＢＧＢ２と第１の右側下部ストレージゲート電極ＢＳＧＢ１との間に設けられる。
第１、第２、第３の右側上部ストレージゲート電極ＴＳＧＢは、流体層１６の第２の領域１６ｂに対向して設けられる。右側上部ストレージゲート電極ＴＳＧＢは、例えば、図５５に示す右側下部ストレージゲート電極ＢＳＧＢと同様、くし状の導電体である。右側上部ストレージゲート電極ＴＳＧＢは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。第４の右側上部ストレージゲート電極ＴＳＧＢ４は、流体層１６の第４の領域１６ｄに対向して設けられる。
右側上部ストレージゲート電極ＴＳＧＢは、右側下部ストレージゲート電極ＢＳＧＢ及び右側バリアゲート電極ＢＧＢと、離間する。右側上部ストレージゲート電極ＴＳＧＢは、右側下部ストレージゲート電極ＢＳＧＢ及び右側バリアゲート電極ＢＧＢと、電気的に分離される。
第１の右側上部ストレージゲート電極ＴＳＧＢ１は、第８の材料で形成される。第８の材料は第８の仕事関数を有する。
第８の材料は、第４の材料及び第５の材料と異なる。第８の材料は、例えば、第６の材料と同一である。
第８の材料の化学組成は、第４の材料及び第５の材料の化学組成と異なる。第８の材料の化学組成と第６の材料の化学組成は、例えば、同一である。
第８の仕事関数は、第４の仕事関数及び第５の仕事関数と異なる。第８の仕事関数は、例えば、第４の仕事関数及び第５の仕事関数よりも大きい第８の仕事関数と第６の仕事関数は、例えば、同一である。
第８の仕事関数と第４の仕事関数の差は、例えば、０．５ｅＶ以上である。第８の仕事関数と第５の仕事関数の差は、例えば、０．５ｅＶ以上である。
第８の材料は、例えば、金属、金属窒化物、金属炭化物、又は半導体である。第８の材料は、例えば、ｐ型の多結晶シリコンである。第８材料は、例えば、ボロン（Ｂ）をｐ型不純物として含む多結晶シリコンである。
第２の右側上部ストレージゲート電極ＴＳＧＢ２、第３の右側上部ストレージゲート電極ＴＳＧＢ３、及び第４の右側上部ストレージゲート電極ＴＳＧＢ４は、例えば、第８の材料で形成される。
右側上部ストレージゲート電極ＴＳＧＢの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
左側スタンドバイ電極ＳＢＧＡは、第４の左側バリアゲート電極ＢＧＡ４に対して、第１の方向に離間して設けられる。左側スタンドバイ電極ＳＢＧＡは、第４の左側バリアゲート電極ＢＧＡ４とワード線ＷＬとの間に設けられる。
左側スタンドバイ電極ＳＢＧＡは、流体層１６の第３の領域１６ｃ及び第５の領域１６ｅに対向して設けられる。左側スタンドバイ電極ＳＢＧＡは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。
左側スタンドバイ電極ＳＢＧＡは、第１０の材料で形成される。第１０の材料は第１０の仕事関数を有する。
第１０の材料は、第１の材料及び第２の材料と異なる。第１０の材料は、例えば、第３の材料と同一である。
第１０の仕事関数は、第１の仕事関数及び第２の仕事関数と異なる。第１０の仕事関数は、例えば、第１の仕事関数及び第２の仕事関数よりも大きい第１０の仕事関数と第３の仕事関数は、例えば、同一である。
第１０の仕事関数と第１の仕事関数の差は、例えば、０．５ｅＶ以上である。第１０の仕事関数と第２の仕事関数の差は、例えば、０．５ｅＶ以上である。
第１０の材料は、例えば、金属、金属窒化物、金属炭化物、又は半導体である。第１０の材料は、例えば、ｐ型の多結晶シリコンである。第１０の材料は、例えば、ボロン（Ｂ）をｐ型不純物として含む多結晶シリコンである。
左側スタンドバイ電極ＳＢＧＡの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
右側スタンドバイ電極ＳＢＧＢは、左側スタンドバイ電極ＳＢＧＡに対して、第３の方向に離間して設けられる。右側スタンドバイ電極ＳＢＧＢは、左側スタンドバイ電極ＳＢＧＡとの間に流体層１６の第５の領域１６ｅが設けられる。右側スタンドバイ電極ＳＢＧＢと左側スタンドバイ電極ＳＢＧＡは、電気的に分離される。
右側スタンドバイ電極ＳＢＧＢは、流体層１６の第３の領域１６ｃ及び第５の領域１６ｅに対向して設けられる。右側スタンドバイ電極ＳＢＧＢは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動させる機能を有する。
右側スタンドバイ電極ＳＢＧＢは、第１１の材料で形成される。第１１の材料は第１１の仕事関数を有する。
第１１の材料は、第４の材料及び第５の材料と異なる。第１１の材料は、例えば、第６の材料と同一である。
第１１の材料の化学組成は、第４の材料及び第５の材料の化学組成と異なる。第１１の材料の化学組成と、第６の材料の化学組成は、例えば、同一である。
第１１の仕事関数は、第４の仕事関数及び第５の仕事関数と異なる。第１１の仕事関数は、例えば、第４の仕事関数及び第５の仕事関数よりも大きい第１１の仕事関数と、第６の仕事関数は、例えば、同一である。
第１１の材料は、例えば、金属、金属窒化物、金属炭化物、又は半導体である。第１１の材料は、例えば、ｐ型の多結晶シリコンである。第１１の材料は、例えば、ボロン（Ｂ）をｐ型不純物として含む多結晶シリコンである。
右側スタンドバイ電極ＳＢＧＢの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
ワード線ＷＬは、例えば、左側スタンドバイ電極ＳＢＧＡとコックゲート電極ＣＧとの間に設けられる。ワード線ＷＬは、例えば、右側スタンドバイ電極ＳＢＧＢとコックゲート電極ＣＧとの間に設けられる。ワード線ＷＬは、第２の左側バリアゲート電極ＢＧＡ２に対し、第１の方向に離間して設けられる。ワード線ＷＬは、第２の右側バリアゲート電極ＢＧＢ２に対し、第１の方向に離間して設けられる。ワード線ＷＬは、第１の方向に交差する第２の方向に延びる。第２の方向は、例えば、第１の方向に垂直である。
ワード線ＷＬは、例えば、流体層１６の第５の領域１６ｅを囲む。ワード線ＷＬは、流体層１６に電気的に接続される。ワード線ＷＬは、流体層１６に接する。
ワード線ＷＬは、例えば、線状の導電体である。ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は半導体を含む。ワード線ＷＬは、例えば、タングステン（Ｗ）を含む。
ワード線ＷＬの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
コックゲート電極ＣＧは、ワード線ＷＬとビット線ＢＬとの間に設けられる。コックゲート電極ＣＧは、例えば、板状の導電体である。コックゲート電極ＣＧは、流体層１６の第５の領域１６ｅを囲む。コックゲート電極ＣＧは、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０の移動を制御する機能を有する。
コックゲート電極ＣＧは、コックトランジスタのゲート電極として機能する。コックトランジスタは、コックゲート電極ＣＧ、コックゲート絶縁膜１４ｅ、及び流体層１６の第５の領域１６ｅで構成される。流体層１６の第５の領域１６ｅがコックトランジスタのチャネル領域となる。
コックゲート電極ＣＧは、例えば、金属、金属窒化物、金属炭化物、又は半導体を含む。コックゲート電極ＣＧは、例えば、タングステン（Ｗ）を含む。コックゲート電極ＣＧは、例えば、ｐ型の多結晶シリコンである。
コックゲート電極ＣＧの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
ビット線ＢＬは、ワード線ＷＬに対して第１の方向に離間して設けられる。ビット線ＢＬは、例えば、コックゲート電極ＣＧと第１のリザーバゲート電極ＲＧ１との間に設けられる。ビット線ＢＬは、第１の方向に及び第２の方向と交差する第３の方向に延びる。第１の方向と第３の方向、及び、第２の方向と第３の方向は、例えば、垂直である。
ビット線ＢＬは、例えば、流体層１６の第５の領域１６ｅを囲む。ビット線ＢＬは、流体層１６に電気的に接続される。ビット線ＢＬは流体層１６に接する。
ビット線ＢＬは、例えば、線状の導電体である。ビット線ＢＬは、例えば、金属、金属窒化物、金属炭化物、又は半導体を含む。ビット線ＢＬは、例えば、タングステン（Ｗ）を含む。
ビット線ＢＬの第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
第１のリザーバゲート電極ＲＧ１は、ビット線ＢＬに対し第１の方向に離間して設けられる。第１のリザーバゲート電極ＲＧ１とコックゲート電極ＣＧとの間にビット線ＢＬが設けられる。
第１のリザーバゲート電極ＲＧ１は、例えば、板状の導電体である。第１のリザーバゲート電極ＲＧ１は、流体層１６の第６の領域１６ｆを囲む。第１のリザーバゲート電極ＲＧ１は、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動及び保持する機能を有する。
第２のリザーバゲート電極ＲＧ２は、第１のリザーバゲート電極ＲＧ１に対し第１の方向に離間して設けられる。第２のリザーバゲート電極ＲＧ２とビット線ＢＬとの間に第１のリザーバゲート電極ＲＧ１が設けられる。
第２のリザーバゲート電極ＲＧ２は、例えば、板状の導電体である。第２のリザーバゲート電極ＲＧ２は、流体層１６の第６の領域１６ｆを囲む。第２のリザーバゲート電極ＲＧ２は、流体層１６の静電ポテンシャルを変化させ、荷電粒子２０を移動及び保持する機能を有する。
第１のリザーバゲート電極ＲＧ１及び第２のリザーバゲート電極ＲＧ２は、例えば、金属、金属窒化物、金属炭化物又は半導体を含む。リザーバゲート電極ＲＧは、例えば、タングステン（Ｗ）を含む。リザーバゲート電極ＲＧは、例えば、ｐ型の多結晶シリコンである。
第１のリザーバゲート電極ＲＧ１及び第２のリザーバゲート電極ＲＧ２の第１の方向の厚さは、例えば、１０ｎｍ以上５０ｎｍ以下である。
ゲート絶縁膜１４は、左側バリアゲート電極ＢＧＡと流体層１６との間に設けられる。ゲート絶縁膜１４は、右側バリアゲート電極ＢＧＢと流体層１６との間に設けられる。ゲート絶縁膜１４は、左側下部ストレージゲート電極ＢＳＧＡと流体層１６との間に設けられる。ゲート絶縁膜１４は、右側下部ストレージゲート電極ＢＳＧＢと流体層１６との間に設けられる。ゲート絶縁膜１４は、左側上部ストレージゲート電極ＴＳＧＡと流体層１６との間に設けられる。ゲート絶縁膜１４は、右側上部ストレージゲート電極ＴＳＧＢと流体層１６との間に設けられる。ゲート絶縁膜１４は、例えば、層間絶縁層１２と流体層１６との間に設けられる。
ゲート絶縁膜１４は、例えば、流体層１６に接する。
第１の左側バリアゲート絶縁膜１４ａａ１は、第１の領域１６ａと第１の左側バリアゲート電極ＢＧＡ１との間に設けられる。第２の左側バリアゲート絶縁膜１４ａａ２は、第１の領域１６ａと第２の左側バリアゲート電極ＢＧＡ２との間に設けられる。第１の左側下部ストレージゲート絶縁膜１４ｂａ１は、第１の領域１６ａと第１の左側下部ストレージゲート電極ＢＳＧＡ１との間に設けられる。第１の右側バリアゲート絶縁膜１４ａｂ１は、第２の領域１６ｂと第１の右側バリアゲート電極ＢＧＢ１との間に設けられる。第２の右側バリアゲート絶縁膜１４ａｂ２は、第２の領域１６ｂと第２の右側バリアゲート電極ＢＧＢ２との間に設けられる。第１の右側下部ストレージゲート絶縁膜１４ｂｂ１は、第２の領域１６ｂと第１の右側下部ストレージゲート電極ＢＳＧＢ１との間に設けられる。第１の左側上部ストレージゲート絶縁膜１４ｃａ１は、第１の領域１６ａと第１の左側上部ストレージゲート電極ＴＳＧＡ１との間に設けられる。第１の右側上部ストレージゲート絶縁膜１４ｃｂ１は、第２の領域１６ｂと第１の右側上部ストレージゲート電極ＴＳＧＢ１との間に設けられる。
コックゲート絶縁膜１４ｅは、第５の領域１６ｅとコックゲート電極ＣＧとの間に設けられる。左側スタンドバイゲート絶縁膜１４ｄａは、第３の領域１６ｃと左側スタンドバイ電極ＳＢＧＡとの間に設けられる。右側スタンドバイゲート絶縁膜１４ｄｂは、第３の領域１６ｃと右側スタンドバイ電極ＳＢＧＢとの間に設けられる。第１のリザーバゲート絶縁膜１４ｆ１は、第６の領域１６ｆと第１のリザーバゲート電極ＲＧ１との間に設けられる。第２のリザーバゲート絶縁膜１４ｆ２は、第６の領域１６ｆと第２のリザーバゲート電極ＲＧ２との間に設けられる。
ゲート絶縁膜１４は、例えば、酸化物、窒化物、又は酸窒化物である。ゲート絶縁膜１４は、例えば、酸化物、窒化物、及び酸窒化物から選ばれる物質の積層物である。ゲート絶縁膜１４は、例えば、酸化アルミニウム、酸化ハフニウム、又は酸化シリコンである。ゲート絶縁膜１４は、例えば、酸化アルミニウム、酸化ハフニウム、及び酸化シリコンから選ばれる物質の積層物である。
ゲート絶縁膜１４の第２の方向及び第３の方向の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。
層間絶縁層１２は、左側バリアゲート電極ＢＧＡと左側下部ストレージゲート電極ＢＳＧＡとの間に設けられる。層間絶縁層１２は、右側バリアゲート電極ＢＧＢと右側下部ストレージゲート電極ＢＳＧＢとの間に設けられる。層間絶縁層１２は、左側下部ストレージゲート電極ＢＳＧＡと左側上部ストレージゲート電極ＴＳＧＡとの間に設けられる。層間絶縁層１２は、右側下部ストレージゲート電極ＢＳＧＢと右側上部ストレージゲート電極ＴＳＧＢとの間に設けられる。層間絶縁層１２は、左側上部ストレージゲート電極ＴＳＧＡと左側バリアゲート電極ＢＧＡとの間に設けられる。層間絶縁層１２は、右側上部ストレージゲート電極ＴＳＧＢと右側バリアゲート電極ＢＧＢとの間に設けられる。層間絶縁層１２は、左側バリアゲート電極ＢＧＡと左側スタンドバイ電極ＳＢＧＡとの間に設けられる。層間絶縁層１２は、右側バリアゲート電極ＢＧＢと右側スタンドバイ電極ＳＢＧＢとの間に設けられる。
層間絶縁層１２は、左側スタンドバイ電極ＳＢＧＡ及び右側スタンドバイ電極ＳＢＧＢと、ワード線ＷＬとの間に設けられる。層間絶縁層１２は、ワード線ＷＬとコックゲート電極ＣＧとの間に設けられる。層間絶縁層１２は、コックゲート電極ＣＧとビット線ＢＬとの間に設けられる。層間絶縁層１２は、ビット線ＢＬと第１のリザーバゲート電極ＲＧ１との間に設けられる。層間絶縁層１２は、第１のリザーバゲート電極ＲＧ１と第２のリザーバゲート電極ＲＧ２との間に設けられる。
層間絶縁層１２は、流体層１６を囲む。
層間絶縁層１２は、例えば、酸化物、酸窒化物、又は窒化物である。層間絶縁層１２は、例えば、酸化シリコンである。
２つの左側バリアゲート電極ＢＧＡに挟まれた領域が、メモリセルＭＣとなる。また、２つの右側バリアゲート電極ＢＧＢに挟まれた領域が、メモリセルＭＣとなる。メモリセルＭＣは、荷電粒子２０を保持することでデータを記憶する機能を有する。
例えば、第１の左側バリアゲート電極ＢＧＡ１と第２の左側バリアゲート電極ＢＧＡ２に挟まれた領域が第１のメモリセルＭＣ１である。また、例えば、第２の左側バリアゲート電極ＢＧＡ２と第３の左側バリアゲート電極ＢＧＡ３に挟まれた領域が第２のメモリセルＭＣ２である。また、例えば、第３の左側バリアゲート電極ＢＧＡ３と第４の左側バリアゲート電極ＢＧＡ４に挟まれた領域が第３のメモリセルＭＣ３である。また、例えば、第４の右側バリアゲート電極ＢＧＢ４と第３の右側バリアゲート電極ＢＧＢ３に挟まれた領域が第４のメモリセルＭＣ４である。また、例えば、第３の右側バリアゲート電極ＢＧＢ３と第２の右側バリアゲート電極ＢＧＢ２に挟まれた領域が第５のメモリセルＭＣ５である。また、例えば、第２の右側バリアゲート電極ＢＧＢ２と第１の右側バリアゲート電極ＢＧＢ１に挟まれた領域が第６のメモリセルＭＣ６である。また、例えば、第１の右側バリアゲート電極ＢＧＢ１と第４の右側上部ストレージゲート電極ＴＳＧＢ４に挟まれた領域、及び、第１の左側バリアゲート電極と第４の左側上部ストレージゲート電極ＴＳＧＡ４に挟まれた領域が第７のメモリセルＭＣ７である。
また、第４の左側バリアゲート電極ＢＧＡ４と左側スタンドバイ電極ＳＢＧＡに挟まれた領域、及び、右側スタンドバイ電極ＳＢＧＢと第４の右側バリアゲート電極ＢＧＢ４に挟まれた領域がスタンドバイセルＳＣである。スタンドバイセルＳＣは、メモリセルＭＣのデータ読み出しの際に、メモリセルＭＣから移動された荷電粒子２０を一時的に保持する機能を有する。また、メモリセルＭＣのデータ書き込みの際に、メモリセルＭＣに移動する荷電粒子２０を一時的に保持する機能を有する。
ビット線ＢＬと第２のリザーバゲート電極ＲＧ２との間の領域がリザーバセルＲＣとなる。リザーバセルＲＣは、メモリセルＭＣのデータ読み出しの際に、読み出されたデータを一時的に記憶する機能を有する。リザーバセルＲＣに一時的に記憶されたデータを用いてメモリセルＭＣへのデータの再書き込みが行われる。
第２のリザーバゲート電極ＲＧ２の第１のリザーバゲート電極ＲＧ１と反対側の領域が、リザーバＲＳとなる。リザーバＲＳは、メモリセルＭＣに保持するための荷電粒子２０を貯めておく機能を有する。
図５４（ｂ）に示すように、第１の方向に垂直で、コックゲート電極ＣＧを含む第１の断面における流体層１６の第５の領域１６ｅの断面積を第１の断面積Ｓ１と定義する。また、図５４（ａ）に示すように、第１の方向に垂直で、左側下部ストレージゲート電極ＢＳＧＡ及び右側下部ストレージゲート電極ＢＳＧＢを含む第２の断面における流体層１６の第１の領域１６ａの断面積を第２の断面積Ｓ２と定義する。また、図５４（ｃ）に示すように、第１の方向に垂直で、第１のリザーバゲート電極ＲＧ１を含む第３の断面における流体層１６の第６の領域１６ｆの断面積を第３の断面積Ｓ３と定義する。
第１の断面積Ｓ１は、第２の断面積Ｓ２よりも小さい。また、第１の断面積Ｓ１は、第３の断面積Ｓ３よりも小さい。
また、第１の断面における流体層１６の幅（図５４（ｂ）中のｗ）は、例えば、荷電粒子２０の直径の２倍よりも小さい。
次に、第２の実施形態の不揮発性メモリの動作について説明する。最初に、不揮発性メモリのデータ保持状態について説明する。
第２の実施形態の不揮発性メモリでは、第１の実施形態の不揮発性メモリ１００と同様、流体層１６の中の静電ポテンシャルを制御することにより、荷電粒子をメモリセルＭＣに保持する。
図５２は、第１のメモリセルＭＣ１に３個、第２のメモリセルＭＣ２に１個、第３のメモリセルＭＣ３に２個、第４のメモリセルＭＣ４に３個、第５のメモリセルＭＣ５に１個、第６のメモリセルＭＣ６に２個、第７のメモリセルＭＣ７に３個の荷電粒子が保持される場合を例示している。なお、メモリセルＭＣに保持される荷電粒子の数によって、メモリセルＭＣに記憶されるデータの値が決定される。
データ保持状態では、例えば、左側バリアゲート電極ＢＧＡ、右側バリアゲート電極ＢＧＢ、左側下部ストレージゲート電極ＢＳＧＡ、右側下部ストレージゲート電極ＢＳＧＢ、左側上部ストレージゲート電極ＴＳＧＡ、及び、右側上部ストレージゲート電極ＴＳＧＢには電圧が印加されない。
左側下部ストレージゲート電極ＢＳＧＡを構成する材料と左側バリアゲート電極ＢＧＡを構成する材料とは異なる。左側下部ストレージゲート電極ＢＳＧＡを構成する材料の仕事関数は、左側バリアゲート電極ＢＧＡを構成する材料の仕事関数よりも大きい。
同様に、左側上部ストレージゲート電極ＴＳＧＡを構成する材料と左側バリアゲート電極ＢＧＡを構成する材料とは異なる。左側上部ストレージゲート電極ＴＳＧＡを構成する材料は、例えば、左側バリアゲート電極ＢＧＡを構成する材料の仕事関数よりも大きい。
左側上部ストレージゲート電極ＴＳＧＡ及び左側下部ストレージゲート電極ＢＳＧＡを構成する材料は、例えば、ｐ型多結晶シリコンである。また、左側バリアゲート電極ＢＧＡを構成する材料は、例えば、ｎ型多結晶シリコンである。ｐ型多結晶シリコンの仕事関数は、ｎ型多結晶シリコンの仕事関数よりも大きい。
このため、左側バリアゲート電極ＢＧＡに対向する流体層の静電ポテンシャルは、左側下部ストレージゲート電極ＢＳＧＡ及び左側上部ストレージゲート電極ＴＳＧＡに対向する流体層の静電ポテンシャルよりも高い。したがって、メモリセルＭＣの中の荷電粒子は、左側バリアゲート電極ＢＧＡによって形成されたポテンシャルバリアに阻まれ、隣接するメモリセルＭＣへの移動が抑制される。よって、荷電粒子はメモリセルＭＣの中に保持される。
右側下部ストレージゲート電極ＢＳＧＢを構成する材料と右側バリアゲート電極ＢＧＢを構成する材料とは異なる。右側下部ストレージゲート電極ＢＳＧＢを構成する材料の仕事関数は、右側バリアゲート電極ＢＧＢを構成する材料の仕事関数よりも大きい。
同様に、右側上部ストレージゲート電極ＴＳＧＢを構成する材料と右側バリアゲート電極ＢＧＢを構成する材料とは異なる。右側上部ストレージゲート電極ＴＳＧＢを構成する材料は、例えば、右側バリアゲート電極ＢＧＢを構成する材料の仕事関数よりも大きい。
右側上部ストレージゲート電極ＴＳＧＢ及び右側下部ストレージゲート電極ＢＳＧＢを構成する材料は、例えば、ｐ型多結晶シリコンである。また、右側バリアゲート電極ＢＧＢを構成する材料は、例えば、ｎ型多結晶シリコンである。ｐ型多結晶シリコンの仕事関数は、ｎ型多結晶シリコンの仕事関数よりも大きい。
このため、右側バリアゲート電極ＢＧＢに対向する流体層の静電ポテンシャルは、右側下部ストレージゲート電極ＢＳＧＢ及び右側上部ストレージゲート電極ＴＳＧＢに対向する流体層の静電ポテンシャルよりも高い。したがって、メモリセルＭＣの中の荷電粒子は、右側バリアゲート電極ＢＧＢによって形成されたポテンシャルバリアに阻まれ、隣接するメモリセルＭＣへの移動が抑制される。よって、荷電粒子はメモリセルＭＣの中に保持される。
次に、第２の実施形態の不揮発性メモリの読み出し動作及び書き込み動作について説明する。
第１の実施形態の不揮発性メモリ１００と同様、第２の実施形態の不揮発性メモリは、読み出し動作及び書き込み動作の際に、メモリボトルＭＢ内に接続されたメモリセルＭＣに記憶されたデータを、順次隣り合うメモリセルＭＣに転送する。不揮発性メモリは、流体層１６の中の静電ポテンシャルを制御することで、流体層１６の中の荷電粒子２０を移動させる。流体層１６の中の静電ポテンシャルの制御は、左側バリアゲート電極ＢＧＡ、右側バリアゲート電極ＢＧＢ、左側下部ストレージゲート電極ＢＳＧＡ、右側下部ストレージゲート電極ＢＳＧＢ、左側上部ストレージゲート電極ＴＳＧＡ、右側上部ストレージゲート電極ＴＳＧＢ、左側スタンドバイ電極ＳＢＧＡ、及び、右側スタンドバイ電極ＳＢＧＢに印加する電圧を変化させることにより行う。
第２の実施形態の不揮発性メモリは、読み出し動作及び書き込み動作の際に、いわゆるシフトレジスタ型の動作を行う。第２の実施形態の不揮発性メモリの読み出し動作は、第１の実施形態の不揮発性メモリ１００と異なり、メモリセルＭＣに記憶されたデータを保存する非破壊読み出しである。
図５６は、第２の実施形態の記憶装置の読み出し動作の説明図である。図５６は、第１のメモリセルＭＣ１に記憶されたデータを読み出す際のシークエンスを示す。図５６は、初期状態で、第１のメモリセルＭＣ１に３個、第２のメモリセルＭＣ２に１個、第３のメモリセルＭＣ３に２個、第４のメモリセルＭＣ４に３個、第５のメモリセルＭＣ５に１個、第６のメモリセルＭＣ６に２個、第７のメモリセルＭＣ７に３個の荷電粒子が保持される場合を例に説明する。図５６では、初期状態で、第１のメモリセルＭＣ１に保持されている３個の荷電粒子を黒丸で示す。
第１のメモリセルＭＣ１に記憶されたデータを読み出す際、第１のメモリセルＭＣ１に保持されていた荷電粒子をスタンドバイセルＳＣまで転送する。第１のメモリセルＭＣ１に保持されていた荷電粒子が、スタンドバイセルＳＣまで転送された後、スタンドバイセルＳＣに保持されている荷電粒子の数を読み取ることにより、第１のメモリセルＭＣ１のデータを読み出す。スタンドバイセルＳＣに保持されている荷電粒子の数の読み取りは、第１の実施形態の不揮発性メモリ１００と同様、ビット線ＢＬに流れる電流の変化をモニタすることにより行う。
スタンドバイセルＳＣから読み取られた荷電粒子は、リザーバセルＲＣで保持される。第１のメモリセルＭＣ１に記憶されていたデータは、リザーバセルＲＣに記憶される。
次に、リザーバセルＲＣで保持されていた荷電粒子を、スタンドバイセルＳＣに移動させる。第１のメモリセルＭＣ１に記憶されていたデータは、スタンドバイセルＳＣに記憶される。第１のメモリセルＭＣ１に記憶されていたデータは、スタンドバイセルＳＣに再書き込みされる。
その後、スタンドバイセルＳＣに保持されていた荷電粒子を、第１のメモリセルＭＣ１まで移動する。第１のメモリセルＭＣ１に記憶されるデータは、読み出し前のデータと同一になる。第１のメモリセルＭＣ１のデータの読み出しは非破壊読み出しとなる。
なお、共通のバリアゲート電極ＢＧ、共通の下部ストレージゲート電極ＢＳＧ、及び、共通の上部ストレージゲート電極ＴＳＧを用いて制御される複数のメモリボトルＭＢに記憶されたデータは、例えば、一括して読み出される。例えば、複数のメモリボトルＭＢの第３のメモリセルＭＣ３のデータの読み出し、データの転送、複数のメモリボトルＭＢの第２のメモリセルＭＣ２のデータの読み出し、データの転送、複数のメモリボトルＭＢの第１のメモリセルＭＣ１のデータの読み出し、転送、複数のメモリボトルＭＢの第７のメモリセルＭＣ７のデータの読み出し、データの転送、複数のメモリボトルＭＢの第６のメモリセルＭＣ６のデータの読み出し、データの転送、複数のメモリボトルＭＢの第５のメモリセルＭＣ５のデータの読み出し、データの転送、及び、複数のメモリボトルＭＢの第４のメモリセルＭＣ４のデータの読み出しが順次行われる。
図５７は、第２の実施形態の記憶装置の書き込み動作の説明図である。図５７は、第１のメモリセルＭＣ１にデータを書き込む際のシークエンスを示す。図５７は、第１のメモリセルＭＣ１に３個の荷電粒子を書き込む場合を例に説明する。
図５７は、初期状態で、第１のメモリセルＭＣ１に０個、第２のメモリセルＭＣ２に１個、第３のメモリセルＭＣ３に２個、第４のメモリセルＭＣ４に３個、第５のメモリセルＭＣ５に２個、第６のメモリセルＭＣ６に１個、第７のメモリセルＭＣ７に３個の荷電粒子が保持される場合を例に説明する。図５７では、第１のメモリセルＭＣ１に書き込まれる３個の荷電粒子を黒丸で示す。
第１のメモリセルＭＣ１にデータを書き込む際、第１のメモリセルＭＣ１のデータをスタンドバイセルＳＣに転送する。次に、リザーバセルＲＣに貯められた荷電粒子を、リザーバセルＲＣに移動する。その後、リザーバセルＲＣから３個の荷電粒子をスタンドバイセルＳＣに移動する。第１のメモリセルＭＣ１に書き込むデータを、スタンドバイセルＳＣに書き込む。スタンドバイセルＳＣに移動する荷電粒子の数の読み取りは、第１の実施形態の不揮発性メモリ１００と同様、ビット線ＢＬに流れる電流の変化をモニタすることにより行う。
次に、スタンドバイセルＳＣに保持された３個の荷電粒子を移動する。最終的に、第１のメモリセルＭＣ１まで３個の荷電粒子を移動する。スタンドバイセルＳＣのデータが第１のメモリセルＭＣ１に転送される。第１のメモリセルＭＣ１へのデータ書き込みが完了する。
なお、共通のバリアゲート電極ＢＧ、共通の下部ストレージゲート電極ＢＳＧ、及び、共通の上部ストレージゲート電極ＴＳＧを用いて制御される複数のメモリボトルＭＢへのデータ書き込みは、例えば、一括して行われる。例えば、複数のメモリボトルＭＢの第３のメモリセルＭＣ３のデータの書き込み、データの転送、複数のメモリボトルＭＢの第２のメモリセルＭＣ２のデータの書き込み、データの転送、複数のメモリボトルＭＢの第１のメモリセルＭＣ１のデータの書き込み、転送、複数のメモリボトルＭＢの第７のメモリセルＭＣ７のデータの書き込み、データの転送、複数のメモリボトルＭＢの第６のメモリセルＭＣ６のデータの書き込み、データの転送、複数のメモリボトルＭＢの第５のメモリセルＭＣ５のデータの書き込み、データの転送、及び、複数のメモリボトルＭＢの第４のメモリセルＭＣ４のデータの書き込みが順次行われる。
（変形例）
図５８は、第２の実施形態の記憶装置の変形例の模式断面図である。図５８は、図５２に相当する断面図である。変形例の不揮発性メモリは、ワード線ＷＬが左側スタンドバイ電極ＳＢＧＡと右側スタンドバイ電極ＳＢＧＢとの間に設けられる点で、第２の実施形態の不揮発性メモリと異なる。
変形例の不揮発性メモリによれば、読み出し動作の際に、スタンドバイセルＳＣに保持された荷電粒子の、流体層１６の第５の領域１６ｅへの移動が容易となる。
以上、第２の実施形態及び変形例によれば、メモリセルに記憶されるデータの多値化が可能となる記憶装置が実現できる。
第１及び第２の実施形態では、荷電粒子２０が正電荷を帯びる場合を例に説明したが、荷電粒子２０は負電荷を帯びていても構わない。荷電粒子２０が負電荷を帯びる場合、例えば、第１の実施形態と同様の不揮発性メモリにおいて、下部ストレージゲート電極ＢＳＧ及び上部ストレージゲート電極ＴＳＧを構成する材料の仕事関数は、バリアゲート電極ＢＧを構成する材料の仕事関数よりも小さい。
例えば、第１の実施形態と同様の不揮発性メモリにおいて、荷電粒子２０が負電荷を帯びる場合、第３の仕事関数は、第１の仕事関数及び第２の仕事関数よりも小さい。また、第４の仕事関数は、第１の仕事関数及び第２の仕事関数よりも小さい。また、第６の仕事関数は、第１の仕事関数及び第２の仕事関数よりも小さい。また、第９の仕事関数は、第８の仕事関数よりも小さい。また、第１０の仕事関数は、第１の仕事関数及び第２の仕事関数よりも小さい。
第１及び第２の実施形態では、バリアゲート電極の間のストレージゲート電極が２つの場合を例に説明したが、バリアゲート電極の間のストレージゲート電極は、１つであっても３つ以上であっても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４ａ１ 第１のバリアゲート絶縁膜（第１の絶縁膜）
１４ａ２ 第２のバリアゲート絶縁膜（第２の絶縁膜）
１４ａ３ 第３のバリアゲート絶縁膜（第８の絶縁膜）
１４ａａ１ 第１の左側バリアゲート絶縁膜（第１の絶縁膜）
１４ａａ２ 第２の左側バリアゲート絶縁膜（第２の絶縁膜）
１４ｂ１ 第１の下部ストレージゲート絶縁膜（第３の絶縁膜）
１４ｂ２ 第２の下部ストレージゲート絶縁膜（第９の絶縁膜）
１４ｂａ１ 第１の左側下部ストレージゲート絶縁膜（第３の絶縁膜）
１４ａｂ１ 第１の右側バリアゲート絶縁膜（第４の絶縁膜）
１４ａｂ２ 第２の右側バリアゲート絶縁膜（第５の絶縁膜）
１４ｂｂ１ 第１の右側下部ストレージゲート絶縁膜（第６の絶縁膜）
１４ｃ１ 第１の上部ストレージゲート絶縁膜（第４の絶縁膜）
１４ｃａ１ 第１の左側上部ストレージゲート絶縁膜（第７の絶縁膜）
１４ｃｂ１ 第１の右側上部ストレージゲート絶縁膜（第８の絶縁膜）
１４ｄ１ 第１のスタンドバイゲート絶縁膜（第６の絶縁膜）
１４ｄａ 左側スタンドバイゲート絶縁膜（第１０の絶縁膜）
１４ｄｂ 右側スタンドバイゲート絶縁膜（第１１の絶縁膜）
１４ｅ コックゲート絶縁膜（第５の絶縁膜、第９の絶縁膜）
１４ｆ リザーバゲート絶縁膜（第７の絶縁膜）
１４ｆ１ 第１のリザーバゲート絶縁膜（第１３の絶縁膜）
１４ｆ２ 第２のリザーバゲート絶縁膜（第１２の絶縁膜）
１６ 流体層
１６ａ 第１の領域
１６ｂ 第２の領域
１６ｃ 第３の領域
１６ｄ 第４の領域
１６ｅ 第５の領域
１６ｆ 第６の領域
１８ コア絶縁体（絶縁体）
１８ａ 第１のコア絶縁体（絶縁体）
１８ｂ 第２のコア絶縁体（絶縁体）
２０ 荷電粒子（粒子）
ＢＧ１ 第１のバリアゲート電極（第１の制御電極）
ＢＧ２ 第２のバリアゲート電極（第２の制御電極）
ＢＧ３ 第３のバリアゲート電極（第８の制御電極）
ＢＧＡ１ 第１の左側バリアゲート電極（第１の制御電極）
ＢＧＡ２ 第２の左側バリアゲート電極（第２の制御電極）
ＢＧＢ１ 第１の右側バリアゲート電極（第４の制御電極）
ＢＧＢ２ 第２の右側バリアゲート電極（第５の制御電極）
ＢＳＧ１ 第１の下部ストレージゲート電極（第３の制御電極）
ＢＳＧ２ 第２の下部ストレージゲート電極（第９の制御電極）
ＢＳＧＡ１ 第１の左側下部ストレージゲート電極（第３の制御電極）
ＢＳＧＢ１ 第１の右側下部ストレージゲート電極（第６の制御電極）
ＣＧ コックゲート電極（第５の制御電極、第９の制御電極）
ＲＧ リザーバゲート電極（第７の制御電極）
ＲＧ１ 第１のリザーバゲート電極（第１３の制御電極）
ＲＧ２ 第２のリザーバゲート電極（第１２の制御電極）
ＳＢＧ１ 第１のスタンドバイ電極（第６の制御電極）
ＳＢＧＡ 左側スタンドバイ電極（第１０の制御電極）
ＳＢＧＢ 右側スタンドバイ電極（第１１の制御電極）
ＴＳＧ１ 第１の上部ストレージゲート電極（第４の制御電極）
ＴＳＧＡ１ 第１の左側上部ストレージゲート電極（第７の制御電極）
ＴＳＧＡ４ 第４の左側上部ストレージゲート電極（第１４の制御電極）
ＴＳＧＢ１ 第１の右側上部ストレージゲート電極（第８の制御電極）
ＴＳＧＢ４ 第４の右側上部ストレージゲート電極（第１５の制御電極）
ＢＬ ビット線（第２の導電層）
ＷＬ ワード線（第１の導電層）
Ｓ１ 第１の断面積
Ｓ２ 第２の断面積
Ｓ３ 第３の断面積
１００ 不揮発性メモリ（記憶装置）

Claims (20)

  1. 第１の方向に延びる流体層と、
    前記流体層の中の粒子と、
    第１の材料の第１の制御電極と、
    前記流体層と前記第１の制御電極との間に設けられた第１の絶縁膜と、
    前記第１の制御電極に対し前記第１の方向に離間して設けられた第２の材料の第２の制御電極と、
    前記流体層と前記第２の制御電極との間に設けられた第２の絶縁膜と、
    前記第１の制御電極と前記第２の制御電極との間に設けられ、前記第１の材料及び前記第２の材料と異なる第３の材料の第３の制御電極と、
    前記流体層と前記第３の制御電極との間に設けられた第３の絶縁膜と、
    を備える記憶装置。
  2. 前記第１の材料と前記第２の材料は同一である請求項１記載の記憶装置。
  3. 前記第３の材料の第３の仕事関数は、前記第１の材料の第１の仕事関数及び前記第２の材料の第２の仕事関数と異なる請求項１又は請求項２記載の記憶装置。
  4. 前記第３の仕事関数は、前記第１の仕事関数及び前記第２の仕事関数より小さい請求項３記載の記憶装置。
  5. 前記第３の仕事関数は、前記第１の仕事関数及び前記第２の仕事関数より大きい請求項３記載の記憶装置。
  6. 前記第１の制御電極と前記第３の制御電極は電気的に分離され、前記第２の制御電極と前記第３の制御電極は電気的に分離された請求項１ないし請求項５いずれか一項記載の記憶装置。
  7. 前記第２の制御電極と前記第３の制御電極との間に設けられ、前記第１の材料及び前記第２の材料と異なる第４の材料の第４の制御電極と、
    前記流体層と前記第４の制御電極との間に設けられた第４の絶縁膜と、
    を更に備える請求項１ないし請求項６いずれか一項記載の記憶装置。
  8. 前記第１の方向と交差する第２の方向に延び前記流体層に電気的に接続された第１の導電層であって、当該第１の導電層と前記第３の制御電極との間に前記第２の制御電極が設けられた第１の導電層と、
    前記第１及び第２の方向と交差する第３の方向に延び前記流体層に電気的に接続された第２の導電層であって、当該第２の導電層と前記第２の制御電極との間に前記第１の導電層が設けられた第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に設けられた第５の制御電極と、
    前記流体層と前記第５の制御電極との間に設けられた第５の絶縁膜と、
    を更に備える請求項１ないし請求項７いずれか一項記載の記憶装置。
  9. 前記第２の制御電極と前記第１の導電層との間に設けられ、前記第２の材料と異なる第６の材料の第６の制御電極と、
    前記流体層と前記第６の制御電極との間に設けられた第６の絶縁膜と、
    第７の制御電極であって、当該第７の制御電極と前記第５の制御電極との間に前記第２の導電層が設けられた第７の制御電極と、
    前記流体層と前記第７の制御電極との間に設けられた第７の絶縁膜と、
    を更に備える請求項８記載の記憶装置。
  10. 前記第１の方向に垂直で前記第５の制御電極を含む第１の断面における前記流体層の第１の断面積は、前記第１の方向に垂直で前記第３の制御電極を含む第２の断面における前記流体層の第２の断面積よりも小さく、
    前記第１の断面積は、前記第１の方向に垂直で前記第７の制御電極を含む第３の断面における前記流体層の第３の断面積よりも小さい、請求項９記載の記憶装置。
  11. 前記第２の制御電極と前記第６の制御電極との間に設けられた第８の材料の第８の制御電極と、
    前記流体層と前記第８の制御電極との間に設けられた第８の絶縁膜と、
    前記第２の制御電極と前記第８の制御電極との間に設けられ、前記第８の材料と異なる第９の材料の第９の制御電極と、
    前記流体層と前記第９の制御電極との間に設けられた第９の絶縁膜と、
    を更に備える請求項９又は請求項１０記載の記憶装置。
  12. 前記第１の方向に延び、前記流体層に囲まれた絶縁体を、更に備える請求項１ないし請求項１１いずれか一項記載の記憶装置。
  13. 第１の方向に延びる絶縁体と、
    前記第１の方向に延びる第１の領域と、前記第１の方向に延びる第２の領域であって当該第２の領域と前記第１の領域との間に前記絶縁体が設けられた第２の領域と、前記第１の領域と前記第２の領域とを接続する第３の領域と、前記第１の領域と前記第２の領域とを接続する第４の領域であって当該第４の領域と前記第３の領域との間に前記絶縁体が設けられた第４の領域と、を有する流体層と、
    前記流体層の中の粒子と、
    第１の材料の第１の制御電極と、
    前記第１の領域と前記第１の制御電極との間に設けられた第１の絶縁膜と、
    前記第１の制御電極に対し前記第１の方向に離間して設けられた第２の材料の第２の制御電極と、
    前記第１の領域と前記第２の制御電極との間に設けられた第２の絶縁膜と、
    前記第１の制御電極と前記第２の制御電極との間に設けられた第３の材料の第３の制御電極と、
    前記第１の領域と前記第３の制御電極との間に設けられた第３の絶縁膜と、
    第４の材料の第４の制御電極と、
    前記第２の領域と前記第４の制御電極との間に設けられた第４の絶縁膜と、
    前記第４の制御電極に対し前記第１の方向に離間して設けられた第５の材料の第５の制御電極と、
    前記第２の領域と前記第５の制御電極との間に設けられた第５の絶縁膜と、
    前記第４の制御電極と前記第５の制御電極との間に設けられた第６の材料の第６の制御電極と、
    前記第２の領域と前記第６の制御電極との間に設けられた第６の絶縁膜と、
    を備える記憶装置。
  14. 前記第３の材料は、前記第１の材料及び前記第２の材料と異なり、
    前記第６の材料は、前記第４の材料及び前記第５の材料と異なる、請求項１３記載の記憶装置。
  15. 前記第１の材料及び前記第２の材料は同一であり、前記第４の材料及び前記第５の材料は同一である請求項１３又は請求項１４記載の記憶装置。
  16. 前記第３の材料の第３の仕事関数は、前記第１の材料の第１の仕事関数及び前記第２の材料の第２の仕事関数と異なり、
    前記第６の材料の第６の仕事関数は、前記第４の材料の第４の仕事関数及び前記第５の材料の第５の仕事関数と異なる請求項１３ないし請求項１５いずれか一項記載の記憶装置。
  17. 前記第１の制御電極と前記第３の制御電極は電気的に分離され、前記第２の制御電極と前記第３の制御電極は電気的に分離され、前記第４の制御電極と前記第６の制御電極は電気的に分離され、前記第５の制御電極と前記第６の制御電極は電気的に分離された請求項１３ないし請求項１６いずれか一項記載の記憶装置。
  18. 前記第２の制御電極と前記第３の制御電極との間に設けられ、前記第１の材料及び前記第２の材料と異なる第７の材料の第７の制御電極と、
    前記第１の領域と前記第７の制御電極との間に設けられた第７の絶縁膜と、
    前記第５の制御電極と前記第６の制御電極との間に設けられ、前記第５の材料及び前記第６の材料と異なる第８の材料の第８の制御電極と、
    前記第２の領域と前記第８の制御電極との間に設けられた第８の絶縁膜と、
    を更に備える請求項１３ないし請求項１５いずれか一項記載の記憶装置。
  19. 前記流体層は前記第３の領域に接続された第５の領域を更に有し、当該第５の領域と前記絶縁体との間に前記第３の領域が設けられ、
    前記第１の方向と交差する第２の方向に延び前記第５の領域に電気的に接続された第１の導電層であって、当該第１の導電層と前記第３の制御電極との間に前記第２の制御電極が設けられた第１の導電層と、
    前記第１及び第２の方向と交差する第３の方向に延び前記第５の領域に電気的に接続された第２の導電層であって、当該第２の導電層と前記第２の制御電極との間に前記第１の導電層が設けられた第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に設けられた第９の制御電極と、
    前記第５の領域と前記第９の制御電極との間に設けられた第９の絶縁膜と、
    を更に備える請求項１８記載の記憶装置。
  20. 前記流体層は前記第５の領域に接続された第６の領域を更に有し、当該第６の領域と前記第３の領域との間に前記第５の領域が設けられ、
    前記第２の制御電極と前記第１の導電層との間に設けられた第１０の制御電極と、
    前記第３の領域と前記第１０の制御電極との間に設けられた第１０の絶縁膜と、
    前記第４の制御電極と前記第１の導電層との間に設けられた第１１の制御電極であって、当該第１１の制御電極と前記第１０の制御電極との間に前記第５の領域が設けられた第１１の制御電極と、
    前記第３の領域と前記第１１の制御電極との間に設けられた第１１の絶縁膜と、
    第１２の制御電極であって、当該第１２の制御電極と前記第９の制御電極との間に前記第２の導電層が設けられた第１２の制御電極と、
    前記第６の領域と前記第１２の制御電極との間に設けられた第１２の絶縁膜と、
    前記第２の導電層と前記第１２の制御電極との間に設けられた第１３の制御電極と、
    前記第６の領域と前記第１３の制御電極との間に設けられた第１３の絶縁膜と、
    第１４の制御電極と、
    前記第４の領域と前記第１４の制御電極との間に設けられた第１４の絶縁膜と、
    前記第１４の制御電極と離間した第１５の制御電極と、
    前記第４の領域と前記第１５の制御電極との間に設けられた第１５の絶縁膜と、を更に備える請求項１９記載の記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4822369B1 (ja) 1969-01-31 1973-07-05
US4481538A (en) 1982-09-30 1984-11-06 Rca Corporation Overcoming flicker in field-interlaced CCD imagers with three-phase clocking of the image register
US6834005B1 (en) 2003-06-10 2004-12-21 International Business Machines Corporation Shiftable magnetic shift register and method of using the same
US6898132B2 (en) 2003-06-10 2005-05-24 International Business Machines Corporation System and method for writing to a magnetic shift register
US9823218B2 (en) * 2012-10-16 2017-11-21 Koninklijke Philips N.V. Integrated circuit with nanowire ChemFET-sensors, sensing apparatus, measuring method and manufacturing method
KR101444260B1 (ko) * 2012-12-05 2014-09-26 포항공과대학교 산학협력단 3차원 적층 구조의 나노선을 갖춘 나노선 전계효과 센서 및 그 제조방법
US20150014752A1 (en) 2013-07-12 2015-01-15 International Business Machines Corporation Thin body fet nanopore sensor for sensing and screening biomolecules
US9443865B2 (en) * 2014-12-18 2016-09-13 Sandisk Technologies Llc Fabricating 3D NAND memory having monolithic crystalline silicon vertical NAND channel
KR102447489B1 (ko) * 2015-09-02 2022-09-27 삼성전자주식회사 반도체 메모리 소자
ES2876039T3 (es) * 2015-11-10 2021-11-11 Illumina Inc Generación inercial de gotitas y encapsulación de partículas
JP2017143175A (ja) 2016-02-10 2017-08-17 株式会社東芝 磁気記憶装置
WO2017223515A1 (en) 2016-06-23 2017-12-28 F. Hoffman-La Roche Ag Formation and calibration of nanopore sequencing cells
KR20180090932A (ko) * 2017-02-03 2018-08-14 삼성전자주식회사 3차원 반도체 메모리 소자
JP2018160593A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
JP7254366B2 (ja) 2017-09-29 2023-04-10 パロゲン，インコーポレイテッド ナノポア装置およびその製造方法
KR102521282B1 (ko) * 2017-10-12 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
WO2019133998A1 (en) 2017-12-31 2019-07-04 Biothlon, Inc. Nanopore device and methods of electrical array addressing and sensing
KR102592882B1 (ko) * 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20210064870A (ko) * 2019-11-26 2021-06-03 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2022015499A (ja) * 2020-07-09 2022-01-21 キオクシア株式会社 記憶装置
EP4020481A1 (en) * 2020-12-23 2022-06-29 Imec VZW Memory device

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