KR20170086347A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 상부면에 적어도 하나의 그루브를 포함하는 소스막; 상기 소스막 상에 형성된 적층물; 상기 적층물을 관통하고 상기 소스막과 접하는 채널막; 상기 적층물을 관통하고, 상기 소스막의 상기 그루브를 노출시키는 슬릿; 및 상기 슬릿 및 상기 그루브 내에 형성고, 상기 소스막과 접하는 소스 픽업 라인을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
종래의 3차원 비휘발성 메모리 장치는 도전막들과 절연막들을 교대로 적층하여 적층물을 형성하고, 적층물을 관통하는 채널막을 형성함으로써, 복수의 메모리 셀들을 동시에 형성한다. 특히, 메모리 장치의 집적도를 향상시키기 위해 스트링을 U형태로 배열한다.
그러나, 적층물의 높이가 증가될수록 식각 공정의 난이도가 높아진다. 또한, 스트링을 U형태로 배열하는 경우, 채널의 길이가 증가되기 때문에 셀 전류가 감소될 수 있다. 또한, 프로그램 또는 소거 동작시, 충분한 전류가 흐르지 못해 동작 특성이 저하된다.
본 발명의 실시예는 제조가 용이하고 특성이 개선된 3차원 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 상부면에 적어도 하나의 그루브를 포함하는 소스막; 상기 소스막 상에 형성된 적층물; 상기 적층물을 관통하고 상기 소스막과 접하는 채널막; 상기 적층물을 관통하고, 상기 소스막의 상기 그루브를 노출시키는 슬릿; 및 상기 슬릿 및 상기 그루브 내에 형성고, 상기 소스막과 접하는 소스 픽업 라인을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 상부면에 적어도 하나의 그루브를 포함하는 소스막; 상기 소스막 상에 형성된 적층물; 상기 적층물을 관통하고 상기 소스막과 접하는 채널막; 상기 적층물을 관통하고, 상기 소스막의 상기 그루브를 노출시키는 슬릿; 및 상기 소스막과 접하고, 상기 슬릿 및 상기 그루브 내에 형성된 슬릿 절연막을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 희생막을 형성하는 단계; 상기 희생막 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 및 제2 물질막들을 관통하는 반도체막을 형성하는 단계; 상기 제1 및 제2 물질막들을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 희생막을 제거하여 제1 개구부를 형성하는 단계; 상기 제1 개구부 내에, 상기 반도체막과 접하고 상기 슬릿의 하부에 위치된 그루브를 포함하는 제1 도전막을 형성하는 단계; 및 상기 슬릿 및 상기 그루브 내에 제2 도전막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 희생막을 형성하는 단계; 상기 희생막 상에 제1 물질막을 형성하는 단계; 상기 제1 물질막 상에, 제2 물질막들 및 제3 물질막들을 교대로 형성하는 단계; 상기 제1 내지 제3 물질막들을 관통하는 반도체막을 형성하는 단계; 상기 제1 내지 제3 물질막들을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 제1 물질막을 일부 제거하여 제1 개구부를 형성하는 단계; 상기 제1 개구부를 통해 노출된 상기 희생막을 산화시켜 보호막을 형성하는 단계; 상기 슬릿을 통해 상기 제3 물질막들을 제거하여 제2 개구부들을 형성하는 단계; 및 상기 제2 개구부들 내에 제1 도전막들을 형성하는 단계를 포함한다.
제조 공정의 난이도를 낮추고, 반도체 장치의 특성을 개선할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셀 어레이가 위치된 셀 영역(C) 및 셀 어레이를 구동하기 위한 구동 회로가 위치된 주변 영역(P)을 포함한다. 여기서, 셀 영역(C)과 주변 영역(P)은 하나의 기판(1) 상에 동일한 레벨로 위치되거나, 상이한 레벨로 위치될 수 있다. 본 도면에서는 셀 영역(C)과 주변 영역(P)이 동일한 레벨에 위치된 경우에 대해 도시하였으나, 셀 영역(C)의 하부 또는 상부에 주변 영역(P)이 위치되는 것도 가능하다.
먼저, 셀 영역(C)을 살펴보면, 제1 소스막(3)이 기판(1)의 셀 영역(C)에 위치된다. 제1 소스막(3)은 도전막을 포함할 수 있고, 주변 영역(P)에 위치된 트랜지스터의 게이트 전극(3')과 동일한 물질일 수 있다. 또한, 기판(1)과 제1 소스막(3)을 절연시키기 위해, 기판(1)과 제1 소스막(3)의 사이에 제1 절연막(2)이 개재될 수 있다. 여기서, 제1 절연막(2)은 주변 영역(P)까지 연장되어 트랜지스터의 게이트 절연막(2')과 연결될 수 있다. 즉, 제1 절연막(2)과 게이트 절연막(2')은 하나의 막일 수 있다. 여기서, 제1 소스막(3) 및 게이트 전극(3')은 도포드 폴리실리콘막이고, 제1 절연막(2) 및 게이트 절연막(2')은 산화막일 수 있다.
제1 소스막(3)은 제2 절연막(4)에 의해 복수의 패턴들로 분리될 수 있으며, 제2 절연막(4)은 게이트 전극(3')의 측벽에 형성된 스페이서(4')와 동일한 물질일 수 있다.
제2 소스막(13)은 제1 소스막(3)의 상부에 위치되고, 제1 소스막(3)의 상부면과 직접 접한다. 제2 소스막(13)은 상부면에 적어도 하나의 그루브(G)를 포함한다. 그루브(G)의 표면에는 산화막(14)이 형성될 수 있으며, 그루브(G) 내에 도전 패턴(15)이 채워질 수 있다. 여기서, 도전 패턴(15)은 도전막(16)과 동일한 물질일 수 있다. 또한, 제2 소스막(13)은 제3 절연막(11)에 의해 복수의 패턴들로 분리될 수 있으며, 제3 절연막(11)은 주변 영역(P)에 형성된 제2 층간 절연막(11')과 동일한 물질일 수 있다.
제1 소스막(3)과 제2 소스막(13)은 전기적으로 연결되며, 실리콘을 포함한다. 예를 들어, 제1 소스막(3)은 증착 방식으로 형성된 폴리실리콘막이고, 제2 소스막(13)은 선택적 성장(selective growth) 방식으로 형성된 폴리실리콘막일 수 있다.
적층물(ST)은 제2 소스막(13)의 상부에 위치되고, 교대로 적층된 도전막들(16) 및 절연막들(17)을 포함한다. 여기서, 도전막들(16)은 텅스텐 등의 금속을 포함하고, 절연막들(17) 산화물, 질화물 등을 포함할 수 있다. 또한, 최상부 적어도 하나의 도전막(16)은 상부 선택 라인이고, 최하부 적어도 하나의 도전막(16)은 하부 선택 라인이고, 나머지 도전막들(16)은 워드라인일 수 있다.
복수의 채널막들(19)은 적층물(ST)을 관통하고, 제2 소스막(13)과 접한다. 여기서, 복수의 채널막들(19)은 제2 소스막(13)을 완전히 관통하여 제1 소스막(3)까지 확장될 수 있으며, 제1 소스막(3)과 접할 수 있다.
채널막들(19)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있고, 오픈된 중심 영역에 채워진 갭필 절연막(20)을 포함할 수 있다. 또한, 메모리막들(18)이 채널막들(19)의 측벽을 각각 감싼다. 여기서, 메모리막(18)은 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있고, 데이터 저장막은 실리콘, 질화물, 전하 트랩 물질, 상변화 물질, 강유전성 물질, 나노 닷 등을 포함할 수 있다.
제1 슬릿(SL1)은 적층물(ST)을 일부 관통하는 깊이로 형성되며, 예를 들어, 상부 선택 라인용 도전막들(16)을 관통하는 깊이로 형성될 수 있다. 제1 슬릿(SL1) 내에는 슬릿 절연막(23)이 위치되며, 슬릿 절연막(23)에 의해 동일한 레벨의 상부 선택 라인용 도전막들(16)이 상호 절연된다.
제2 슬릿(SL2)은 적층물(ST)을 관통하여 제2 소스막(13)의 그루브(G)를 노출시키는 깊이를 갖는다. 소스 픽업 라인(22)은 제2 슬릿(SL2) 및 그루브(G) 내에 위치되고, 제2 소스막(13)과 접한다. 또한, 소스 픽업 라인(22)과 도전막들(16)을 절연시키도록, 절연성 스페이서(21)가 소스 픽업 라인(22)의 측벽을 감싼다.
기판(1)의 주변 영역(P)에는 트랜지스터 및 레지스터 등을 포함하는 구동 회로가 위치된다. 트랜지스터의 게이트 전극(3') 및 스페이서(4') 상에는 제1 식각 정지막(5, 6), 제1 층간절연막(7) 및 제2 식각 정지막(8)이 위치될 수 있다. 여기서, 제1 식각 정지막(5, 6)은 산화막(5) 및 질화막(6)의 적층막일 수 있고, 제2 식각 정지막(8)은 질화물을 포함할 수 있다. 또한, 제2 식각 정지막(8) 상에 제2 층간절연막(11') 및 제3 층간절연막(12)이 적층되고, 제2 층간절연막(11) 내에 레지스터(9) 및 하드마스크(10)가 위치될 수 있다.
도 1b를 참조하면, 제2 슬릿(SL2) 및 그루브(G) 내에 소스 픽업 라인(22)이 위치된다. 소스 픽업 라인(22)은 그루브(G) 내에 위치된 제1 영역 및 제2 슬릿(SL2) 내에 위치된 제2 영역을 포함하고, 제2 영역이 제1 영역에 비해 좁은 폭을 갖는다. 여기서, 소스 픽업 라인(22)은 제2 소스막(13)과 직접 접하므로, 제1 소스막(3), 제2 소스막(13) 및 소스 픽업 라인(22)이 전기적으로 연결된다.
셀 영역(C)의 제3 절연막(11) 상에 하드마스크(10)가 잔류하고, 하드마스크(10) 주변에 보이드(V)가 존재할 수 있다. 또한, 도전막들(16)과 메모리막들(18)의 사이에 추가로 메모리막(25)이 형성될 수 있다. 추가로 형성된 메모리막(25)은 전하차단막일 수 있다.
그 외의 구조는 앞서 도 1a를 참조하여 설명한 바와 동일하다.
도 1c를 참조하면, 제1 슬릿(SL1) 내에 제1 슬릿 절연막(23)을 형성하고, 제2 슬릿(SL2) 및 그루브(G) 내에 제2 슬릿 절연막(24)을 형성한다. 여기서, 제2 슬릿 절연막(24)은 제2 소스막(13)과 접한다.
제1 소스막(3)은 폴리실리콘막(3A), 금속막(3B) 및 폴리실리콘막(3C)을 포함하고, 금속막(3B)은 텅스텐을 포함할 수 있다. 또한, 게이트 전극(3')은 폴리실리콘막(3A'), 금속막(3B') 및 폴리실리콘막(3C')을 포함하고, 금속막(3B)은 텅스텐을 포함할 수 있다. 따라서, 금속을 포함하는 소스 픽업 라인을 별도로 형성하지 않더라도, 제1 소스막(3)에 포함된 금속막(3B)에 의해 소스 저항을 감소시킬 수 있다. 본 도면에는 도시되지 않았으나, 소스 픽업용 콘택 플러그(미도시됨)가 금속막(3B)과 연결될 수 있다. 또한, 금속막(3B')에 의해 게이트 전극(3')의 저항을 감소시킬 수 있다. 그 외의 구조는 앞서 도 1a 또는 도 1b를 참조하여 설명한 바와 동일하다.
도 1d는 도 1a의 제2 소스막(13)을 확대 도시한 것으로, 제2 소스막(13)이 상부면의 요철을 포함하는 실시예를 나타낸다. 이러한 경우, 제2 소스막(13)과 적층물(ST)의 사이에 적어도 하나의 보이드(V)가 존재할 수 있다. 여기서, 보이드(V)는 물질막이 채워지지 않은 빈 공간을 의미한다. 이 밖에도, 앞서 설명한 도 1b 및 도 1c의 단면도에서도, 본 도면과 마찬가지로 제2 소스막(13)이 상부면에 요철을 포함하고, 제2 소스막(13)과 적층물(ST)의 사이에 적어도 하나의 보이드(V)가 존재할 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 셀 영역(C) 및 주변 영역(P)을 포함하는 기판(31) 상에 제1 절연막(32) 및 제1 도전막을 형성한다. 이어서, 제1 도전막을 패터닝하여, 셀 영역(C)의 제1 소스막(33A) 및 주변 영역(P)의 게이트 전극(33B)을 형성한다. 이어서, 제1 소스막(33A) 및 게이트 전극(33B)이 형성된 결과물의 전면을 따라 절연 물질을 형성한 후 이를 전면 식각한다. 이를 통해, 셀 영역(C)의 제1 소스막(33A)을 복수의 패턴들로 분리시키는 제2 절연막(34A) 및 게이트 전극(33B)의 측벽 스페이서(34B)를 형성할 수 있다.
이어서, 결과물의 전면을 따라, 제1 식각 정지막(35, 36) 및 제1 층간 절연막(37)을 형성한다. 여기서, 제1 식각 정지막(35, 36)은 산화막(35) 및 질화막(36)의 적층막일 수 있고, 제1 층간절연막(37)은 HDP(High Density Plasma) 산화막일 수 있다. 이어서, 제1 식각 정지막(35, 36)이 노출될 때까지, 제1 층간절연막(37)을 평탄화시키는 평탄화 공정을 실시한다. 예를 들어, 제1 식각 정지막(35, 36)이 노출될 때까지 CMP(Chemical Mechanical Process)를 실시한 후, 노출된 질화막(36)을 에치백한다. 이를 통해, 제1 소스막(33A) 상에 산화막(35)이 노출되고, 게이트 전극(33B) 상에 산화막(35)이 노출된다.
도 2b를 참조하면, 결과물 상에 제2 식각 정지막(38), 제2 도전막 및 하드마스크층을 형성한다. 여기서, 제2 도전막은 폴리실리콘막일 수 있고, 하드마스크층은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성된 질화막일 수 있다.
이어서, 하드마스크층 및 제2 도전막을 패터닝하여, 셀 영역(C)의 제2 소스용 희생막(39A) 및 주변 영역(P)의 레지스터(39B)를 형성한다. 여기서, 레지스터(39B)는 트랜지스터와 비중첩되도록 위치될 수 있다. 또한, 제2 소스용 희생막(39A)의 상부 및 레지스터(39B)의 상부에 하드마스크 패턴(40)이 잔류될 수 있다.
이어서, 결과물의 전체 구조 상에 절연 물질을 형성한 후, 하드마스크 패턴(40)이 노출될 때까지 평탄화하여, 제2 층간절연막(41)을 형성한다.
도 2c를 참조하면, 제2 층간절연막(41)이 형성된 결과물 상에, 적층물(ST)을 형성한다. 여기서, 적층물(ST)은 교대로 적층된 제1 물질막들(42) 및 제2 물질막들(43)을 포함한다. 제1 물질막들(42)은 제2 물질막들(43)에 대해 식각 선택비가 큰 물질을 포함한다. 예를 들어, 제1 물질막들(42)은 질화물 등을 포함하는 희생막이고 제2 물질막들(43)은 산화물 등을 포함하는 절연막일 수 있다. 제1 물질막들(42)은 폴리실리콘 등을 포함하는 도전막이고 제2 물질막들(43)은 산화물 등을 포함하는 절연막일 수 있다. 제1 물질막들(42)은 도펀트를 포함한 도전막이고 제2 물질막들(43)을 도펀트를 포함하지 않은 희생막일 수 있다. 제1 물질막들(42)은 질화물 등의 제1 희생막이고 제2 물질막들(43)은 산화물 등의 제2 희생막일 수 있다.
참고로, 적층물(ST)은 셀 영역(C) 및 주변 영역(P)에 둘다 형성되거나, 셀 영역(C)에 한해 형성될 수 있다. 예를 들어, 셀 영역(C) 및 주변 영역(P)을 포함한 기판(31) 상에 적층물(ST)을 형성한 후, 주변 영역(P)에 형성된 적층물(ST)을 제거하고, 제3 층간절연막(55)을 형성한다.
이어서, 셀 영역(C)의 적층물(ST)을 관통하는 홀들(H)을 형성한다. 여기서, 홀들(H)은 적층물(ST)을 완전히 관통하고, 제1 소스막(33A) 또는 제2 소스용 희생막(39A)까지 확장될 수 있다. 예를 들어, 각각의 홀들(H)은 적층물(ST), 제2 소스용 희생막(39A), 제2 식각정지막(38) 및 제1 식각정지막(35)을 완전히 관통하고, 제1 소스막(33A)을 일부 관통하는 깊이로 형성된다.
이어서, 홀들(H) 내에 채널막들(45) 및 채널막들(45)을 감싸는 메모리막들(44)을 형성한다. 여기서, 채널막들(45)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있고, 오픈된 중심 영역에 채워진 갭필 절연막(46)을 포함할 수 있다. 메모리막들(44)은 터널절연막, 데이터 저장막 및 전하차단막을 포함하고, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 강유전성 물질, 나노 닷 등을 포함할 수 있다.
이어서, 적층물(ST)을 일부 관통하는 제1 슬릿(SL1)을 형성한다. 예를 들어, 제1 슬릿(SL1)은 상부 선택 라인용 제1 물질막들(42)을 관통하는 깊이로 형성된다. 이어서, 제1 슬릿(SL1) 내에 슬릿 절연막(47)을 형성한다. 슬릿 절연막(47)은 적층물(ST)의 상부에도 형성될 수 있다.
이어서, 적층물(ST)을 관통하여 제2 소스용 희생막(39A)을 노출시키는 제2 슬릿들(SL2)을 형성한다. 제2 슬릿들(SL2)의 형성시, 제2 소스용 희생막(39A)을 일부 두께 식각할 수 있다. 제2 슬릿들(SL2)을 통해, 제1 물질막들(42) 및 제2 소스용 희생막(39A)이 노출된다.
도 2d를 참조하면, 제2 슬릿들(SL2) 내에 보호막(48)을 형성한 후, 제2 슬릿(SL2)의 상부 내벽을 감싸는 마스크 패턴(49)을 형성한다. 여기서, 보호막(48)은 상대적으로 스텝 커버리지가 우수한 방식으로 제2 슬릿들(SL2)의 내면을 따라 균일한 두께로 형성될 수 있고, 마스크 패턴(49)은 상대적으로 스텝 커버리지가 나쁜 방식으로 제2 슬릿들(SL2)의 개구부에 한해 오버행 형태로 형성될 수 있다. 예를 들어, 보호막(48)은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성된 질화막이고, 마스크 패턴(49)은 PVD(Physical Vapor Deposition) 방식으로 형성된 질화막일 수 있다.
이어서, 마스크 패턴(49)을 식각베리어로, 제2 슬릿(SL2)의 저면에 형성된 보호막(48)을 식각하여 제2 소스용 희생막(39A)을 노출시킨다.
도 2e를 참조하면, 제2 슬릿들(SL2)을 통해 제2 소스용 희생막(39A)을 제거하여 제1 개구부(OP1)를 형성한다. 이때, 보호막(48)에 의해 제1 및 제2 물질막들(42, 43)이 보호되므로, 제2 소스용 희생막(39A)을 선택적으로 제거할 수 있다. 또한, 제1 개구부(OP1)를 통해, 메모리막들(44) 및 제2 식각정지막(38)이 노출된다.
도 2f를 참조하면, 제1 개구부(OP1) 내에 노출된 메모리막들(44)을 제거한다. 이를 통해, 제1 개구부(OP1) 내에 채널막들(45)이 노출된다. 이때, 메모리막들(44)을 제거하는 과정에서, 제1 식각정지막(35) 및 제2 식각정지막(38)이 함께 제거되어 제1 개구부(OP1) 내에 제1 소스막(33A)이 노출될 수 있다. 또한, 메모리막들(44)을 제거하는 과정에서, 하드마스크 패턴(40)이 함께 제거되어 제1 개구부(OP1) 내에 최하부의 제2 물질막(43)이 노출될 수 있다. 참고로, 메모리막(44)을 제거하는 과정에서 보호막(48) 및 마스크 패턴(49)이 함께 제거될 수 있으며, 별도의 공정으로 보호막(48) 및 마스크 패턴(49)을 제거하는 것도 가능하다.
이어서, 제1 개구부(OP1) 내에 채널막들(45)과 접하고 제2 슬릿(SL2)의 하부에 위치된 그루브(G)를 포함하는 제2 소스막(50)을 형성한다. 여기서, 제2 소스막(50)은 선택적 성장(selective growth) 방식으로 형성된 폴리실리콘막일 수 있다. 이러한 경우, 채널막들(45) 및 제1 소스막(33A)의 표면으로부터 폴리실리콘막이 성장되므로, 제2 슬릿(SL2)의 하부에는 상대적으로 폴리실리콘막이 덜 성장되어, 그루브(G)가 형성될 수 있다. 또한, 본 도면에는 도시되지 않았으나, 앞서 도 1d를 참조하여 설명한 바와 같이, 제2 소스막(50)과 적층물(ST) 사이에 적어도 하나의 보이드가 형성될 수 있다.
이어서, 그루브(G) 내에 산화막(51)을 형성한다. 예를 들어, 습식 산화 공정을 실시하여, 제2 슬릿(SL2)을 통해 노출된 제2 소스막(50)을 일부 두께 산화시킨다. 습식 산화 공정을 이용할 경우, 질화물을 포함하는 제1 물질막들(42)은 산화시키지 않고, 폴리실리콘을 포함하는 제2 소스막(50)을 선택적으로 산화시킬 수 있다. 따라서, 그루브(G)의 표면에 한해 산화막(51)을 형성할 수 있다.
도 2g를 참조하면, 제2 슬릿들(SL2)을 통해 노출된 제1 물질막들(42)을 제거하여, 제2 개구부들(OP2)을 형성한다. 이때, 그루브(G) 내에 형성된 산화막(51)에 의해, 식각액이 적층물(ST) 내로 침투하여 메모리막(44)을 손상시키는 것을 방지할 수 있다. 따라서, 제 2개구부들(OP2)의 형성 시에 산화막(51)이 보호막으로서 사용될 수 있다.
이어서, 제2 개구부들(OP2) 및 그루브(G) 내에 제3 도전막들(52)을 형성한다. 이때, 제3 도전막들(52)을 형성하기 전에, 제2 개구부들(OP2) 내에 메모리막, 예를 들어, 전하차단막을 더 형성할 수 있다. 또한, 제2 슬릿들(SL2) 내에 제3 도전막(52)이 형성될 경우, 이를 제거하여 적층된 제3 도전막들(52)이 상호 절연되도록 한다.
이어서, 제2 슬릿들(SL2)의 내벽에 절연성 스페이서(53)를 형성한 후, 제2 슬릿들(SL2) 내에 소스 픽업 라인(54)을 형성한다. 예를 들어, 제2 슬릿들(SL2) 내에 산화막을 증착한 후, PVD(Physical Vapor Deposition) 방식으로 제2 슬릿(SL2)의 개구부에 티타늄질화물(TiN)을 포함하는 오버행 형태의 마스크 패턴(미도시됨)을 형성한다. 이어서, 전면 식각 공정을 실시하여 제2 슬릿들(SL2) 저면에 형성된 산화막을 제거한다. 이로써, 절연성 스페이서(53)를 형성할 수 있다.
여기서, 소스 픽업 라인(54)은 티타늄질화물(TiN), 텅스텐 등의 금속을 포함할 수 있다. 또한, 그루브(G) 내에 형성된 제3 도전막(52)은 소스 픽업 라인(54) 및 제2 소스막(50)과 전기적으로 연결될 수 있다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 셀 영역(C) 및 주변 영역(P)을 포함하는 기판(61) 상에 제1 절연막(62) 및 제1 도전막을 형성한다. 이어서, 제1 도전막을 패터닝하여, 셀 영역(C)의 제1 소스막(63A) 및 주변 영역(P)의 게이트 전극(63B)을 형성한다. 이어서, 제1 소스막(63A) 및 게이트 전극(63B)이 형성된 결과물의 전면을 따라 절연 물질을 형성한 후 이를 전면 식각한다. 이를 통해, 셀 영역(C)의 제1 소스막(63A)을 복수의 패턴들로 분리시키는 제2 절연막(64A) 및 게이트 전극(63B)의 측벽 스페이서(64B)를 형성할 수 있다.
이어서, 결과물의 전면을 따라, 제1 식각 정지막(65, 66) 및 제1 층간 절연막(67)을 형성한다. 여기서, 제1 식각 정지막(65, 66)은 산화막(65) 및 질화막(66)의 적층막일 수 있다.
도 3b를 참조하면, 결과물 상에 제2 식각 정지막(68) 및 제2 도전막을 형성한 후, 제2 도전막을 패터닝하여, 셀 영역(C)의 제2 소스용 희생막(69A) 및 주변 영역(P)의 레지스터(69B)를 형성한다. 이어서, 제2 층간절연막(70)을 형성한다.
도 3c를 참조하면, 제2 층간절연막(70)이 형성된 결과물 상에, 적층물(ST)을 형성한다. 여기서, 적층물(ST)은 제1 물질막(71) 및 제1 물질막(71) 상에 교대로 적층된 제2 물질막들(72) 및 제3 물질막들(73)을 포함한다. 참고로, 주변 영역(P)에 형성된 제2 및 제3 물질막들(72, 73)을 제거하고, 제3 층간절연막(85)을 형성하는 것도 가능하다.
제1 및 제3 물질막들(71, 73)은 제2 물질막들(72)에 대해 식각 선택비가 큰 물질을 포함한다. 예를 들어, 제1 및 제3 물질막들(71, 73)은 질화물 등을 포함하는 희생막이고 제2 물질막들(72)은 산화물 등을 포함하는 절연막일 수 있다. 제1 및 제3 물질막들(71, 73)은 폴리실리콘 등을 포함하는 도전막이고 제2 물질막들(72)은 산화물 등을 포함하는 절연막일 수 있다. 제1 및 제3 물질막들(71, 73)은 도펀트를 포함한 도전막이고 제2 물질막들(72)을 도펀트를 포함하지 않은 희생막일 수 있다. 제1 및 제3 물질막들(71, 73)은 질화물 등의 제1 희생막이고 제2 물질막들(72)은 산화물 등의 제2 희생막일 수 있다.
또한, 제1 물질막(71)과 제3 물질막들(73)은 상이한 방식으로 형성될 수 있다. 예를 들어, 제1 물질막(71)은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성된 질화막이고, 제3 물질막들(73)은 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 형성된 질화막일 수 있다. 따라서, 제3 물질막들(73)이 제1 물질막(71)에 대해 높은 식각율을 가질 수 있다. 또한, 제1 물질막(71)은 제3 물질막(73)에 비해 얇은 두께로 형성될 수 있으며, 30 내지 50Å의 두께로 형성될 수 있다.
이어서, 적층물(ST)을 관통하는 홀들(H)을 형성한다. 여기서, 홀들(H)은 적층물(ST)을 완전히 관통하고, 제1 소스막(63A) 또는 제2 소스용 희생막(69A)까지 확장될 수 있다. 이어서, 홀들(H) 내에 채널막들(75) 및 채널막들(75)을 감싸는 메모리막들(74)을 형성한다. 여기서, 채널막들(75)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있고, 오픈된 중심 영역에 채워진 갭필 절연막(76)을 포함할 수 있다. 메모리막들(74)은 터널절연막, 데이터 저장막 및 전하차단막을 포함하고, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 강유전성 물질, 나노 닷 등을 포함할 수 있다.
이어서, 적층물(ST)을 일부 관통하는 제1 슬릿(SL1)을 형성한다. 예를 들어, 제1 슬릿(SL1)은 상부 선택 라인용 제3 물질막들(73)을 관통하는 깊이로 형성된다. 이어서, 제1 슬릿(SL1) 내에 슬릿 절연막(77)을 형성한다. 슬릿 절연막(77)은 적층물(ST)의 상부에도 형성될 수 있다.
이어서, 적층물(ST)을 관통하여 제2 소스용 희생막(69A)을 노출시키는 제2 슬릿들(SL2)을 형성한다. 제2 슬릿들(SL2)의 형성시, 제2 소스용 희생막(69A)을 일부 두께 식각할 수 있다.
도 3d를 참조하면, 제2 슬릿들(SL2)을 통해 제1 및 제3 물질막들(71, 73)을 선택적으로 제거한다. 이를 통해, 제1 물질막(71)이 제거된 영역에 제1 개구부(OP1)가 형성되고, 제3 물질막들(73)이 제거된 영역에 제2 개구부들(OP2)이 형성된다. 일 예로, 제1 물질막(71)이 제3 물질막들(73)에 비해 얇은 두께인 경우, 제1 물질막(71)이 제3 물질막들(73)에 비해 적은 양 식각된다. 다른 예로, 제3 물질막들(73)이 제1 물질막(71)에 비해 식각률이 높은 경우, 제1 물질막(71)이 제3 물질막들(73)에 비해 적은 양 식각된다. 따라서, 제2 슬릿들(SL2)과 상대적으로 가까운 거리의 제1 물질막(71)이 제거되고, 제2 슬릿들(SL2)과 상대적으로 먼 거리의 제1 물질막(71)은 잔류될 수 있다.
도 3e를 참조하면, 제2 개구부들(OP2) 내에 메모리막(78)을 더 형성한다. 예를 들어, 메모리막(74)이 터널절연막(74A) 및 데이터 저장막(74B)을 포함하는 경우, 제2 개구부들(OP2)을 통해 데이터 저장막(74B)이 노출된다. 따라서, 산화 공정으로 데이터 저장막(74B)을 일부 두께 산화시킴으로써, 제1 전하차단막(74C)을 형성할 수 있다. 이어서, 제2 개구부들(OP2) 내에 Al2O3 등의 고유전 상수(high-k) 물질을 포함하는 제2 전하차단막을 형성한다. 여기서, 제2 전하차단막이 메모리막(78)일 수 있다. 이러한 실시예에 따르면, 데이터 저장막(74B)을 일부 두께 산화시키는 과정에서, 제2 술릿(SL2) 및 제1 개구부(OP1)를 통해 노출된 제1 물질막(71) 및 제2 소스용 희생막(69A)의 표면이 산화될 수 있다. 따라서, 제2 소스용 희생막(69A) 상에 위치되고 제1 개구부(OP1)를 채우는 제1 보호막(79)이 형성될 수 있다. 또한, 산화 공정에 의해 제1 개구부(OP1)가 완전히 채워지지 않을 경우, 메모리막(78)이 제1 개구부(OP1) 내에 채워질 수 있다.
이어서, 제2 개구부들(OP2) 내에 제3 도전막들(80)을 형성한다. 여기서, 제3 도전막들(80)은 텅스텐 등의 금속을 포함할 수 있다. 이때, 제2 슬릿(SL2) 내에 제3 도전막(80)이 형성된 경우, 이를 제거하여 적층된 제3 도전막들(80)이 상호 절연되도록 한다. 제2 슬릿(SL2) 내의 제3 도전막(80) 제거시, 제1 보호막(79)에 의해 제2 소스용 희생막(69A)의 손상을 방지할 수 있다.
도 3f를 참조하면, 제2 슬릿(SL2) 내에 스페이서용 절연막, 제2 보호막(82) 및 마스크 패턴(83)을 형성한다. 여기서, 스페이서용 절연막은 산화막이고, 제2 보호막(82)은 질화막이고, 마스크 패턴(83)은 PVD(Physical Vapor Deposition) 방식으로 형성된 티타늄 질화막 및 텅스텐막일 수 있다.
이어서, 마스크 패턴(83)을 식각 베리어로, 제2 슬릿(SL2)의 저면에 형성된 제2 보호막(82), 스페이서용 절연막 및 제1 보호막(79)을 식각한다. 이를 통해, 제2 슬릿(SL2)의 내벽에 스페이서(81)가 형성되고, 제2 소스용 희생막(69A)이 노출된다.
도 3g를 참조하면, 마스크 패턴(83)을 제거한 후, 제2 슬릿(SL)을 통해 제2 소스용 희생막(69A)을 제거한다. 이를 통해, 제3 개구부(OP3)가 형성되고, 제3 개구부(OP3) 내에 메모리막(74), 제2 식각 정지막(68), 제1 물질막(71) 및 제1 보호막(79)이 노출된다.
도 3h를 참조하면, 제3 개구부(OP3) 내에 채널막들(75)이 노출되도록 메모리막(74)을 제거한다. 이때, 메모리막(74)과 함께 제1 및 제2 식각 정지막(65, 68)이 제거되어 제3 개구부(OP3) 내에 제1 소스막(63A)이 노출될 수 있다. 메모리막(74)과 함께 제1 물질막(71) 및 제1 보호막(79)이 제거되어 제3 개구부(OP3) 내에 제2 물질막(72)이 노출될 수 있으며, 셀 영역(C)의 절연 패턴(70) 상에 제1 물질막(71)이 일부 잔류될 수 있다. 또한, 메모리막(74)과 함께 제2 보호막(82)이 제거되어 제2 슬릿(SL) 내에 스페이서(81)가 노출될 수 있다.
도 3i를 참조하면, 제3 개구부(OP3) 내에 채널막들(75)과 접하고 제2 슬릿(SL2)의 하부에 위치된 그루브(G)를 포함하는 제2 소스막(84)을 형성한다. 이때, 셀 영역(C)에 잔류하는 절연 패턴(70) 및 제1 물질막(71)의 주변에, 보이드(V)가 형성될 수 있다.
이어서, 제2 슬릿(SL2) 및 그루브(G) 내에 소스 픽업 라인(86)을 형성한다. 소스 픽업 라인(86)은 스페이서(81)에 의해 제3 도전막들(80)과 절연되고, 제2 소스막(84)과 전기적으로 연결된다. 또한, 소스 픽업 라인(86)은 그루브(G) 내에 형성된 제1 영역과 제2 슬릿(SL2) 내에 형성된 제2 영역을 포함하고, 제2 영역은 제1 영역에 비해 좁은 폭을 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 제1 소스막(63A)이 다층막인 경우를 나타낸다.
도 4를 참조하면, 폴리실리콘막, 금속막 및 폴리실리콘막을 적층하여 제1 도전막을 형성한 후, 제1 도전막을 패터닝하여 제1 소스막(63A) 및 게이트 전극(63B)을 형성한다. 이를 통해, 폴리실리콘막(63AA), 금속막(63AB) 및 폴리실리콘막(63AC)이 적층된 제1 소스막(63A) 및 폴리실리콘막(63BA), 금속막(63BB) 및 폴리실리콘막(63BC)이 적층된 게이트 전극(63B)이 형성된다. 그 외의 공정은 앞서 도 3a 내지 도 3h를 참조하여 설명한 바와 동일하다.
이어서, 제3 개구부(OP3) 내에 채널막들(75)과 접하고 제2 슬릿(SL2)의 하부에 위치된 그루브(G)를 포함하는 제2 소스막(84)을 형성한다. 이때, 셀 영역(C)에 잔류하는 절연 패턴(70) 및 제1 물질막(71)의 주변에, 보이드(V)가 형성될 수 있다.
이어서, 제2 슬릿(SL2) 및 그루브(G) 내에 슬릿 절연막(87)을 형성한다. 여기서, 슬릿 절연막(87)은 그루브(G) 내에 형성된 제1 영역 및 제2 슬릿(SL2) 내에 형성된 제2 영역을 포함하고, 제2 영역이 제1 영역에 비해 좁은 폭을 가질 수 있다.
이러한 구조에 따르면, 제1 소스막(63A)에 포함된 금속막(63AB)이 소스 픽업 라인(86)으로서 역할을 한다. 따라서, 소스 픽업 라인의 형성 공정을 생략하고, 제2 슬릿(SL2) 내에 슬릿 절연막(87)을 형성한다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 4를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 상부면에 적어도 하나의 그루브를 포함하는 소스막; 상기 소스막 상에 형성된 적층물; 상기 적층물을 관통하고 상기 소스막과 접하는 채널막; 상기 적층물을 관통하고, 상기 소스막의 상기 그루브를 노출시키는 슬릿; 및 상기 슬릿 및 상기 그루브 내에 형성고, 상기 소스막과 접하는 소스 픽업 라인을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 안정된 구조를 갖고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 4를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 상부면에 적어도 하나의 그루브를 포함하는 소스막; 상기 소스막 상에 형성된 적층물; 상기 적층물을 관통하고 상기 소스막과 접하는 채널막; 상기 적층물을 관통하고, 상기 소스막의 상기 그루브를 노출시키는 슬릿; 및 상기 슬릿 및 상기 그루브 내에 형성고, 상기 소스막과 접하는 소스 픽업 라인을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 안정된 구조를 갖고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 4를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 상부면에 적어도 하나의 그루브를 포함하는 소스막; 상기 소스막 상에 형성된 적층물; 상기 적층물을 관통하고 상기 소스막과 접하는 채널막; 상기 적층물을 관통하고, 상기 소스막의 상기 그루브를 노출시키는 슬릿; 및 상기 슬릿 및 상기 그루브 내에 형성고, 상기 소스막과 접하는 소스 픽업 라인을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 6을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 안정된 구조를 갖고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 4를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 상부면에 적어도 하나의 그루브를 포함하는 소스막; 상기 소스막 상에 형성된 적층물; 상기 적층물을 관통하고 상기 소스막과 접하는 채널막; 상기 적층물을 관통하고, 상기 소스막의 상기 그루브를 노출시키는 슬릿; 및 상기 슬릿 및 상기 그루브 내에 형성고, 상기 소스막과 접하는 소스 픽업 라인을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 안정된 구조를 갖고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31: 기판 32: 제1 절연막
33A: 제1 소스막 33B: 게이트 전극
34A: 제2 절연막 34B: 스페이서
35, 36: 제1 식각정지막 37: 제1 층간절연막
38: 제2 식각정지막 39A: 제2 소스용 희생막
39B: 레지스터 40: 하드마스크 패턴
41: 제2 층간절연막 42: 제2 물질막
43: 제1 물질막 44: 메모리막
45: 채널막 46: 갭필절연막
47: 슬릿 절연막 48: 보호막
49: 마스크 패턴 50: 제2 소스막
51: 산화막 52: 제3 도전막
53: 스페이서 54: 소스 픽업 라인
55: 제3 층간절연막

Claims (26)

  1. 상부면에 적어도 하나의 그루브를 포함하는 소스막;
    상기 소스막 상에 형성된 적층물;
    상기 적층물을 관통하고 상기 소스막과 접하는 채널막;
    상기 적층물을 관통하고, 상기 소스막의 상기 그루브를 노출시키는 슬릿; 및
    상기 슬릿 및 상기 그루브 내에 형성고, 상기 소스막과 접하는 소스 픽업 라인
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 소스 픽업 라인은,
    상기 그루브 내에 형성된 제1 영역; 및
    상기 슬릿 내에 형성되고 상기 제1 영역에 비해 좁은 폭을 갖는 제2 영역을 포함하는
    반도체 장치.
  3. 제1항에 있어서,
    상기 소스 픽업라인은 금속을 포함하는
    반도체 장치.
  4. 제1항에 있어서,
    상기 슬릿의 내벽에 형성된 절연 스페이서
    를 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 소스막과 상기 적층물 사이에 개재된 적어도 하나의 보이드
    를 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 소스막은,
    셀 영역에 위치된 제1 소스막; 및
    상기 제1 소스막 상에 형성되고 상기 그루브를 포함하는 제2 소스막을 포함하는
    반도체 장치.
  7. 제6항에 있어서,
    주변 영역에 위치되고, 게이트 전극이 상기 제1 소스막과 동일한 물질로 형성된 트랜지스터
    를 더 포함하는 반도체 장치.
  8. 제6항에 있어서,
    주변 영역에 위치되고 상기 제2 소스막과 동일한 물질로 형성된 레지스터
    를 더 포함하는 반도체 장치.
  9. 상부면에 적어도 하나의 그루브를 포함하는 소스막;
    상기 소스막 상에 형성된 적층물;
    상기 적층물을 관통하고 상기 소스막과 접하는 채널막;
    상기 적층물을 관통하고, 상기 소스막의 상기 그루브를 노출시키는 슬릿; 및
    상기 소스막과 접하고, 상기 슬릿 및 상기 그루브 내에 형성된 슬릿 절연막
    을 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 슬릿 절연막은,
    상기 그루브 내에 형성된 제1 영역; 및
    상기 슬릿 내에 형성되고 상기 제1 영역에 비해 좁은 폭을 갖는 제2 영역을 포함하는
    반도체 장치.
  11. 제9항에 있어서,
    상기 소스막과 상기 적층물 사이에 개재된 적어도 하나의 보이드
    를 더 포함하는 반도체 장치.
  12. 제9항에 있어서,
    상기 소스막은,
    셀 영역에 위치된 제1 소스막; 및
    상기 제1 소스막 상에 형성되고 상기 그루브를 포함하는 제2 소스막을 포함하는
    반도체 장치.
  13. 제12항에 있어서,
    상기 제1 소스막은 제1 폴리실리콘막, 금속막 및 제2 폴리실리콘막이 차례로 적층된
    반도체 장치.
  14. 제13항에 있어서,
    주변 영역에 위치되고, 게이트 전극이 상기 제1 소스막과 동일한 물질로 형성된 트랜지스터
    를 더 포함하는 반도체 장치.
  15. 제12항에 있어서,
    주변 영역에 위치되고 상기 제2 소스막과 동일한 물질로 형성된 레지스터
    를 더 포함하는 반도체 장치.
  16. 희생막을 형성하는 단계;
    상기 희생막 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 및 제2 물질막들을 관통하는 반도체막을 형성하는 단계;
    상기 제1 및 제2 물질막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막을 제거하여 제1 개구부를 형성하는 단계;
    상기 제1 개구부 내에, 상기 반도체막과 접하고 상기 슬릿의 하부에 위치된 그루브를 포함하는 제1 도전막을 형성하는 단계; 및
    상기 슬릿 및 상기 그루브 내에 제2 도전막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 도전막을 형성한 후, 상기 그루브 내에 산화막을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 물질막들을 제거하여 제2 개구부들을 형성하는 단계; 및
    상기 제2 개구부들 내에 제3 도전막들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제3 도전막들과 상기 그루브 내의 제2 도전막을 동시에 형성하는
    반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 슬릿 내의 제2 도전막을 형성하기 전에, 상기 슬릿의 내벽에 절연 스페이서를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 반도체막을 감싸는 메모리막을 형성하는 단계; 및
    상기 제1 개구부를 통해 노출된 상기 메모리막을 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  21. 제16항에 있어서,
    상기 제1 도전막을 형성하는 단계는,
    선택적 성장 방식으로 상기 제1 도전막을 형성하는
    반도체 장치의 제조 방법.
  22. 희생막을 형성하는 단계;
    상기 희생막 상에 제1 물질막을 형성하는 단계;
    상기 제1 물질막 상에, 제2 물질막들 및 제3 물질막들을 교대로 형성하는 단계;
    상기 제1 내지 제3 물질막들을 관통하는 반도체막을 형성하는 단계;
    상기 제1 내지 제3 물질막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 물질막을 일부 제거하여 제1 개구부를 형성하는 단계;
    상기 슬릿을 통해 상기 제3 물질막들을 제거하여 제2 개구부들을 형성하는 단계;
    상기 제2 개구부들 내에 제1 도전막들을 형성하는 단계; 및
    상기 슬릿 및 상기 제1 개구부를 통해 노출된 상기 제1 물질막 및 상기 희생막을 산화시켜, 상기 희생막 상에 위치되고 상기 제1 개구부를 채우는 보호막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제1 도전막들을 형성한 후, 상기 슬릿을 통해 상기 희생막을 제거하여 제3 개구부를 형성하는 단계; 및
    상기 제3 개구부 내에, 상기 반도체막과 접하고, 상기 슬릿의 하부에 그루브를 포함하는 제2 도전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 슬릿 및 상기 그루브 내에 제3 도전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 슬릿 및 상기 그루브 내에 슬릿 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  26. 제22항에 있어서,
    상기 제1 개구부와 상기 제2 개구부들은 동시에 형성되는
    반도체 장치의 제조 방법.
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